JP2000348484A - 少なくとも一つのメモリーセルにカップリングされたシングルビットラインを有する強誘電体メモリ素子 - Google Patents

少なくとも一つのメモリーセルにカップリングされたシングルビットラインを有する強誘電体メモリ素子

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JP2000348484A
JP2000348484A JP2000142042A JP2000142042A JP2000348484A JP 2000348484 A JP2000348484 A JP 2000348484A JP 2000142042 A JP2000142042 A JP 2000142042A JP 2000142042 A JP2000142042 A JP 2000142042A JP 2000348484 A JP2000348484 A JP 2000348484A
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Abstract

(57)【要約】 【課題】 本発明は、少なくとも一つのメモリーセルに
カップリングされたシングルビットラインからの電圧と
基準電圧との間の電圧差を效果的に感知及び増幅できる
シングルビットラインを有する強誘電体メモリ素子を提
供することが目的である。 【解決手段】 本発明の半導体メモリ素子は、シングル
ビットラインと、シングルビットラインにカップリング
され所定のデータに相応する第1電荷を貯蔵するための
少なくとも一つのメモリーセルと、第1電圧として基準
電圧を生成するための基準電圧生成手段と、上記基準電
圧に実質的に相応する第2電荷を生成するためのチャー
ジポンプ手段と、読み出し動作で上記第1電荷と上記第2
電荷とを結合させて第2電圧を生成させるための結合手
段と、上記第1電圧と上記第2電圧との間の電圧差を感知
及び増幅させて上記所定のデータを読み出すための感知
増幅器とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ素子
に関し、特に、少なくとも一つのメモリーセルにカップ
リングされた強誘電体メモリ素子に関するものである。
【０００２】
【従来の技術】図1には、従来の強誘電体メモリ素子の
回路図が示されている。図示されているように、従来の
強誘電体メモリ素子は、プリチャージ回路110、等化回
路120、感知増幅器130、メモリーセルアレイ140、基準
電圧伝達回路150及び基準電圧生成回路160を含む。従来
の強誘電体メモリ素子は、一対の相補形ビットラインBL
1N及びBL1Tと、一対の相補形ビットラインBL2N及びBL2T
とを含む。相補形ビットラインBL1N、BL1T、BL2N及びBL
2Tにカップリングされたプリチャージ回路110は、プリ
チャージ信号PBLに応答して相補形ビットラインBL1N、B
L1T、BL2N及びBL2Tを接地電圧でプリチャージする。
【０００３】相補形ビットラインBL1N、BL1T、BL2N及び
BL2Tにカップリングされた等化回路120は、等化信号EBL
に応答して相補形ビットラインBL1N、BL1T、BL2N及びBL
2Tを供給電圧Vccの中間レベル電圧、すなわちVcc/2に等
化する。
【０００４】感知増幅器130は、相補形ビットラインBL1
N、BL1T、BL2N及びBL2Tにカップリングされる。感知増
幅器130は、読み出し動作でPMOS及びNMOSイネーブル信
号に応答して相補形ビットラインBL1N及びBL1Tまたは相
補形ビットラインBL2N及びBL2T間の電圧差を感知及び増
幅する。
【０００５】メモリーセルアレイ140は、多数のメモリ
ーセルを含んで、ここでメモリーセルは、NMOSトランジ
スタ及び強誘電体コンデンサーを有する。メモリーセル
に含まれたNMOSトランジスタのドレイン端子は、相補形
ビットラインBL1N、BL1T、BL2NまたはBL2Tにカップリン
グされる。また、メモリーセルに含まれたNMOSトランジ
スタのゲート端子は、ワードラインWL1またはWL2にカッ
プリングされる。強誘電体コンデンサーは、プレートラ
インとメモリーセルに含まれたNMOSトランジスタとの間
にカップリングされる。相補形ビットラインBL1N、BL1
T、BL2N及びBL2Tにカップリングされた基準電圧生成回
路160は、基準電圧を生成して生成された基準電圧を基
準電圧伝達回路150に伝達する。基準電圧生成回路160
は、二つのダミーセルを含んで、ここで二つのダミーセ
ルは、NMOSトランジスタ及びコンデンサーを各々含む。
【０００６】ダミーセルDC1またはDC2に含まれたNMOSト
ランジスタのドレインは、相補形ビットラインRBLまた
はRBLBにカップリングされる。また、ダミーセルDC1ま
たはDC2に含まれたNMOSトランジスタのゲート端子は、
ワードラインDWLにカップリングされる。ダミーセルDC1
またはDC2に含まれた強誘電体コンデンサーは、供給電
圧(Vcc）の中間レベル電圧、すなわちVcc/2にカップリ
ングされたラインとダミーセルDC1またはDC2に含まれた
NMOSトランジスタのソース端子との間にカップリングさ
れる。相補形ビットラインRBL及びRBLBは、プリチャー
ジ信号PDLに応答して接地電圧でプリチャージされる。
相補形ビットラインRBL及びRBLBは、等化信号EDLに応答
して等化される。相補形ビットラインRBL及びRBLBは、
プルダウン制御信号PDCに応答してプルダウンされる。
【０００７】基準電圧伝達回路150は、伝達制御信号DTG
N及びDTGTに応答して相補形ビットラインBL1NまたはBL1
Tを相補形ビットラインRBLにカップリングすることによ
って基準電圧生成回路160からの基準電圧を相補形ビッ
トラインBL1NまたはBL1Tを介して伝達する。また、基準
電圧伝達回路150は、伝達制御信号DTGN及びDTGTに応答
して相補形ビットラインBL2NまたはBL2Tを相補形ビット
ラインRBLBにカップリングすることで基準電圧生成回路
160からの基準電圧を相補形ビットラインBL2NまたはBL2
Tを介して伝達する。
【０００８】従来の強誘電体メモリ素子における基準電
圧生成回路160に含まれたダミーセルDC1またはDC2の動
作回数は、メモリーセルアレイ140に含まれたメモリー
セルの動作回数よりさらに多い。また、ダミーセルDC1
またはDC2に含まれた強誘電体コンデンサーは、メモリ
ーセルに含まれた強誘電体コンデンサーよりさらに早く
疲労することとなる。
【０００９】ダミーセルDC1またはDC2に含まれた強誘電
体コンデンサーが疲労することとなれば、強誘電体コン
デンサーが基準電圧を感知増幅器に提供できない。した
がって、感知増幅器は、相補形ビットラインからの基準
電圧と他の相補形ビットラインからの電圧との間の電圧
差を效果的に感知及び増幅できない。また、従来の強誘
電体メモリ素子は、相補形ビットラインを用いることに
よって強誘電体メモリ素子のチップサイズを増加させる
問題点がある。
【００１０】
【発明が解決しようとする課題】したがって、本発明
は、少なくとも一つのメモリーセルにカップリングされ
たシングルビットラインからの電圧と基準電圧との間の
電圧差を效果的に感知及び増幅できるシングルビットラ
インを有する強誘電体メモリ素子を提供することにその
目的がある。
【００１１】
【発明の構成】上記目的を達成するため、本発明は、半
導体メモリ素子において、シングルビットラインと、上
記シングルビットラインにカップリングされ 所定のデ
ータに相応する第1電荷を貯蔵するための少なくとも一
つのメモリーセルと、第1電圧として基準電圧を生成す
るための基準電圧生成手段と、上記基準電圧に実質的に
相応する第2電荷を生成するためのチャージポンプ手段
と、読み出し動作で上記第1電荷と上記第2電荷とを結合
させて第2電圧を生成させるための結合手段と、上記第1
電圧と上記第2電圧との間の電圧差を感知及び増幅させ
て上記所定のデータを読み出すための感知増幅器とを含
む半導体メモリ素子を含む。
【００１２】以下、添付した図面を参照し本発明にかか
る好ましい実施例を詳細に説明する。
【００１３】図２には、本発明の第1実施例にかかる強
誘電体メモリ素子の概略図が示されている。図示されて
いるように、強誘電体メモリ素子は、シングルビットラ
インBL、感知増幅器(S/A)210、プリチャージ回路220及
び260、メモリーセル240、NMOSトランジスタ250、チャ
ージポンプ回路270、基準電圧生成回路280及び信号生成
回路290を含む。
【００１４】シングルビットラインBLにカップリングさ
れたメモリーセル240は、所定のデータに相応する第1電
荷を貯蔵する。メモリーセル240は、NMOSトランジスタ2
41及び強誘電体コンデンサー242を含む。
【００１５】強誘電体コンデンサー242は、所定のデー
タに相応する第1電荷を貯蔵する。強誘電体コンデンサ
ー242は、上部及び下部導電板を有する。強誘電体コン
デンサーの上部導電板は、NMOSトランジスタ241のソー
ス端子にカップリングされる。プレートライン信号PL
は、強誘電体コンデンサー242の下部導電板に供給され
る。
【００１６】NMOSトランジスタ241は、第1電荷をシング
ルビットラインBLに選択的にカップリングする。NMOSト
ランジスタ241は、ワードライン信号WLに応答してター
ンオンされる。NMOSトランジスタ241は、読み出し動作
でターンオンされれば、NMOSトランジスタ241は、強誘
電体コンデンサー242からの第1電荷をシングルビットラ
インBLにスイッチングする。ワードライン信号WLは、NM
OSトランジスタ241のゲート端子に供給される。NMOSト
ランジスタ241のドレイン端子は、シングルビットライ
ンBLにカップリングされる。
【００１７】シングルビットラインBLにカップリングさ
れた基準電圧生成回路280は、第1電圧として基準電圧Vr
efを生成して生成された基準電圧Vrefを感知増幅器210
に伝達する。基準電圧生成回路280は、CMOS回路とコン
デンサーとの組合せ、またはCMOS回路で具現することが
できる。
【００１８】信号生成回路290は、読み出し信号RDに応
答して制御信号EQ、PCG及びPUMPを生成する。チャージ
ポンプ回路270は、基準電圧Vrefに実質的に相応する第2
電荷を生成する。チャージポンプ回路270は、コンデン
サー271及びインバータ272を含む。インバータ272は、
信号生成回路290からの制御信号PCGを反転する。コンデ
ンサー271は、反転された制御信号に相応する第2電荷を
貯蔵する。
【００１９】NMOSトランジスタ250は、信号生成回路290
からの制御信号EQに応答してターンオンされる。NMOSト
ランジスタ250がターンオンされると、NMOSトランジス
タ250が第2電圧が生成されるように第1電荷及び第2電荷
を結合させる。
【００２０】シングルビットラインBLにカップリングさ
れた感知増幅器210は、感知イネーブル信号SEに応答し
て第1電圧及び第2電圧間の電圧差を感知及び増幅する。
所定のデータがロジック"1"データであると、第2電圧は
第1電圧よりさらに大きい。所定のデータがロジック"0"
データであると、第2電圧は第1電圧よりさらに小さい。
【００２１】プリチャージ回路220は、プリチャージ信
号BL#PRCHに応答してシングルビットラインBLを接地電
圧でプリチャージさせ、ここでプリチャージ回路220はN
MOSトランジスタで具現することができる。シングルビ
ットラインBLは寄生コンデンサー230を有する。プリチ
ャージ回路260は、制御信号PCGに応答してシングルビッ
トラインBLを接地電圧でプリチャージさせ、ここでプリ
チャージ回路260は、NMOSトランジスタで具現されるこ
とができる。
【００２２】図3には、図2に示された強誘電体メモリ素
子の動作を説明するためのタイミング図が示されてい
る。
【００２３】図2及び図3において、読み出し信号RDがイ
ネーブルされれば、プリチャージ信号BL#PRCHが"ロー(l
ow)"になる。以後、ワードライン信号WL及びプレートラ
イン信号PLが各々"ハイ(high)"になる。ワードライン信
号WL及びプレートライン信号PLが各々"ハイ"になれば、
メモリーセル240がシングルビットラインBLに所定のデ
ータに相応する第1電荷を伝達する。
【００２４】ワードライン信号WL及びプレートライン信
号PLが各々"ハイ"状態で存在する間に、制御信号PCGが"
ロー"になる。また、制御信号EQ及びPUMPが各々"ハイ"
及び"ロー"になる。この場合、チャージポンプ回路270
は、基準電圧 Vrefに実質的に相応する第2電荷を生成す
る。以後、NMOSトランジスタ250は、第2電圧が生成され
るように第1電荷及び第2電荷を結合させるためにターン
オンされる。
【００２５】基準電圧Vrefが供給電圧Vccの中間レベル
電圧すなわち、Vcc/2であると仮定すれば、所定のデー
タがロジック"1"データである時、シングルビットライ
ンBLからの第2電圧が供給電圧Vccの中間レベル電圧すな
わち、Vcc/2よりさらに大きい。また、所定のデータが
ロジック"0"データである時、シングルビットラインBL
からの第2電圧が供給電圧Vccの中間レベル電圧すなわ
ち、Vcc/2よりさらに小さい。感知イネーブル信号SEが"
ハイ"になると、感知増幅器210は、第1電圧及び第2電圧
間の電圧差を感知及び増幅する。
【００２６】図4には、本発明の第2実施例にかかる強誘
電体メモリ素子の概略図が示されている。図示されてい
るように、強誘電体メモリ素子に含まれたシングルビッ
トラインBL0またはBL1が多数のメモリーセルにカップリ
ングされたことを除いては、第2実施例にかかる強誘電
体メモリ素子の構造は図2に示された第1実施例にかかる
強誘電体メモリ素子の構造と同一である。
【００２７】図5には、図4に示された強誘電体メモリ素
子に含まれたシングルビットラインから読み出されたロ
ジック"1"及び"0"データの電圧を表す波形図が示されて
いる。
【００２８】図6には、本発明の第3実施例にかかる強誘
電体メモリ素子の概略図が示されている。図示されてい
るように、強誘電体メモリ素子は、シングルビットライ
ンBL、感知増幅器(S/A)610、PMOSトランジスタ620、プ
リチャージ回路630、メモリーセル650、カプラ660、チ
ャージポンプ回路670、基準電圧生成回路280及び信号生
成回路290を含む。
【００２９】シングルビットラインBLにカップリングさ
れたメモリーセル650は、所定のデータに相応する第1電
荷を貯蔵する。メモリーセル650は、NMOSトランジスタ6
51及び強誘電体コンデンサー652を含む。
【００３０】強誘電体コンデンサー652は、所定のデー
タに相応する第1電荷を貯蔵する。強誘電体コンデンサ
ー652は、上部及び下部導電板を有する。強誘電体コン
デンサー652の上部導電板は、NMOSトランジスタ651のソ
ース端子にカップリングされる。プレートライン信号PL
は、強誘電体コンデンサー652の下部導電板に供給され
る。
【００３１】NMOSトランジスタ651は、第1電荷をシング
ルビットラインBLに選択的にカップリングする。NMOSト
ランジスタ651は、ワードライン信号WLに応答してター
ンオンされる。NMOSトランジスタ651は、読み出し動作
でターンオンされると、NMOSトランジスタ651は、強誘
電体コンデンサー652からの第1電荷をシングルビットラ
インBLにスイッチングする。ワードライン信号WLは、NM
OSトランジスタ651のゲート端子に供給される。NMOSト
ランジスタ651のドレイン端子は、シングルビットライ
ンBLにカップリングされる。
【００３２】シングルビットラインBLにカップリングさ
れた基準電圧生成回路680は、供給電圧Vccの中間レベル
電圧すなわち、Vcc/2として基準電圧Vrefを生成して生
成された基準電圧Vrefを感知増幅器610に伝達する。下
記で、基準電圧Vrefを第1電圧という。基準電圧生成回
路680は、CMOS回路とコンデンサーの組合せ、またはCMO
S回路で具現することができる。
【００３３】信号生成回路690は、読み出し信号RDに応
答して制御信号EQ、PCG及びPUMPを生成する。チャージ
ポンプ回路670は、供給電圧Vccの中間レベル電圧すなわ
ち、Vcc/2に実質的に相応する第2電荷を生成する。チャ
ージポンプ回路670は、インバータ671、PMOSトランジス
タ672、カップリングノード673及びコンデンサー674を
含む。信号生成回路690にカップリングされたコンデン
サー674は、信号生成回路690からの制御信号PUMPに相応
する電荷を貯蔵する。PMOSトランジスタ672は、制御信
号EQに応答して供給電圧VccをシングルビットラインBL
に選択的にカップリングさせる。カップリングノード67
3は、供給電圧Vccの中間レベル電圧すなわち、Vcc/2に
実質的に相応する第2電荷を生成するために供給電圧Vcc
及び電荷を結合させる。
【００３４】カプラ660は、制御信号EQに応答して第1電
荷及び第2電荷を結合させることによって第2電圧を生成
する。カプラ660は、インバータ661及びNMOSトランジス
タ662を含む。
【００３５】シングルビットラインBLにカップリングさ
れた感知増幅器610は、感知イネーブル信号SEに応答し
て第1電圧及び第2電圧間の電圧差を感知及び増幅する。
所定のデータがロジック"1"データであると、第2電圧は
第1電圧よりさらに大きい。所定のデータがロジック"0"
データであると、第2電圧は第1電圧よりさらに小さい。
【００３６】プリチャージ回路630は、プリチャージ信
号BL#PRCHに応答してシングルビットラインBLを接地電
圧でプリチャージさせ、ここでプリチャージ回路630はN
MOSトランジスタで具現することができる。シングルビ
ットラインBLは、寄生コンデンサー640を有する。NMOS
トランジスタ620は、駆動信号BL#DRVに応答して供給電
圧VccをシングルビットラインBLに供給する。
【００３７】図7には、本発明の第4実施例にかかる強誘
電体メモリ素子の概略図が示されている。図示されてい
るように、強誘電体メモリ素子は、シングルビットライ
ンBL、感知増幅器(S/A)710、PMOSトランジスタ720、プ
リチャージ回路730及び770、メモリーセル750、カプラ7
60、チャージポンプ回路780、基準電圧生成回路790及び
信号生成回路800を含む。
【００３８】シングルビットラインBLにカップリングさ
れたメモリーセル750は、所定のデータに相応する第1電
荷を貯蔵する。メモリーセル750は、NMOSトランジスタ7
51及び強誘電体コンデンサー752を含む。
【００３９】強誘電体コンデンサー752は、所定のデー
タに相応する第1電荷を貯蔵する。強誘電体コンデンサ
ー752は、上部及び下部導電板を有する。強誘電体コン
デンサー752の上部導電板は、NMOSトランジスタ751のソ
ース端子にカップリングされる。プレートライン信号PL
は、強誘電体コンデンサー752の下部導電板に供給され
る。
【００４０】NMOSトランジスタ751は、第1電荷をシング
ルビットラインBLに選択的にカップリングする。NMOSト
ランジスタ751は、ワードライン信号WLに応答してター
ンオンされる。NMOSトランジスタ751は、読み出し動作
でターンオンされると、NMOSトランジスタ751は、強誘
電体コンデンサー752からの第1電荷をシングルビットラ
インBLにスイッチングする。ワードライン信号WLは、NM
OSトランジスタ751のゲート端子に供給される。NMOSト
ランジスタ751のドレイン端子は、シングルビットライ
ンBLにカップリングされる。
【００４１】シングルビットラインBLにカップリングさ
れた基準電圧生成回路790は、供給電圧Vccとして基準電
圧Vrefを生成して生成された基準電圧Vrefを感知増幅器
710に伝達する。下記で、基準電圧Vrefを第1電圧とい
う。基準電圧生成回路790は、CMOS回路とコンデンサー
との組合せ、またはCMOS回路で具現することができる。
【００４２】信号生成回路800は、読み出し信号RDに応
答して制御信号EQ、PCG及びPUMPを生成する。チャージ
ポンプ回路780は、供給電圧Vccに実質的に相応する第2
電荷を生成する。チャージポンプ回路780は、コンデン
サー781及びインバータ782を含む。インバータ782は、
信号生成回路800からの制御信号PCGを反転する。コンデ
ンサー781は、反転された制御信号に相応する第2電荷を
貯蔵する。
【００４３】カプラ760は、制御信号EQに応答して第1電
荷及び第2電荷を結合させることによって第2電圧を生成
する。カプラ760は、インバータ及びNMOSトランジスタ
を含む。
【００４４】シングルビットラインBLにカップリングさ
れた感知増幅器710は、感知イネーブル信号SEに応答し
て第1電圧及び第2電圧間の電圧差を感知及び増幅する。
所定のデータがロジック"1"データであると、第2電圧は
第1電圧よりさらに大きい。所定のデータがロジック"0"
データであると、第2電圧は第1電圧よりさらに小さい。
【００４５】プリチャージ回路730は、プリチャージ信
号BL#PRCHに応答してシングルビットラインBLを接地電
圧にプリチャージさせ、ここでプリチャージ回路730
は、NMOSトランジスタで具現することができる。シング
ルビットラインBLは、寄生コンデンサー740を有する。
プリチャージ回路770は、制御信号PCGに応答してシング
ルビットラインBLを接地電圧でプリチャージさせ、ここ
でプリチャージ回路770は、NMOSトランジスタで具現す
ることができる。
【００４６】図8には、図6に示された強誘電体メモリ素
子の動作を説明するためのタイミング図が示されてい
る。
【００４７】図6及び図8において、読み出し信号RDがイ
ネーブルされると、プリチャージ信号BL#PRCHが"ロー"
となる。以後、駆動信号BL#DRVが所定の時間の間"ロー"
となる。所定の時間以後に、ワードライン信号WL及び制
御信号PCGが各々"ハイ"及び"ロー"となる。以後、制御
信号EQ及びPUMPが各々"ハイ"及び"ロー"となる。以後、
感知イネーブル信号SEが"ハイ"となる。制御信号EQが"
ハイ"信号から"ロー"信号に遷移される時、プレートラ
イン信号PLは、"ハイ"となる。
【００４８】図9には、基準電圧Vrefが供給電圧Vccの中
間レベル電圧すなわち、Vcc/2である時、図6に示された
強誘電体メモリ素子に含まれたシングルビットラインBL
からの電圧を説明するための波形図が示されている。ま
た、図10を参照すれば、基準電圧Vrefが供給電圧Vccで
ある時、図7に示された強誘電体メモリ素子に含まれた
シングルビットラインBLからの電圧を説明するための波
形図が示されている。
【００４９】以上で説明した本発明は、前述した実施例
及び添付した図面により限定されるものではなく、本発
明の技術的思想を超えない範囲内で種々の置換、変形及
び変更が可能であることは、本発明が属する技術分野で
通常の知識を有するものにおいて明白である。
【００５０】
【発明の効果】上記のように、本発明は、少なくとも一
つのメモリーセルにカップリングされたシングルビット
ラインを用いることによって強誘電体メモリ素子のチッ
プサイズを減少させることができる。
【図面の簡単な説明】
【図１】 従来の強誘電体メモリ素子の回路図である。
【図２】 本発明の第1実施例にかかる強誘電体メモリ
素子の概略図である。
【図３】 図2に示した強誘電体メモリ素子の動作を説
明するためのタイミング図である。
【図４】 本発明の第2実施例にかかる強誘電体メモリ
素子の概略図である。
【図５】 図4に示した強誘電体メモリ素子に含まれた
シングルビットラインから読み出されたロジック"1"及
び"0"データの電圧を表す波形図である。
【図６】 本発明の第3実施例にかかる強誘電体メモリ
素子の概略図である。
【図７】 本発明の第4実施例にかかる強誘電体メモリ
素子の概略図である。
【図８】 図6に示した強誘電体メモリ素子の動作を説
明するためのタイミング図である。
【図９】 図6に示した強誘電体メモリ素子に含まれた
シングルビットラインからの電圧を説明するための波形
図である。
【図１０】 図7に示した強誘電体メモリ素子に含まれ
たシングルビットラインからの電圧を説明するための波
形図である。
【符号の説明】
２１０、６１０、７１０ 感知増幅器 ２４０、６５０、７５０ メモリーセル ２７０、６７０、７８０ チャージポンプ回路 ２８０、６８０、７９０ 基準電圧生成回路 ２９０、６９０、８００ 信号生成回路

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ素子において、 シングルビットラインと、 上記シングルビットラインにカップリングされ所定のデ
    ータに相応する第1電荷を貯蔵するための少なくとも一
    つのメモリーセルと、 第1電圧として基準電圧を生成するための基準電圧生成
    手段と、 上記基準電圧に実質的に相応する第2電荷を生成するた
    めのチャージポンプ手段と、 読み出し動作で上記第1電荷と上記第2電荷とを結合させ
    て第2電圧を生成させるための結合手段と、 上記第1電圧と上記第2電圧との間の電圧差を感知及び増
    幅させて上記所定のデータを読み出すための感知増幅器
    とを含むことを特徴とする半導体メモリ素子。
  2. 【請求項２】 上記少なくとも一つのメモリーセルは、 上記所定のデータに相応する上記第1電荷を貯蔵するた
    めの強誘電体コンデンサーと、 上記読み出し動作で上記第1電荷を上記シングルビット
    ラインに選択的にカップリングするためのトランジスタ
    とを含むことを特徴とする請求項１に記載の半導体メモ
    リ素子。
  3. 【請求項３】 上記結合手段は、 読み出し信号に応答して制御信号を生成するための信号
    生成手段と、 上記制御信号に応答して上記第2電荷と上記第1電荷とを
    結合させるためのカップリング手段とを含むことを特徴
    とする請求項１又は請求項２に記載の半導体メモリ素
    子。
  4. 【請求項４】 上記制御信号は、 第1制御信号、第2制御信号及び第3制御信号を含むこと
    を特徴とする請求項３に記載の半導体メモリ素子。
  5. 【請求項５】 上記カップリング手段は、 上記第1制御信号に応答して上記第1電荷と上記第2電荷
    とを結合させることを特徴とする請求項４に記載の半導
    体メモリ素子。
  6. 【請求項６】 上記第1電圧は、供給電圧を含むことを
    特徴とする請求項５に記載の半導体メモリ素子。
  7. 【請求項７】 上記第2電荷は、 実質的に上記供給電圧に相応することを特徴とする請求
    項６に記載の半導体メモリ素子。
  8. 【請求項８】 上記カップリング手段は、 上記第2制御信号に応答して上記シングルビットライン
    を接地電圧でプリチャージさせるためのプリチャージ手
    段をさらに含むことを特徴とする請求項７に記載の半導
    体メモリ素子。
  9. 【請求項９】 上記チャージポンプ手段は、 上記信号生成手段にカップリングされ、上記第3制御信
    号に相応する上記第2電荷を貯蔵するためのコンデンサ
    ーを含むことを特徴とする請求項８に記載の半導体メモ
    リ素子。
  10. 【請求項１０】 上記チャージポンプ手段は、 上記信号生成手段にカップリングされ、上記第3制御信
    号を反転するためのインバータと、 上記反転された第3制御信号に相応する上記第2電荷を貯
    蔵するためのコンデンサーとを含むことを特徴とする請
    求項８に記載の半導体メモリ素子。
  11. 【請求項１１】 上記第1電圧は、 供給電圧の中間レベル電圧を含むことを特徴とする請求
    項５に記載の半導体メモリ素子。
  12. 【請求項１２】 上記第2電荷は、 実質的に上記供給電圧の上記中間レベル電圧に相応する
    ことを特徴とする請求項１１に記載の半導体メモリ素
    子。
  13. 【請求項１３】 上記チャージポンプ手段は、 上記信号生成手段にカップリングされ、上記第3制御信
    号に相応する電荷を貯蔵するためのコンデンサーと、 上記第2制御信号に応答して上記供給電圧を上記シング
    ルビットラインで提供するための電源供給手段と、 実質的に上記供給電圧の上記中間レベル電圧に相応する
    上記第2電荷を生成するために上記供給電圧と上記電荷
    とを結合させるためのカップリング手段とを含むことを
    特徴とする請求項１２に記載の半導体メモリ素子。
  14. 【請求項１４】 上記電源供給手段は、 上記供給電圧を提供するための電源供給器と、 上記第2制御信号に応答して上記供給電圧を上記シング
    ルビットラインに選択的にカップリングするためのPMOS
    トランジスタとを含むことを特徴とする請求項１３に記
    載の半導体メモリ素子。
  15. 【請求項１５】 上記基準電圧生成手段は、 CMOS回路を含むことを特徴とする請求項１又は請求項２
    に記載の半導体メモリ素子。
  16. 【請求項１６】 上記基準電圧生成手段は、 CMOS回路及びコンデンサーの組合せでなることを特徴と
    する請求項１又は請求項２に記載の半導体メモリ素子。
  17. 【請求項１７】 上記第2電圧は、 上記所定のデータがロジック"1"データである場合に上
    記第1電圧よりさらに大きいことを特徴とする請求項１
    又は請求項２に記載の半導体メモリ素子。
  18. 【請求項１８】 上記第2電圧は、 上記所定のデータがロジック"0"データである場合に上
    記第1電圧よりさらに小さいことを特徴とする請求項１
    又は請求項２に記載の半導体メモリ素子。
  19. 【請求項１９】 上記シングルビットラインにカップリ
    ングされ、上記シングルビットラインを接地電圧でプリ
    チャージさせるためのプリチャージ手段をさらに含むこ
    とを特徴とする請求項１又は請求項２に記載の半導体メ
    モリ素子。
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