JP2001195885A - データ伝送回路 - Google Patents
データ伝送回路Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データ線に接続されたインタフェース入出力
ブロックのリーク電流に起因する誤動作を未然に防止す
るデータ伝送回路を提供する。 【解決手段】 本発明に係るデータ伝送回路は、データ
を伝送するデータ線と、上記データ線に接続され、上記
データ線を介したデータ入出力が行われるインタフェー
ス入出力ブロックと、上記データ線に接続され、上記デ
ータ入出力前に上記データ線におけるリーク電流の大き
さを検出して記憶し、上記データ入出力の際に上記リー
ク電流を相殺する補償電流を発生して上記データ線に流
す漏れ電流検出／補償電流発生回路とを備えたものであ
る。
ブロックのリーク電流に起因する誤動作を未然に防止す
るデータ伝送回路を提供する。 【解決手段】 本発明に係るデータ伝送回路は、データ
を伝送するデータ線と、上記データ線に接続され、上記
データ線を介したデータ入出力が行われるインタフェー
ス入出力ブロックと、上記データ線に接続され、上記デ
ータ入出力前に上記データ線におけるリーク電流の大き
さを検出して記憶し、上記データ入出力の際に上記リー
ク電流を相殺する補償電流を発生して上記データ線に流
す漏れ電流検出／補償電流発生回路とを備えたものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明はデータ伝送回路に係
り、特に、データ線に接続された非選択データ伝達デバ
イスのリーク電流に起因する誤動作を未然に防止するこ
とが可能な構成のデータ伝送回路に関するものであっ
て、高集積かつ低電圧動作可能な半導体記憶装置のデー
タ線におけるリーク電流に起因する誤動作防止に好適な
ものである。
り、特に、データ線に接続された非選択データ伝達デバ
イスのリーク電流に起因する誤動作を未然に防止するこ
とが可能な構成のデータ伝送回路に関するものであっ
て、高集積かつ低電圧動作可能な半導体記憶装置のデー
タ線におけるリーク電流に起因する誤動作防止に好適な
ものである。
【０００２】
【従来の技術】半導体記憶装置は、記憶密度の高集積化
及び動作速度の高速化の技術進歩が年々進展すると共
に、携帯情報端末等の普及に従い、低電源電圧により動
作を可能とする技術の開発も活発に行われている。
及び動作速度の高速化の技術進歩が年々進展すると共
に、携帯情報端末等の普及に従い、低電源電圧により動
作を可能とする技術の開発も活発に行われている。
【０００３】このような趨勢の下では、半導体集積回路
の構成要素である半導体デバイスは、低電圧で高速に動
作することが要求されるようになっている。この要求に
対応する手段として、半導体デバイスの閾値電圧(Ｖth)
の低電圧化が最も広く行われている。即ち、電源電圧を
低下させるのと同時に、半導体デバイスの動作開始電圧
である閾値電圧を低下させることにより、動作の高速化
を図っている。
の構成要素である半導体デバイスは、低電圧で高速に動
作することが要求されるようになっている。この要求に
対応する手段として、半導体デバイスの閾値電圧(Ｖth)
の低電圧化が最も広く行われている。即ち、電源電圧を
低下させるのと同時に、半導体デバイスの動作開始電圧
である閾値電圧を低下させることにより、動作の高速化
を図っている。
【０００４】
【発明が解決しようとする課題】しかし、この閾値電圧
の低下傾向は、半導体デバイスの非動作時に流れる電
流、即ち、オフリーク電流を増大させる結果となってい
る。半導体デバイスの非動作時には、半導体デバイスの
ゲート電極に非動作たるべきレベルの電圧が印加されて
いるが、半導体デバイスの閾値電圧を低下させることに
より、デバイスを流れる電流がゼロであることが望まし
い場合にも、ある程度の漏れ電流（オフリーク電流）が
流れてしまう。このオフリーク電流は、半導体集積回路
の誤動作や回路の非動作時（スタンバイ時）における消
費電力の増大につながる原因となる可能性が高い。
の低下傾向は、半導体デバイスの非動作時に流れる電
流、即ち、オフリーク電流を増大させる結果となってい
る。半導体デバイスの非動作時には、半導体デバイスの
ゲート電極に非動作たるべきレベルの電圧が印加されて
いるが、半導体デバイスの閾値電圧を低下させることに
より、デバイスを流れる電流がゼロであることが望まし
い場合にも、ある程度の漏れ電流（オフリーク電流）が
流れてしまう。このオフリーク電流は、半導体集積回路
の誤動作や回路の非動作時（スタンバイ時）における消
費電力の増大につながる原因となる可能性が高い。
【０００５】図９は、従来の半導体記憶装置のブロック
図である。この図を参照して、オフリーク電流による半
導体集積回路の誤動作の例について説明する。
図である。この図を参照して、オフリーク電流による半
導体集積回路の誤動作の例について説明する。
【０００６】この半導体記憶装置はＲＡＭであり、ｎ＋
１行ｍ＋１列のメモリセル（ＲＡＭセル）ＣＬが備えら
れている。横一行を行（Row）と称し、一行ごとにその
行に信号を印加して選択するためのワード線ＷＬが配設
されている。また、縦一列を列（Column）と称し、一列
ごとにデータの読出／書込を行うためのデータ線ＤＬが
配設されている。即ち、ワード線ＷＬに印加される信号
により、いずれの行のＲＡＭセルの読出／書込を行うか
が選択され、その行のＲＡＭセルから読み出されるデー
タ、その行のＲＡＭセルに書き込まれるデータは、信号
としてデータ線ＤＬを介して伝達される。ＲＡＭセルか
ら読み出されるデータ、ＲＡＭセルに書き込まれるデー
タの入出力は、各データ線ＤＬが接続された書込読出回
路ＷＲＣにより制御される。
１行ｍ＋１列のメモリセル（ＲＡＭセル）ＣＬが備えら
れている。横一行を行（Row）と称し、一行ごとにその
行に信号を印加して選択するためのワード線ＷＬが配設
されている。また、縦一列を列（Column）と称し、一列
ごとにデータの読出／書込を行うためのデータ線ＤＬが
配設されている。即ち、ワード線ＷＬに印加される信号
により、いずれの行のＲＡＭセルの読出／書込を行うか
が選択され、その行のＲＡＭセルから読み出されるデー
タ、その行のＲＡＭセルに書き込まれるデータは、信号
としてデータ線ＤＬを介して伝達される。ＲＡＭセルか
ら読み出されるデータ、ＲＡＭセルに書き込まれるデー
タの入出力は、各データ線ＤＬが接続された書込読出回
路ＷＲＣにより制御される。
【０００７】データの読出／書込の際には、非選択の信
号がワード線に印加されたメモリセルは、完全に非動作
となることが期待され、データ線からは完全に遮断され
ることにより、データ線にデータ信号が伝達されること
はない。
号がワード線に印加されたメモリセルは、完全に非動作
となることが期待され、データ線からは完全に遮断され
ることにより、データ線にデータ信号が伝達されること
はない。
【０００８】しかし、近年、上述のような電源電圧の低
電圧化、半導体デバイスの閾値電圧の低電圧化により、
メモリセル内のデータ記憶部とデータ線とを接続する半
導体デバイスに、非選択時であってもオフリーク電流が
流れる事態が発生し得る。即ち、半導体デバイスの閾値
電圧が低電圧化されているために、非選択信号の印加に
よっても、わずかながら電流が流れる現象が発生する。
従って、非選択のメモリセルも、オフリーク電流により
データ線にデータ信号を伝達することとなり、選択され
たメモリセルからデータ線へのデータ信号の伝達を妨害
する。
電圧化、半導体デバイスの閾値電圧の低電圧化により、
メモリセル内のデータ記憶部とデータ線とを接続する半
導体デバイスに、非選択時であってもオフリーク電流が
流れる事態が発生し得る。即ち、半導体デバイスの閾値
電圧が低電圧化されているために、非選択信号の印加に
よっても、わずかながら電流が流れる現象が発生する。
従って、非選択のメモリセルも、オフリーク電流により
データ線にデータ信号を伝達することとなり、選択され
たメモリセルからデータ線へのデータ信号の伝達を妨害
する。
【０００９】通常、非選択のメモリセルは、選択される
メモリセルに比較して非常に個数が多く、多数の非選択
のメモリセルに同時にオフリーク電流が流れた場合、半
導体記憶装置の誤動作の原因となる。
メモリセルに比較して非常に個数が多く、多数の非選択
のメモリセルに同時にオフリーク電流が流れた場合、半
導体記憶装置の誤動作の原因となる。
【００１０】図９を参照して、この問題について説明す
る。例えば、第０行のワード線ＷＬ０に選択信号が印加
された場合に期待される動作は、第０列のデータ線ＤＬ
０には第０行第０列のＲＡＭセルＣＬ００のデータが伝
達されることである。ここで、第０行第０列のＲＡＭセ
ルＣＬ００に記憶されているデータは“１”であるもの
とする。
る。例えば、第０行のワード線ＷＬ０に選択信号が印加
された場合に期待される動作は、第０列のデータ線ＤＬ
０には第０行第０列のＲＡＭセルＣＬ００のデータが伝
達されることである。ここで、第０行第０列のＲＡＭセ
ルＣＬ００に記憶されているデータは“１”であるもの
とする。
【００１１】ところが、第０列のデータ線ＤＬ０に接続
された他の行の非選択のメモリセルに記憶されたデータ
の総て又はほとんどが“０”であった場合、図９に示さ
れるように、データ線ＤＬ０から多数の非選択のＲＡＭ
セルにオフリーク電流が流れることになる。これらのオ
フリーク電流は、データ線ＤＬ０にデータ“０”を伝達
しようとする電流であり、選択された第０行第０列のＲ
ＡＭセルＣＬ００から本来伝達されるべきデータ“１”
の伝達動作を妨害するものである。
された他の行の非選択のメモリセルに記憶されたデータ
の総て又はほとんどが“０”であった場合、図９に示さ
れるように、データ線ＤＬ０から多数の非選択のＲＡＭ
セルにオフリーク電流が流れることになる。これらのオ
フリーク電流は、データ線ＤＬ０にデータ“０”を伝達
しようとする電流であり、選択された第０行第０列のＲ
ＡＭセルＣＬ００から本来伝達されるべきデータ“１”
の伝達動作を妨害するものである。
【００１２】そして、各非選択のＲＡＭセルのオフリー
ク電流が集合した結果、選択されたＲＡＭセルの動作に
よる電流と同等程度又はそれ以上の大きさになると、デ
ータ線ＤＬ０にデータ“０”が伝達されるという誤動作
が発生する。
ク電流が集合した結果、選択されたＲＡＭセルの動作に
よる電流と同等程度又はそれ以上の大きさになると、デ
ータ線ＤＬ０にデータ“０”が伝達されるという誤動作
が発生する。
【００１３】図１０は、メモリセルの閾値電圧Ｖthと、
セル電流及びオフリーク電流との関係を示したグラフで
ある。ここでは、各閾値電圧Ｖthに対して、通常動作に
よるセル電流がほぼ一定となるメモリセルを用いて、グ
ラフを作成している。また、半導体記憶装置は、１２８
行のビット線（ワード線）を備えたものとしている。
セル電流及びオフリーク電流との関係を示したグラフで
ある。ここでは、各閾値電圧Ｖthに対して、通常動作に
よるセル電流がほぼ一定となるメモリセルを用いて、グ
ラフを作成している。また、半導体記憶装置は、１２８
行のビット線（ワード線）を備えたものとしている。
【００１４】この例においては、閾値電圧Ｖthが０．４
Ｖ以上のときは、１行のセル電流の大きさと１２８行の
ビット線のオフリーク電流の大きさとは、少なくとも１
０２倍以上の差があり、誤動作はほとんど発生し得ない
といえる。
Ｖ以上のときは、１行のセル電流の大きさと１２８行の
ビット線のオフリーク電流の大きさとは、少なくとも１
０２倍以上の差があり、誤動作はほとんど発生し得ない
といえる。
【００１５】ところが、上述のように、閾値電圧Ｖthが
０．３Ｖ，０．２Ｖと低電圧化されるに従い、１行のセ
ル電流の大きさと１２８行のビット線のオフリーク電流
の大きさとは接近し、閾値電圧Ｖthが０．２Ｖ程度の場
合、メモリセルのプロセスばらつきによっては両電流は
極めて近い値となっている。また、将来、さらに閾値電
圧Ｖthの低電圧化が進むと、１行のセル電流の大きさと
１２８行のビット線のオフリーク電流の大きさとは同程
度となり、さらには、１２８行のビット線のオフリーク
電流の大きさの方が大きくなることもあり得る。
０．３Ｖ，０．２Ｖと低電圧化されるに従い、１行のセ
ル電流の大きさと１２８行のビット線のオフリーク電流
の大きさとは接近し、閾値電圧Ｖthが０．２Ｖ程度の場
合、メモリセルのプロセスばらつきによっては両電流は
極めて近い値となっている。また、将来、さらに閾値電
圧Ｖthの低電圧化が進むと、１行のセル電流の大きさと
１２８行のビット線のオフリーク電流の大きさとは同程
度となり、さらには、１２８行のビット線のオフリーク
電流の大きさの方が大きくなることもあり得る。
【００１６】そのような状態では、選択されたメモリセ
ルのセル電流によるデータ伝達がオフリーク電流によっ
て妨害され、非選択のメモリセルから誤ったデータが伝
達され、その結果、半導体記憶装置が誤動作することと
なる。
ルのセル電流によるデータ伝達がオフリーク電流によっ
て妨害され、非選択のメモリセルから誤ったデータが伝
達され、その結果、半導体記憶装置が誤動作することと
なる。
【００１７】本発明は上記問題点に鑑みてなされたもの
で、その目的は、データ線に接続された非選択データ伝
達デバイス等のインタフェース入出力ブロックのリーク
電流に起因する誤動作を未然に防止することが可能な構
成のデータ伝送回路を提供することである。
で、その目的は、データ線に接続された非選択データ伝
達デバイス等のインタフェース入出力ブロックのリーク
電流に起因する誤動作を未然に防止することが可能な構
成のデータ伝送回路を提供することである。
【００１８】
【課題を解決するための手段】本発明に係るデータ伝送
回路によれば、データを伝送するデータ線と、上記デー
タ線に接続され、上記データ線を介したデータ入出力が
行われるインタフェース入出力ブロックと、上記データ
線に接続され、上記データ入出力前に上記データ線にお
けるリーク電流の大きさを検出して記憶し、上記データ
入出力の際に上記リーク電流を相殺する補償電流を発生
して上記データ線に流す漏れ電流検出／補償電流発生回
路とを備えたことを特徴とし、この構成により、データ
線に接続されたインタフェース入出力ブロックのリーク
電流に起因する誤動作を未然に防止することが可能とな
る。
回路によれば、データを伝送するデータ線と、上記デー
タ線に接続され、上記データ線を介したデータ入出力が
行われるインタフェース入出力ブロックと、上記データ
線に接続され、上記データ入出力前に上記データ線にお
けるリーク電流の大きさを検出して記憶し、上記データ
入出力の際に上記リーク電流を相殺する補償電流を発生
して上記データ線に流す漏れ電流検出／補償電流発生回
路とを備えたことを特徴とし、この構成により、データ
線に接続されたインタフェース入出力ブロックのリーク
電流に起因する誤動作を未然に防止することが可能とな
る。
【００１９】本発明に係るデータ伝送回路のより具体的
な構成の一例によれば、データを伝送するデータ線と、
上記データ線に接続され、上記データ線を介したデータ
入出力が行われるインタフェース入出力ブロックと、上
記データ線に接続され、上記データ入出力前に上記デー
タ線におけるリーク電流の大きさに応じて発生する上記
データ線の電位を検出する漏れ電流検出回路と、検出さ
れた上記データ線の電位に応じた電荷を蓄積し、上記デ
ータ線の電位と同等の電位を発生するキャパシタと、上
記キャパシタが発生する電位に基づき、上記データ入出
力の際に上記リーク電流を相殺する補償電流を発生して
上記データ線に流す補償電流発生回路とを備えたことを
特徴とする。
な構成の一例によれば、データを伝送するデータ線と、
上記データ線に接続され、上記データ線を介したデータ
入出力が行われるインタフェース入出力ブロックと、上
記データ線に接続され、上記データ入出力前に上記デー
タ線におけるリーク電流の大きさに応じて発生する上記
データ線の電位を検出する漏れ電流検出回路と、検出さ
れた上記データ線の電位に応じた電荷を蓄積し、上記デ
ータ線の電位と同等の電位を発生するキャパシタと、上
記キャパシタが発生する電位に基づき、上記データ入出
力の際に上記リーク電流を相殺する補償電流を発生して
上記データ線に流す補償電流発生回路とを備えたことを
特徴とする。
【００２０】本発明に係るデータ伝送回路の構成は、特
に、インタフェース入出力ブロックとしてメモリセルを
備えた半導体記憶装置に適用すると、データ線に接続さ
れたメモリセルのオフリーク電流に起因する誤動作を未
然に防止することが可能となる。
に、インタフェース入出力ブロックとしてメモリセルを
備えた半導体記憶装置に適用すると、データ線に接続さ
れたメモリセルのオフリーク電流に起因する誤動作を未
然に防止することが可能となる。
【００２１】
【発明の実施の形態】本発明に係るデータ伝送回路は、
データ線に接続された非選択データ伝達デバイスによる
データ線におけるリーク電流の大きさを予め検出する漏
れ電流（リーク電流）検出回路と、検出したリーク電流
の大きさに応じた補償電流を、データ線を介したデータ
伝送動作の際に流すことによりリーク電流を相殺する補
償電流発生回路とを備えたものである。上記構成によ
り、データ線に接続された非選択データ伝達デバイスの
リーク電流に起因する誤動作を未然に防止することが可
能となる。
データ線に接続された非選択データ伝達デバイスによる
データ線におけるリーク電流の大きさを予め検出する漏
れ電流（リーク電流）検出回路と、検出したリーク電流
の大きさに応じた補償電流を、データ線を介したデータ
伝送動作の際に流すことによりリーク電流を相殺する補
償電流発生回路とを備えたものである。上記構成によ
り、データ線に接続された非選択データ伝達デバイスの
リーク電流に起因する誤動作を未然に防止することが可
能となる。
【００２２】例えば、半導体記憶装置において、非選択
のメモリセルのオフリーク電流がデータ線に流れている
場合、予めそのオフリーク電流の大きさを検出し記憶し
ておく。そして、選択されたメモリセルからデータを読
み出し、又は、選択されたメモリセルにデータを書き込
む際に、検出し記憶したオフリーク電流を相殺する補償
電流を発生させ、データ線に流すものである。これによ
り、データ線に接続された非選択のメモリセルのオフリ
ーク電流に起因する半導体記憶装置の誤動作を未然に防
止することができる。
のメモリセルのオフリーク電流がデータ線に流れている
場合、予めそのオフリーク電流の大きさを検出し記憶し
ておく。そして、選択されたメモリセルからデータを読
み出し、又は、選択されたメモリセルにデータを書き込
む際に、検出し記憶したオフリーク電流を相殺する補償
電流を発生させ、データ線に流すものである。これによ
り、データ線に接続された非選択のメモリセルのオフリ
ーク電流に起因する半導体記憶装置の誤動作を未然に防
止することができる。
【００２３】以下、本発明に係るデータ伝送回路の実施
の形態について、図面を参照しながら説明する。
の形態について、図面を参照しながら説明する。
【００２４】図１は、本発明の第１の実施の形態に係る
データ伝送回路の構成を示すブロック図である。
データ伝送回路の構成を示すブロック図である。
【００２５】本発明の第１の実施の形態に係るデータ伝
送回路は、本発明に係るデータ伝送回路を半導体記憶装
置に適用した場合における最も基本的な構成である。本
発明に係るデータ伝送回路の最も特徴的な構成部分であ
る漏れ電流検出回路及び補償電流発生回路は、漏れ電流
検出／補償電流発生回路ＬＣＭＣＣとしてブロックで示
されている。また、説明及び図面の簡略化のため、第０
列の構成部分のみが示されている。
送回路は、本発明に係るデータ伝送回路を半導体記憶装
置に適用した場合における最も基本的な構成である。本
発明に係るデータ伝送回路の最も特徴的な構成部分であ
る漏れ電流検出回路及び補償電流発生回路は、漏れ電流
検出／補償電流発生回路ＬＣＭＣＣとしてブロックで示
されている。また、説明及び図面の簡略化のため、第０
列の構成部分のみが示されている。
【００２６】本発明の第１の実施の形態に係るデータ伝
送回路は、第０行から第ｎ行までにそれぞれ配設された
ワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行か
ら第ｎ行までにそれぞれ配設され、各行のワード線にそ
れぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，
ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列
の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、デ
ータ線ＤＬ０に接続され、データ線ＤＬ０におけるリー
ク電流の大きさを予め検出して記憶し、データ線ＤＬ０
を介した後続のデータ入出力の際に、検出して記憶した
リーク電流を相殺する補償電流を発生してデータ線ＤＬ
０に流す漏れ電流検出／補償電流発生回路ＬＣＭＣＣと
を備えている。
送回路は、第０行から第ｎ行までにそれぞれ配設された
ワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行か
ら第ｎ行までにそれぞれ配設され、各行のワード線にそ
れぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，
ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列
の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、デ
ータ線ＤＬ０に接続され、データ線ＤＬ０におけるリー
ク電流の大きさを予め検出して記憶し、データ線ＤＬ０
を介した後続のデータ入出力の際に、検出して記憶した
リーク電流を相殺する補償電流を発生してデータ線ＤＬ
０に流す漏れ電流検出／補償電流発生回路ＬＣＭＣＣと
を備えている。
【００２７】漏れ電流検出／補償電流発生回路ＬＣＭＣ
Ｃは、各ＲＡＭセルへのデータ記憶後、データ線ＤＬ０
を介した後続のデータ入出力前に、データ線ＤＬ０にお
けるリーク電流の大きさを検出し記憶する。データ線Ｄ
Ｌ０におけるリーク電流の大きさは、データ線ＤＬ０に
接続された各ＲＡＭセルに記憶されているデータに依存
する。
Ｃは、各ＲＡＭセルへのデータ記憶後、データ線ＤＬ０
を介した後続のデータ入出力前に、データ線ＤＬ０にお
けるリーク電流の大きさを検出し記憶する。データ線Ｄ
Ｌ０におけるリーク電流の大きさは、データ線ＤＬ０に
接続された各ＲＡＭセルに記憶されているデータに依存
する。
【００２８】例えば、図１（ａ）の例においては、第０
行のＲＡＭセルＣＬ０及び第ｎ行のＲＡＭセルＣＬｎに
のみデータ“１”が記憶されており、他のＲＡＭセルに
はデータ“０”が記憶されているものとし、図１（ｂ）
の例においては、第０行のＲＡＭセルＣＬ０及び第ｎ行
のＲＡＭセルＣＬｎの他、複数のＲＡＭセルにもデータ
“０”が記憶されており、残余のＲＡＭセルにはデータ
“０”が記憶されているものとする。この例では、図１
（ａ）及び（ｂ）を比較すると分かるように、データ
“０”が記憶されているＲＡＭセルの個数が多い方が、
リーク電流の総量は大きくなる。
行のＲＡＭセルＣＬ０及び第ｎ行のＲＡＭセルＣＬｎに
のみデータ“１”が記憶されており、他のＲＡＭセルに
はデータ“０”が記憶されているものとし、図１（ｂ）
の例においては、第０行のＲＡＭセルＣＬ０及び第ｎ行
のＲＡＭセルＣＬｎの他、複数のＲＡＭセルにもデータ
“０”が記憶されており、残余のＲＡＭセルにはデータ
“０”が記憶されているものとする。この例では、図１
（ａ）及び（ｂ）を比較すると分かるように、データ
“０”が記憶されているＲＡＭセルの個数が多い方が、
リーク電流の総量は大きくなる。
【００２９】上述のようなリーク電流のデータ依存性に
より、リーク電流の検出及び記憶は、各ＲＡＭセルへの
データ記憶後、データ線ＤＬ０を介した後続のデータ入
出力前に行う必要がある。
より、リーク電流の検出及び記憶は、各ＲＡＭセルへの
データ記憶後、データ線ＤＬ０を介した後続のデータ入
出力前に行う必要がある。
【００３０】また、データ線ＤＬ０におけるリーク電流
の大きさは、各ＲＡＭセルへのデータ記憶後は、データ
線の電位に依存する。従って、データ線ＤＬ０における
リーク電流の大きさは、データ線の電位の関数として検
出し、データ線ＤＬ０を介した後続のデータ入出力の際
には、データ線の電位の関数に基づく補正を行った上
で、検出し記憶したオフリーク電流を相殺する補償電流
を発生させ、データ線に流すようにするとよい。
の大きさは、各ＲＡＭセルへのデータ記憶後は、データ
線の電位に依存する。従って、データ線ＤＬ０における
リーク電流の大きさは、データ線の電位の関数として検
出し、データ線ＤＬ０を介した後続のデータ入出力の際
には、データ線の電位の関数に基づく補正を行った上
で、検出し記憶したオフリーク電流を相殺する補償電流
を発生させ、データ線に流すようにするとよい。
【００３１】図２は、本発明の第２の実施の形態に係る
データ伝送回路の構成を示すブロック図である。本発明
の第２の実施の形態に係るデータ伝送回路は、本発明の
第１の実施の形態に係るデータ伝送回路の構成をより具
体的に示したものである。具体的には、図１における漏
れ電流検出／補償電流発生回路ＬＣＭＣＣを漏れ電流検
出回路ＬＣＭＣと補償電流発生回路ＬＣＣＣとに分離
し、両者をトランスファゲートであるＮチャネルＭＯＳ
トランジスタＮにより接続した構成としている。また、
検出したリーク電流による電荷の蓄積によりリーク電流
の大きさをデータ線の電位の関数として記憶し、かつ、
その電荷の蓄積により発生する電位により、補償電流発
生回路ＬＣＣＣにリーク電流を相殺する補償電流を発生
させるキャパシタＣが、ＮチャネルＭＯＳトランジスタ
Ｎと補償電流発生回路ＬＣＣＣとの接続ノードと接地ノ
ードＧＮＤとの間に設けられている。尚、図１と同様に
図２においても、説明及び図面の簡略化のため、第０列
の構成部分のみが示されている。
データ伝送回路の構成を示すブロック図である。本発明
の第２の実施の形態に係るデータ伝送回路は、本発明の
第１の実施の形態に係るデータ伝送回路の構成をより具
体的に示したものである。具体的には、図１における漏
れ電流検出／補償電流発生回路ＬＣＭＣＣを漏れ電流検
出回路ＬＣＭＣと補償電流発生回路ＬＣＣＣとに分離
し、両者をトランスファゲートであるＮチャネルＭＯＳ
トランジスタＮにより接続した構成としている。また、
検出したリーク電流による電荷の蓄積によりリーク電流
の大きさをデータ線の電位の関数として記憶し、かつ、
その電荷の蓄積により発生する電位により、補償電流発
生回路ＬＣＣＣにリーク電流を相殺する補償電流を発生
させるキャパシタＣが、ＮチャネルＭＯＳトランジスタ
Ｎと補償電流発生回路ＬＣＣＣとの接続ノードと接地ノ
ードＧＮＤとの間に設けられている。尚、図１と同様に
図２においても、説明及び図面の簡略化のため、第０列
の構成部分のみが示されている。
【００３２】漏れ電流検出回路ＬＣＭＣ及び補償電流発
生回路ＬＣＣＣ、ＮチャネルＭＯＳトランジスタＮの制
御には、データ線ＤＬ０のプリチャージを制御するプリ
チャージ信号ｐｒｅが用いられている。この例では、プ
リチャージ信号ｐｒｅにより制御されるプリチャージ回
路は、ロー（Low）・アクティブである。即ち、プリチ
ャージ回路は、入力される制御信号がＬ（Low）レベル
のときにプリチャージ動作を行うものである。図２には
プリチャージ回路は明示されていないが、他の実施の形
態において後述するように、漏れ電流検出回路ＬＣＭＣ
にプリチャージ回路としての機能を兼備させることも可
能である。
生回路ＬＣＣＣ、ＮチャネルＭＯＳトランジスタＮの制
御には、データ線ＤＬ０のプリチャージを制御するプリ
チャージ信号ｐｒｅが用いられている。この例では、プ
リチャージ信号ｐｒｅにより制御されるプリチャージ回
路は、ロー（Low）・アクティブである。即ち、プリチ
ャージ回路は、入力される制御信号がＬ（Low）レベル
のときにプリチャージ動作を行うものである。図２には
プリチャージ回路は明示されていないが、他の実施の形
態において後述するように、漏れ電流検出回路ＬＣＭＣ
にプリチャージ回路としての機能を兼備させることも可
能である。
【００３３】プリチャージ信号がＨ（High）レベルにな
ったときにプリチャージ動作が行われるように、プリチ
ャージ回路には反転プリチャージ信号／ｐｒｅ（信号名
の前に付された記号“／”は論理反転を意味するものと
する。）が入力され、従って、漏れ電流検出回路ＬＣＭ
Ｃにも反転プリチャージ信号／ｐｒｅが入力される。一
方、補償電流発生回路ＬＣＣＣ及びＮチャネルＭＯＳト
ランジスタＮにはプリチャージ信号ｐｒｅが入力され
る。
ったときにプリチャージ動作が行われるように、プリチ
ャージ回路には反転プリチャージ信号／ｐｒｅ（信号名
の前に付された記号“／”は論理反転を意味するものと
する。）が入力され、従って、漏れ電流検出回路ＬＣＭ
Ｃにも反転プリチャージ信号／ｐｒｅが入力される。一
方、補償電流発生回路ＬＣＣＣ及びＮチャネルＭＯＳト
ランジスタＮにはプリチャージ信号ｐｒｅが入力され
る。
【００３４】以上を整理すると、本発明の第２の実施の
形態に係るデータ伝送回路は、第０行から第ｎ行までに
それぞれ配設されたワード線ＷＬ０，ＷＬ１，．．．，
ＷＬｎと、第０行から第ｎ行までにそれぞれ配設され、
各行のワード線にそれぞれ接続されたメモリセルである
ＲＡＭセルＣＬ０，ＣＬ１，．．．，ＣＬｎと、第０列
に配設され、第０列の総てのＲＡＭセルに接続されたデ
ータ線ＤＬ０と、データ線ＤＬ０に接続され、データ線
ＤＬ０におけるリーク電流の大きさを、反転プリチャー
ジ信号の入力によりデータ線プリチャージ動作中に検出
する漏れ電流検出回路ＬＣＭＣと、一端が漏れ電流検出
回路ＬＣＭＣに接続され、検出されたリーク電流を、プ
リチャージ信号の入力によりデータ線プリチャージ動作
中に伝達するトランスファゲートであるＮチャネルＭＯ
ＳトランジスタＮと、ＮチャネルＭＯＳトランジスタＮ
の他端と補償電流発生回路ＬＣＣＣとの接続ノードと接
地ノードＧＮＤとの間に配設され、検出したリーク電流
による電荷の蓄積によりリーク電流の大きさを記憶し、
かつ、その電荷の蓄積により、検出したリーク電流の大
きさに応じた電位を高電位側電極に発生するキャパシタ
Ｃと、データ線ＤＬ０に接続され、プリチャージ信号の
入力により、データ線ＤＬ０を介したデータ伝送動作中
に、キャパシタＣの高電位側電極の電位に応じた補償電
流を発生し、データ線ＤＬ０に流す補償電流発生回路Ｌ
ＣＣＣとを備えている。
形態に係るデータ伝送回路は、第０行から第ｎ行までに
それぞれ配設されたワード線ＷＬ０，ＷＬ１，．．．，
ＷＬｎと、第０行から第ｎ行までにそれぞれ配設され、
各行のワード線にそれぞれ接続されたメモリセルである
ＲＡＭセルＣＬ０，ＣＬ１，．．．，ＣＬｎと、第０列
に配設され、第０列の総てのＲＡＭセルに接続されたデ
ータ線ＤＬ０と、データ線ＤＬ０に接続され、データ線
ＤＬ０におけるリーク電流の大きさを、反転プリチャー
ジ信号の入力によりデータ線プリチャージ動作中に検出
する漏れ電流検出回路ＬＣＭＣと、一端が漏れ電流検出
回路ＬＣＭＣに接続され、検出されたリーク電流を、プ
リチャージ信号の入力によりデータ線プリチャージ動作
中に伝達するトランスファゲートであるＮチャネルＭＯ
ＳトランジスタＮと、ＮチャネルＭＯＳトランジスタＮ
の他端と補償電流発生回路ＬＣＣＣとの接続ノードと接
地ノードＧＮＤとの間に配設され、検出したリーク電流
による電荷の蓄積によりリーク電流の大きさを記憶し、
かつ、その電荷の蓄積により、検出したリーク電流の大
きさに応じた電位を高電位側電極に発生するキャパシタ
Ｃと、データ線ＤＬ０に接続され、プリチャージ信号の
入力により、データ線ＤＬ０を介したデータ伝送動作中
に、キャパシタＣの高電位側電極の電位に応じた補償電
流を発生し、データ線ＤＬ０に流す補償電流発生回路Ｌ
ＣＣＣとを備えている。
【００３５】次に、本発明の第２の実施の形態に係るデ
ータ伝送回路の動作について説明する。プリチャージ信
号ｐｒｅがＨレベルになると、即ち、反転プリチャージ
信号／ｐｒｅがＬレベルになると、プリチャージ動作が
開始されると同時に漏れ電流検出回路ＬＣＭＣのリーク
電流検出動作も開始される。そして、プリチャージ動作
が完了する時点で、リーク電流検出動作も完了する。
ータ伝送回路の動作について説明する。プリチャージ信
号ｐｒｅがＨレベルになると、即ち、反転プリチャージ
信号／ｐｒｅがＬレベルになると、プリチャージ動作が
開始されると同時に漏れ電流検出回路ＬＣＭＣのリーク
電流検出動作も開始される。そして、プリチャージ動作
が完了する時点で、リーク電流検出動作も完了する。
【００３６】リーク電流検出動作中はプリチャージ信号
ｐｒｅはＨレベルであるので、ＮチャネルＭＯＳトラン
ジスタＮはオンになっている。従って、検出されたリー
ク電流によりキャパシタＣに電荷が蓄積され充電され
る。プリチャージ信号ｐｒｅはプリチャージ動作が完了
した時点でＨレベルからＬレベルに切り替わるようにな
っているので、その時点でＮチャネルＭＯＳトランジス
タＮはオフとなって、検出されたリーク電流によるキャ
パシタＣの充電が終了し、キャパシタＣに蓄積された電
荷量が確定することにより、検出されたリーク電流が記
憶される。データ線ＤＬ０から検出されたリーク電流に
よりキャパシタＣを充電してリーク電流の大きさを記憶
しているので、データ線ＤＬ０の電位に応じたリーク電
流の大きさの補正も必然的に行われることとなる。
ｐｒｅはＨレベルであるので、ＮチャネルＭＯＳトラン
ジスタＮはオンになっている。従って、検出されたリー
ク電流によりキャパシタＣに電荷が蓄積され充電され
る。プリチャージ信号ｐｒｅはプリチャージ動作が完了
した時点でＨレベルからＬレベルに切り替わるようにな
っているので、その時点でＮチャネルＭＯＳトランジス
タＮはオフとなって、検出されたリーク電流によるキャ
パシタＣの充電が終了し、キャパシタＣに蓄積された電
荷量が確定することにより、検出されたリーク電流が記
憶される。データ線ＤＬ０から検出されたリーク電流に
よりキャパシタＣを充電してリーク電流の大きさを記憶
しているので、データ線ＤＬ０の電位に応じたリーク電
流の大きさの補正も必然的に行われることとなる。
【００３７】プリチャージ信号ｐｒｅがＨレベルからＬ
レベルに切り替って、プリチャージ動作が完了し、検出
されたリーク電流がキャパシタＣに記憶されると同時
に、ＲＡＭセルからのデータ読出又はＲＡＭセルへのデ
ータ書込、即ち、データ線ＤＬ０を介したデータ伝送動
作が開始され、また同時に、補償電流発生回路ＬＣＣＣ
による補償電流発生動作も開始される。そして、その補
償電流の大きさは、キャパシタＣの高電位側電極電位に
より決定される。検出されたリーク電流及びデータ線Ｄ
Ｌ０の電位に応じて発生された補償電流は、リーク電流
と同一極性かつ逆方向の大きさの等しい電流であるの
で、リーク電流と相殺され、非選択のＲＡＭセルのオフ
リーク電流に起因するデータ伝送動作中の誤動作を未然
に防止することができる。
レベルに切り替って、プリチャージ動作が完了し、検出
されたリーク電流がキャパシタＣに記憶されると同時
に、ＲＡＭセルからのデータ読出又はＲＡＭセルへのデ
ータ書込、即ち、データ線ＤＬ０を介したデータ伝送動
作が開始され、また同時に、補償電流発生回路ＬＣＣＣ
による補償電流発生動作も開始される。そして、その補
償電流の大きさは、キャパシタＣの高電位側電極電位に
より決定される。検出されたリーク電流及びデータ線Ｄ
Ｌ０の電位に応じて発生された補償電流は、リーク電流
と同一極性かつ逆方向の大きさの等しい電流であるの
で、リーク電流と相殺され、非選択のＲＡＭセルのオフ
リーク電流に起因するデータ伝送動作中の誤動作を未然
に防止することができる。
【００３８】図３は、本発明の第３の実施の形態に係る
データ伝送回路の構成を示すブロック図である。本発明
の第３の実施の形態に係るデータ伝送回路は、本発明の
第２の実施の形態に係るデータ伝送回路の構成をさらに
具体的に示したものである。尚、図１、図２と同様に図
３においても、説明及び図面の簡略化のため、第０列の
構成部分のみが示されている。
データ伝送回路の構成を示すブロック図である。本発明
の第３の実施の形態に係るデータ伝送回路は、本発明の
第２の実施の形態に係るデータ伝送回路の構成をさらに
具体的に示したものである。尚、図１、図２と同様に図
３においても、説明及び図面の簡略化のため、第０列の
構成部分のみが示されている。
【００３９】本発明の第３の実施の形態に係るデータ伝
送回路は、第０行から第ｎ行までにそれぞれ配設された
ワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行か
ら第ｎ行までにそれぞれ配設され、各行のワード線にそ
れぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，
ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列
の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、ソ
ースが電源電位ノードに接続され、ゲートに反転プリチ
ャージ信号が入力される第１のＰチャネルＭＯＳトラン
ジスタＰ１と、第１のＰチャネルＭＯＳトランジスタＰ
１のドレインとデータ線ＤＬ０との間に接続された第２
のＰチャネルＭＯＳトランジスタＰ２と、ソースが電源
電位ノードに接続され、ゲートにプリチャージ信号が入
力される第３のＰチャネルＭＯＳトランジスタＰ３と、
第３のＰチャネルＭＯＳトランジスタＰ３のドレインと
データ線ＤＬ０との間に接続された第４のＰチャネルＭ
ＯＳトランジスタＰ４と、第２のＰチャネルＭＯＳトラ
ンジスタＰ２のゲート及びドレインと第４のＰチャネル
ＭＯＳトランジスタＰ４のゲートとの間に接続され、ゲ
ートにプリチャージ信号が入力される第１のＮチャネル
ＭＯＳトランジスタＮ１と、ゲートが第４のＰチャネル
ＭＯＳトランジスタＰ４のゲートに接続され、ソース及
びドレインが接地電位ノードに接続された第２のＮチャ
ネルＭＯＳトランジスタＮ２からなるキャパシタトラン
ジスタとを備えている。
送回路は、第０行から第ｎ行までにそれぞれ配設された
ワード線ＷＬ０，ＷＬ１，．．．，ＷＬｎと、第０行か
ら第ｎ行までにそれぞれ配設され、各行のワード線にそ
れぞれ接続されたメモリセルであるＲＡＭセルＣＬ０，
ＣＬ１，．．．，ＣＬｎと、第０列に配設され、第０列
の総てのＲＡＭセルに接続されたデータ線ＤＬ０と、ソ
ースが電源電位ノードに接続され、ゲートに反転プリチ
ャージ信号が入力される第１のＰチャネルＭＯＳトラン
ジスタＰ１と、第１のＰチャネルＭＯＳトランジスタＰ
１のドレインとデータ線ＤＬ０との間に接続された第２
のＰチャネルＭＯＳトランジスタＰ２と、ソースが電源
電位ノードに接続され、ゲートにプリチャージ信号が入
力される第３のＰチャネルＭＯＳトランジスタＰ３と、
第３のＰチャネルＭＯＳトランジスタＰ３のドレインと
データ線ＤＬ０との間に接続された第４のＰチャネルＭ
ＯＳトランジスタＰ４と、第２のＰチャネルＭＯＳトラ
ンジスタＰ２のゲート及びドレインと第４のＰチャネル
ＭＯＳトランジスタＰ４のゲートとの間に接続され、ゲ
ートにプリチャージ信号が入力される第１のＮチャネル
ＭＯＳトランジスタＮ１と、ゲートが第４のＰチャネル
ＭＯＳトランジスタＰ４のゲートに接続され、ソース及
びドレインが接地電位ノードに接続された第２のＮチャ
ネルＭＯＳトランジスタＮ２からなるキャパシタトラン
ジスタとを備えている。
【００４０】第１，第２のＰチャネルＭＯＳトランジス
タＰ１，Ｐ２及び第１，第２のＮチャネルＭＯＳトラン
ジスタＮ１，Ｎ２が漏れ電流検出回路ＬＣＭＣに相当
し、第３，第４のＰチャネルＭＯＳトランジスタＰ３，
Ｐ４が補償電流発生回路ＬＣＣＣに相当するものである
といえる。あるいは、第１，第２のＰチャネルＭＯＳト
ランジスタＰ１，Ｐ２が漏れ電流検出回路ＬＣＭＣに相
当し、第３，第４のＰチャネルＭＯＳトランジスタＰ
３，Ｐ４が補償電流発生回路ＬＣＣＣに相当し、第１の
ＮチャネルＭＯＳトランジスタＮ１が漏れ電流検出回路
ＬＣＭＣと補償電流発生回路ＬＣＣＣとを接続するトラ
ンスファゲートに相当し、第２のＮチャネルＭＯＳトラ
ンジスタＮ２が、検出されたリーク電流による電荷を蓄
積するキャパシタに相当するものであるといってもよ
い。
タＰ１，Ｐ２及び第１，第２のＮチャネルＭＯＳトラン
ジスタＮ１，Ｎ２が漏れ電流検出回路ＬＣＭＣに相当
し、第３，第４のＰチャネルＭＯＳトランジスタＰ３，
Ｐ４が補償電流発生回路ＬＣＣＣに相当するものである
といえる。あるいは、第１，第２のＰチャネルＭＯＳト
ランジスタＰ１，Ｐ２が漏れ電流検出回路ＬＣＭＣに相
当し、第３，第４のＰチャネルＭＯＳトランジスタＰ
３，Ｐ４が補償電流発生回路ＬＣＣＣに相当し、第１の
ＮチャネルＭＯＳトランジスタＮ１が漏れ電流検出回路
ＬＣＭＣと補償電流発生回路ＬＣＣＣとを接続するトラ
ンスファゲートに相当し、第２のＮチャネルＭＯＳトラ
ンジスタＮ２が、検出されたリーク電流による電荷を蓄
積するキャパシタに相当するものであるといってもよ
い。
【００４１】次に、本発明の第３の実施の形態に係るデ
ータ伝送回路の動作について説明する。データ線ＤＬ０
のプリチャージ期間には、プリチャージ信号ｐｒｅはＨ
レベルとなり、反転プリチャージ信号／ｐｒｅはＬレベ
ルとなる。従って、第１のＰチャネルＭＯＳトランジス
タＰ１はオン、第３のＰチャネルＭＯＳトランジスタＰ
３はオフ、第１のＮチャネルＭＯＳトランジスタＮ１は
オンになる。また、プリチャージ動作開始時にはデータ
線ＤＬ０の電位はＬレベルになっているので、第２のＰ
チャネルＭＯＳトランジスタＰ２はオンになっている。
第１，第２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２
がオンになっているので、データ線ＤＬ０はプリチャー
ジされ、徐々に電位が上昇する。電源電位をＶDD、Ｐチ
ャネルＭＯＳトランジスタの閾値電圧Ｖthpとすると、
データ線ＤＬ０の電位は最高でもＶDD−２Ｖthpまでし
か上昇しないが、データ線ＤＬ０にＲＡＭセルのオフリ
ーク電流が流れている場合、データ線ＤＬ０の電位はＶ
DD−２Ｖthpより低くなる。
ータ伝送回路の動作について説明する。データ線ＤＬ０
のプリチャージ期間には、プリチャージ信号ｐｒｅはＨ
レベルとなり、反転プリチャージ信号／ｐｒｅはＬレベ
ルとなる。従って、第１のＰチャネルＭＯＳトランジス
タＰ１はオン、第３のＰチャネルＭＯＳトランジスタＰ
３はオフ、第１のＮチャネルＭＯＳトランジスタＮ１は
オンになる。また、プリチャージ動作開始時にはデータ
線ＤＬ０の電位はＬレベルになっているので、第２のＰ
チャネルＭＯＳトランジスタＰ２はオンになっている。
第１，第２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２
がオンになっているので、データ線ＤＬ０はプリチャー
ジされ、徐々に電位が上昇する。電源電位をＶDD、Ｐチ
ャネルＭＯＳトランジスタの閾値電圧Ｖthpとすると、
データ線ＤＬ０の電位は最高でもＶDD−２Ｖthpまでし
か上昇しないが、データ線ＤＬ０にＲＡＭセルのオフリ
ーク電流が流れている場合、データ線ＤＬ０の電位はＶ
DD−２Ｖthpより低くなる。
【００４２】このデータ線ＤＬ０の電位は第１のＮチャ
ネルＭＯＳトランジスタＮ１を介して第２のＮチャネル
ＭＯＳトランジスタＮ２のゲートに伝達され、第２のＮ
チャネルＭＯＳトランジスタＮ２からなるキャパシタト
ランジスタにはデータ線ＤＬ０の電位に応じた電荷が蓄
積される。
ネルＭＯＳトランジスタＮ１を介して第２のＮチャネル
ＭＯＳトランジスタＮ２のゲートに伝達され、第２のＮ
チャネルＭＯＳトランジスタＮ２からなるキャパシタト
ランジスタにはデータ線ＤＬ０の電位に応じた電荷が蓄
積される。
【００４３】データ線ＤＬ０のプリチャージが進み、デ
ータ線ＤＬ０の電位が十分に上昇すると、データ線ＤＬ
０の電位は第２のＰチャネルＭＯＳトランジスタＰ２の
ゲートに入力されているので、第２のＰチャネルＭＯＳ
トランジスタＰ２はオフになり、プリチャージ動作は終
了する。
ータ線ＤＬ０の電位が十分に上昇すると、データ線ＤＬ
０の電位は第２のＰチャネルＭＯＳトランジスタＰ２の
ゲートに入力されているので、第２のＰチャネルＭＯＳ
トランジスタＰ２はオフになり、プリチャージ動作は終
了する。
【００４４】その後、第０列のいずれかのＲＡＭセルか
らのデータの読出又はＲＡＭセルへのデータの書込、即
ち、データ線ＤＬ０を介したデータの入出力動作期間が
開始されると、プリチャージ信号ｐｒｅはＬレベルとな
り、反転プリチャージ信号／ｐｒｅはＨレベルとなる。
従って、第１のＰチャネルＭＯＳトランジスタＰ１はオ
フ、第３のＰチャネルＭＯＳトランジスタＰ３はオン、
第１のＮチャネルＭＯＳトランジスタＮ１はオフにな
る。
らのデータの読出又はＲＡＭセルへのデータの書込、即
ち、データ線ＤＬ０を介したデータの入出力動作期間が
開始されると、プリチャージ信号ｐｒｅはＬレベルとな
り、反転プリチャージ信号／ｐｒｅはＨレベルとなる。
従って、第１のＰチャネルＭＯＳトランジスタＰ１はオ
フ、第３のＰチャネルＭＯＳトランジスタＰ３はオン、
第１のＮチャネルＭＯＳトランジスタＮ１はオフにな
る。
【００４５】そして、このとき、第４のＰチャネルＭＯ
ＳトランジスタＰ４のゲートには、第２のＮチャネルＭ
ＯＳトランジスタＮ２のゲート電位が入力されている。
即ち、データ線ＤＬ０のリーク電流により、第２のＮチ
ャネルＭＯＳトランジスタＮ２からなるキャパシタトラ
ンジスタに蓄積された電荷に基づき発生させられた電位
が第４のＰチャネルＭＯＳトランジスタＰ４のゲートに
入力されているので、第４のＰチャネルＭＯＳトランジ
スタＰ４は、データ線ＤＬ０のリーク電流に相当する大
きさの補償電流を通過させるようにオンになり、その補
償電流はデータ線ＤＬ０へ流れることとなる。その結
果、データ線ＤＬ０におけるオフリーク電流は補償電流
と相殺され、オフリーク電流に起因する半導体記憶装置
の誤動作を未然に防止することができる。
ＳトランジスタＰ４のゲートには、第２のＮチャネルＭ
ＯＳトランジスタＮ２のゲート電位が入力されている。
即ち、データ線ＤＬ０のリーク電流により、第２のＮチ
ャネルＭＯＳトランジスタＮ２からなるキャパシタトラ
ンジスタに蓄積された電荷に基づき発生させられた電位
が第４のＰチャネルＭＯＳトランジスタＰ４のゲートに
入力されているので、第４のＰチャネルＭＯＳトランジ
スタＰ４は、データ線ＤＬ０のリーク電流に相当する大
きさの補償電流を通過させるようにオンになり、その補
償電流はデータ線ＤＬ０へ流れることとなる。その結
果、データ線ＤＬ０におけるオフリーク電流は補償電流
と相殺され、オフリーク電流に起因する半導体記憶装置
の誤動作を未然に防止することができる。
【００４６】厳密には、第４のＰチャネルＭＯＳトラン
ジスタＰ４のドレイン電位であるデータ線ＤＬ０の電位
が十分に低く、第４のＰチャネルＭＯＳトランジスタＰ
４の動作が飽和領域で行われることが望ましい。本実施
の形態においては、第２のＰチャネルＭＯＳトランジス
タＰ２において電圧降下が発生しているため、データ線
ＤＬ０の電位は十分に低下している。
ジスタＰ４のドレイン電位であるデータ線ＤＬ０の電位
が十分に低く、第４のＰチャネルＭＯＳトランジスタＰ
４の動作が飽和領域で行われることが望ましい。本実施
の形態においては、第２のＰチャネルＭＯＳトランジス
タＰ２において電圧降下が発生しているため、データ線
ＤＬ０の電位は十分に低下している。
【００４７】図４は、本発明の第４の実施の形態に係る
データ伝送回路の構成を示すブロック図である。尚、図
１乃至図３と同様に図４においても、説明及び図面の簡
略化のため、第０列の構成部分のみが示されている。
データ伝送回路の構成を示すブロック図である。尚、図
１乃至図３と同様に図４においても、説明及び図面の簡
略化のため、第０列の構成部分のみが示されている。
【００４８】本発明の第４の実施の形態に係るデータ伝
送回路は、半導体記憶装置に備えられた各ＲＡＭセル
が、例えばＳＲＡＭ等、差動方式のダブルエンドの構成
を有するものである場合における構成例である。
送回路は、半導体記憶装置に備えられた各ＲＡＭセル
が、例えばＳＲＡＭ等、差動方式のダブルエンドの構成
を有するものである場合における構成例である。
【００４９】従って、本発明の第４の実施の形態に係る
データ伝送回路を本発明の第３の実施の形態に係るデー
タ伝送回路と比較すると、第０列のデータ線ＤＬ０が第
０列の各ＲＡＭセルの一端に接続されている点は同様で
あるが、さらに、第０列の各ＲＡＭセルの他端に接続さ
れた第０列の反転データ線ＤＬ０ｂが備えられ、かつ、
第０列の反転データ線ＤＬ０ｂに対しても、漏れ電流検
出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣを構成す
るＭＯＳトランジスタ回路が付加されている点が異なっ
ている。具体的には、データ線ＤＬ０側に備えられた第
１，第２，第３，第４のＰチャネルＭＯＳトランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４及び第１，第２のＮチャネルＭ
ＯＳトランジスタＮ１，Ｎ２に相当する第５，第６，第
７，第８のＰチャネルＭＯＳトランジスタＰ５，Ｐ６，
Ｐ７，Ｐ８及び第３，第４のＮチャネルＭＯＳトランジ
スタＮ３，Ｎ４が反転データ線ＤＬ０ｂ側にも備えられ
ている。反転データ線ＤＬ０ｂ側の各ＭＯＳトランジス
タの接続関係並びにプリチャージ信号ｐｒｅ及び反転プ
リチャージ信号／ｐｒｅの入力箇所は、データ線ＤＬ０
側と全く同様である。また、反転データ線ＤＬ０ｂ側の
漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣ
Ｃの動作も、データ線ＤＬ０側と全く同様である。
データ伝送回路を本発明の第３の実施の形態に係るデー
タ伝送回路と比較すると、第０列のデータ線ＤＬ０が第
０列の各ＲＡＭセルの一端に接続されている点は同様で
あるが、さらに、第０列の各ＲＡＭセルの他端に接続さ
れた第０列の反転データ線ＤＬ０ｂが備えられ、かつ、
第０列の反転データ線ＤＬ０ｂに対しても、漏れ電流検
出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣＣを構成す
るＭＯＳトランジスタ回路が付加されている点が異なっ
ている。具体的には、データ線ＤＬ０側に備えられた第
１，第２，第３，第４のＰチャネルＭＯＳトランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４及び第１，第２のＮチャネルＭ
ＯＳトランジスタＮ１，Ｎ２に相当する第５，第６，第
７，第８のＰチャネルＭＯＳトランジスタＰ５，Ｐ６，
Ｐ７，Ｐ８及び第３，第４のＮチャネルＭＯＳトランジ
スタＮ３，Ｎ４が反転データ線ＤＬ０ｂ側にも備えられ
ている。反転データ線ＤＬ０ｂ側の各ＭＯＳトランジス
タの接続関係並びにプリチャージ信号ｐｒｅ及び反転プ
リチャージ信号／ｐｒｅの入力箇所は、データ線ＤＬ０
側と全く同様である。また、反転データ線ＤＬ０ｂ側の
漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路ＬＣＣ
Ｃの動作も、データ線ＤＬ０側と全く同様である。
【００５０】図５は、本発明の第５の実施の形態に係る
データ伝送回路の構成を示すブロック図である。尚、図
１乃至図４と同様に図５においても、説明及び図面の簡
略化のため、第０列の構成部分のみが示されている。
データ伝送回路の構成を示すブロック図である。尚、図
１乃至図４と同様に図５においても、説明及び図面の簡
略化のため、第０列の構成部分のみが示されている。
【００５１】本発明の第５の実施の形態に係るデータ伝
送回路は、本発明の第４の実施の形態に係るデータ伝送
回路と同様に、半導体記憶装置に備えられた各ＲＡＭセ
ルが、例えばＳＲＡＭ等、差動方式のダブルエンドの構
成を有するものである場合における他の構成例である。
送回路は、本発明の第４の実施の形態に係るデータ伝送
回路と同様に、半導体記憶装置に備えられた各ＲＡＭセ
ルが、例えばＳＲＡＭ等、差動方式のダブルエンドの構
成を有するものである場合における他の構成例である。
【００５２】本発明の第５の実施の形態に係るデータ伝
送回路を、本発明の第４の実施の形態に係るデータ伝送
回路と比較すると、以下の構成要素がさらに付加されて
いる点で異なっている。即ち、本発明の第５の実施の形
態に係るデータ伝送回路には、データ線ＤＬ０と反転デ
ータ線ＤＬ０ｂとの間に接続され、ゲートにイコライズ
信号ｅｑが入力されることにより、データ線ＤＬ０の電
位と反転データ線ＤＬ０ｂの電位とのイコライズを行う
第９のＰチャネルＭＯＳトランジスタＰ９と、第１のＮ
チャネルＭＯＳトランジスタＮ１と対をなしてトランス
ファゲートを構成し、ゲートに反転プリチャージ信号／
ｐｒｅが入力される第１０のＰチャネルＭＯＳトランジ
スタＰ１０と、第３のＮチャネルＭＯＳトランジスタＮ
３と対をなしてトランスファゲートを構成し、ゲートに
反転プリチャージ信号／ｐｒｅが入力される第１１のＰ
チャネルＭＯＳトランジスタＰ１１とがさらに備えられ
ている。
送回路を、本発明の第４の実施の形態に係るデータ伝送
回路と比較すると、以下の構成要素がさらに付加されて
いる点で異なっている。即ち、本発明の第５の実施の形
態に係るデータ伝送回路には、データ線ＤＬ０と反転デ
ータ線ＤＬ０ｂとの間に接続され、ゲートにイコライズ
信号ｅｑが入力されることにより、データ線ＤＬ０の電
位と反転データ線ＤＬ０ｂの電位とのイコライズを行う
第９のＰチャネルＭＯＳトランジスタＰ９と、第１のＮ
チャネルＭＯＳトランジスタＮ１と対をなしてトランス
ファゲートを構成し、ゲートに反転プリチャージ信号／
ｐｒｅが入力される第１０のＰチャネルＭＯＳトランジ
スタＰ１０と、第３のＮチャネルＭＯＳトランジスタＮ
３と対をなしてトランスファゲートを構成し、ゲートに
反転プリチャージ信号／ｐｒｅが入力される第１１のＰ
チャネルＭＯＳトランジスタＰ１１とがさらに備えられ
ている。
【００５３】データ線ＤＬ０側及び反転データ線ＤＬ０
ｂ側の漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路
ＬＣＣＣの動作は、本発明の第４の実施の形態に係るデ
ータ伝送回路と全く同様であるが、第１０，第１１のＰ
チャネルＭＯＳトランジスタＰ１０，Ｐ１１が付加され
たことにより、データ線ＤＬ０及び反転データ線ＤＬ０
ｂの電位が比較的高い場合であっても、電位の損失なく
容易にその電位をキャパシタトランジスタＮ２，Ｎ４に
伝達することが可能となる。
ｂ側の漏れ電流検出回路ＬＣＭＣ及び補償電流発生回路
ＬＣＣＣの動作は、本発明の第４の実施の形態に係るデ
ータ伝送回路と全く同様であるが、第１０，第１１のＰ
チャネルＭＯＳトランジスタＰ１０，Ｐ１１が付加され
たことにより、データ線ＤＬ０及び反転データ線ＤＬ０
ｂの電位が比較的高い場合であっても、電位の損失なく
容易にその電位をキャパシタトランジスタＮ２，Ｎ４に
伝達することが可能となる。
【００５４】また、第９のＰチャネルＭＯＳトランジス
タＰ９が付加されているので、本発明の第５の実施の形
態に係るデータ伝送回路においては、データ線ＤＬ０の
電位と反転データ線ＤＬ０ｂの電位とのイコライズが行
われることとなる。従って、データ線ＤＬ０側及び反転
データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣによる
データ線ＤＬ０及び反転データ線ＤＬ０ｂのリーク電流
の検出は、プリチャージ動作中に限らず、イコライズ動
作中に行うようにしてもよい。
タＰ９が付加されているので、本発明の第５の実施の形
態に係るデータ伝送回路においては、データ線ＤＬ０の
電位と反転データ線ＤＬ０ｂの電位とのイコライズが行
われることとなる。従って、データ線ＤＬ０側及び反転
データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣＭＣによる
データ線ＤＬ０及び反転データ線ＤＬ０ｂのリーク電流
の検出は、プリチャージ動作中に限らず、イコライズ動
作中に行うようにしてもよい。
【００５５】但し、図５に示した本発明の第５の実施の
形態に係るデータ伝送回路においては、データ線ＤＬ０
側及び反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣ
ＭＣはプリチャージ信号ｐｒｅ及び反転プリチャージ信
号／ｐｒｅにより制御されるように構成されているの
で、データ線ＤＬ０及び反転データ線ＤＬ０ｂのリーク
電流の検出はプリチャージ動作中に行われることとな
る。
形態に係るデータ伝送回路においては、データ線ＤＬ０
側及び反転データ線ＤＬ０ｂ側の漏れ電流検出回路ＬＣ
ＭＣはプリチャージ信号ｐｒｅ及び反転プリチャージ信
号／ｐｒｅにより制御されるように構成されているの
で、データ線ＤＬ０及び反転データ線ＤＬ０ｂのリーク
電流の検出はプリチャージ動作中に行われることとな
る。
【００５６】図６は、本発明の第６の実施の形態に係る
データ伝送回路の構成を示すブロック図である。
データ伝送回路の構成を示すブロック図である。
【００５７】本発明の第６の実施の形態に係るデータ伝
送回路は、本発明の第４の実施の形態に係るデータ伝送
回路又は本発明の第５の実施の形態に係るデータ伝送回
路の構成を、２５６行６４列のＲＡＭセルアレイを備え
た半導体記憶装置に適用した構成例を示したものであ
る。各列の具体的構成は、本発明の第４の実施の形態に
係るデータ伝送回路又は本発明の第５の実施の形態に係
るデータ伝送回路について上述した通りである。
送回路は、本発明の第４の実施の形態に係るデータ伝送
回路又は本発明の第５の実施の形態に係るデータ伝送回
路の構成を、２５６行６４列のＲＡＭセルアレイを備え
た半導体記憶装置に適用した構成例を示したものであ
る。各列の具体的構成は、本発明の第４の実施の形態に
係るデータ伝送回路又は本発明の第５の実施の形態に係
るデータ伝送回路について上述した通りである。
【００５８】図６においては、各データ線及び反転デー
タ線には、漏れ電流検出／補償電流発生回路ＬＣＭＣＣ
の他、書込読出回路ＷＲＣも接続されている様子が示さ
れているが、これは図１乃至図５においても同様であ
る。
タ線には、漏れ電流検出／補償電流発生回路ＬＣＭＣＣ
の他、書込読出回路ＷＲＣも接続されている様子が示さ
れているが、これは図１乃至図５においても同様であ
る。
【００５９】図７は、本発明の第７の実施の形態に係る
データ伝送回路の構成を示すブロック図である。
データ伝送回路の構成を示すブロック図である。
【００６０】本発明の第７の実施の形態に係るデータ伝
送回路は、階層化された複数バンクのＲＡＭセルアレイ
を備えた半導体記憶装置に、本発明の第１乃至第３の実
施の形態に係るデータ伝送回路の構成を適用したもので
ある。ここでは、ＲＡＭセルアレイは、第１のバンクＢ
１から第１６のバンクＢ１６までの１６バンクが備えら
れている。
送回路は、階層化された複数バンクのＲＡＭセルアレイ
を備えた半導体記憶装置に、本発明の第１乃至第３の実
施の形態に係るデータ伝送回路の構成を適用したもので
ある。ここでは、ＲＡＭセルアレイは、第１のバンクＢ
１から第１６のバンクＢ１６までの１６バンクが備えら
れている。
【００６１】各バンクは、ＲＡＭセルアレイの各列ごと
に配設されたグローバルビット線ＧＢＬ０，ＧＢＬ
１，．．．，ＧＢＬｍにより縦断して接続されている。
そして、各グローバルビット線ＧＢＬ０，ＧＢＬ
１，．．．，ＧＢＬｍは、例えば第１のバンクＢ１に対
しては、バンク選択用スイッチングデバイスであるＮチ
ャネルＭＯＳトランジスタＮ０，Ｎ１，．．．，Ｎｍを
介して、第１のバンクＢ１のローカルビット線ＢＬ０，
ＢＬ１，．．．，ＢＬｍにそれぞれ接続されている。バ
ンクの選択は、各バンクのバンク選択用スイッチングデ
バイスに入力されるバンク選択信号ＢＳＳによって行わ
れる。また、各グローバルビット線のプリチャージ、各
バンクの各ローカルビット線を介したデータ入出力は、
各グローバルビット線に接続されたプリチャージ／書込
読出回路ＰＷＲＣにより行われる。
に配設されたグローバルビット線ＧＢＬ０，ＧＢＬ
１，．．．，ＧＢＬｍにより縦断して接続されている。
そして、各グローバルビット線ＧＢＬ０，ＧＢＬ
１，．．．，ＧＢＬｍは、例えば第１のバンクＢ１に対
しては、バンク選択用スイッチングデバイスであるＮチ
ャネルＭＯＳトランジスタＮ０，Ｎ１，．．．，Ｎｍを
介して、第１のバンクＢ１のローカルビット線ＢＬ０，
ＢＬ１，．．．，ＢＬｍにそれぞれ接続されている。バ
ンクの選択は、各バンクのバンク選択用スイッチングデ
バイスに入力されるバンク選択信号ＢＳＳによって行わ
れる。また、各グローバルビット線のプリチャージ、各
バンクの各ローカルビット線を介したデータ入出力は、
各グローバルビット線に接続されたプリチャージ／書込
読出回路ＰＷＲＣにより行われる。
【００６２】以上のようにビット線（データ線）が階層
化されているメモリブロックにおいては、例えばデータ
読出を行う場合、第１のバンクＢ１から第１６のバンク
Ｂ１６までに対してランダムにアクセスし、連続的にデ
ータを読み出す動作が、用途によっては効率的であるメ
モリブロックもあり得る。
化されているメモリブロックにおいては、例えばデータ
読出を行う場合、第１のバンクＢ１から第１６のバンク
Ｂ１６までに対してランダムにアクセスし、連続的にデ
ータを読み出す動作が、用途によっては効率的であるメ
モリブロックもあり得る。
【００６３】そのようなメモリブロックは、各バンクの
データの連続読出の際には、上層のデータ線であるグロ
ーバルビット線のみを短時間でプリチャージし、各バン
クのデータを順次読み出すようにすると、読出動作を高
速化することができる。この場合において、各バンクの
ＲＡＭセルにデータを書き込んだ直後に、ＲＡＭセルと
直接接続されている下層のデータ線であるローカルビッ
ト線のプリチャージ／イコライズを行い、その後、上述
のようなバンクごとの連続読出が行われるまでローカル
ビット線のプリチャージ／イコライズを行わない構成を
採用したとすると、ある特定のバンクのローカルビット
線にリーク電流がある場合には、ローカルビット線のプ
リチャージ／イコライズが行われてからそのバンクのデ
ータ読出が行われるまでの比較的長い待ち時間の間に、
プリチャージしたローカルビット線の電位が相当低下し
てしまうことがあり得る。即ち、１６バンク構成の場
合、全バンクのデータ読出時間のうち１つのバンクのデ
ータ読出時間は１／１６であるため、他のバンクのデー
タ読出時間は総て待ち時間となり、その間に、プリチャ
ージしたローカルビット線の電位が相当低下してしまう
ことがあり得る。
データの連続読出の際には、上層のデータ線であるグロ
ーバルビット線のみを短時間でプリチャージし、各バン
クのデータを順次読み出すようにすると、読出動作を高
速化することができる。この場合において、各バンクの
ＲＡＭセルにデータを書き込んだ直後に、ＲＡＭセルと
直接接続されている下層のデータ線であるローカルビッ
ト線のプリチャージ／イコライズを行い、その後、上述
のようなバンクごとの連続読出が行われるまでローカル
ビット線のプリチャージ／イコライズを行わない構成を
採用したとすると、ある特定のバンクのローカルビット
線にリーク電流がある場合には、ローカルビット線のプ
リチャージ／イコライズが行われてからそのバンクのデ
ータ読出が行われるまでの比較的長い待ち時間の間に、
プリチャージしたローカルビット線の電位が相当低下し
てしまうことがあり得る。即ち、１６バンク構成の場
合、全バンクのデータ読出時間のうち１つのバンクのデ
ータ読出時間は１／１６であるため、他のバンクのデー
タ読出時間は総て待ち時間となり、その間に、プリチャ
ージしたローカルビット線の電位が相当低下してしまう
ことがあり得る。
【００６４】そこで、本発明の第７の実施の形態に係る
データ伝送回路においては、各バンクの各ローカルビッ
ト線に、プリチャージ／漏れ電流検出／補償電流発生回
路ＰＬＣＭＣＣをそれぞれ付加している。従って、ロー
カルビット線のプリチャージ／イコライズを行った後、
バンクごとの連続読出が行われるまで、ローカルビット
線のプリチャージ／イコライズが行われないとしても、
リーク電流を検出し、データ読出の際に、そのリーク電
流を相殺する補償電流を発生させローカルビット線に流
すので、ローカルビット線のリーク電流に起因する半導
体記憶装置の誤動作を未然に防止することができる。
データ伝送回路においては、各バンクの各ローカルビッ
ト線に、プリチャージ／漏れ電流検出／補償電流発生回
路ＰＬＣＭＣＣをそれぞれ付加している。従って、ロー
カルビット線のプリチャージ／イコライズを行った後、
バンクごとの連続読出が行われるまで、ローカルビット
線のプリチャージ／イコライズが行われないとしても、
リーク電流を検出し、データ読出の際に、そのリーク電
流を相殺する補償電流を発生させローカルビット線に流
すので、ローカルビット線のリーク電流に起因する半導
体記憶装置の誤動作を未然に防止することができる。
【００６５】尚、本発明の第７の実施の形態に係るデー
タ伝送回路においては、各バンクのＲＡＭセルアレイに
本発明の第１乃至第３の実施の形態に係るデータ伝送回
路の構成を適用した例を示したが、各バンクのＲＡＭセ
ルアレイに本発明の第４乃至第６の実施の形態に係るデ
ータ伝送回路の構成を適用してもよい。
タ伝送回路においては、各バンクのＲＡＭセルアレイに
本発明の第１乃至第３の実施の形態に係るデータ伝送回
路の構成を適用した例を示したが、各バンクのＲＡＭセ
ルアレイに本発明の第４乃至第６の実施の形態に係るデ
ータ伝送回路の構成を適用してもよい。
【００６６】図８は、本発明の第８の実施の形態に係る
データ伝送回路の構成を示すブロック図である。
データ伝送回路の構成を示すブロック図である。
【００６７】本発明の第８の実施の形態に係るデータ伝
送回路は、上記各実施の形態を総括的に包含する基本概
念的構成例であり、図２に示した本発明の第２の実施の
形態に係るデータ伝送回路の構成を、より一般化したも
のである。即ち、半導体記憶装置のデータ線（ビット
線）のみならず、一又は複数のインタフェース入出力ブ
ロックＩ／Ｆ・Ｉ／Ｏが接続されたデータバスＢＵＳに
対しても、本発明に係るデータ伝送回路の構成が適用可
能であることを示したものである。
送回路は、上記各実施の形態を総括的に包含する基本概
念的構成例であり、図２に示した本発明の第２の実施の
形態に係るデータ伝送回路の構成を、より一般化したも
のである。即ち、半導体記憶装置のデータ線（ビット
線）のみならず、一又は複数のインタフェース入出力ブ
ロックＩ／Ｆ・Ｉ／Ｏが接続されたデータバスＢＵＳに
対しても、本発明に係るデータ伝送回路の構成が適用可
能であることを示したものである。
【００６８】漏れ電流検出回路ＬＣＭＣ、トランスファ
ゲートであるＮチャネルＭＯＳトランジスタＮ、キャパ
シタＣ、補償電流発生回路ＬＣＣＣの構成及び接続関係
並びに動作については、本発明の第２の実施の形態に係
るデータ伝送回路と同様である。
ゲートであるＮチャネルＭＯＳトランジスタＮ、キャパ
シタＣ、補償電流発生回路ＬＣＣＣの構成及び接続関係
並びに動作については、本発明の第２の実施の形態に係
るデータ伝送回路と同様である。
【００６９】データバスＢＵＳのデータ幅は任意であ
り、また、データバスＢＵＳに接続されているインタフ
ェース入出力ブロックＩ／Ｆ・Ｉ／Ｏの個数も任意であ
る。インタフェース入出力ブロックＩ／Ｆ・Ｉ／Ｏの回
路構成は、ワイヤードＯＲ回路、トライステートバッフ
ァ、マルチプレクサ、その他任意の回路とすることがで
きる。
り、また、データバスＢＵＳに接続されているインタフ
ェース入出力ブロックＩ／Ｆ・Ｉ／Ｏの個数も任意であ
る。インタフェース入出力ブロックＩ／Ｆ・Ｉ／Ｏの回
路構成は、ワイヤードＯＲ回路、トライステートバッフ
ァ、マルチプレクサ、その他任意の回路とすることがで
きる。
【００７０】
【発明の効果】本発明に係るデータ伝送回路によれば、
データを伝送するデータ線と、上記データ線に接続さ
れ、上記データ線を介したデータ入出力が行われるイン
タフェース入出力ブロックと、上記データ線に接続さ
れ、上記データ入出力前に上記データ線におけるリーク
電流の大きさを検出して記憶し、上記データ入出力の際
に上記リーク電流を相殺する補償電流を発生して上記デ
ータ線に流す漏れ電流検出／補償電流発生回路とを備え
たので、データ線に接続されたインタフェース入出力ブ
ロックのリーク電流に起因する誤動作を未然に防止する
ことができる。
データを伝送するデータ線と、上記データ線に接続さ
れ、上記データ線を介したデータ入出力が行われるイン
タフェース入出力ブロックと、上記データ線に接続さ
れ、上記データ入出力前に上記データ線におけるリーク
電流の大きさを検出して記憶し、上記データ入出力の際
に上記リーク電流を相殺する補償電流を発生して上記デ
ータ線に流す漏れ電流検出／補償電流発生回路とを備え
たので、データ線に接続されたインタフェース入出力ブ
ロックのリーク電流に起因する誤動作を未然に防止する
ことができる。
【図１】本発明の第１の実施の形態に係るデータ伝送回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図２】本発明の第２の実施の形態に係るデータ伝送回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図３】本発明の第３の実施の形態に係るデータ伝送回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図４】本発明の第４の実施の形態に係るデータ伝送回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図５】本発明の第５の実施の形態に係るデータ伝送回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図６】本発明の第６の実施の形態に係るデータ伝送回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図７】本発明の第７の実施の形態に係るデータ伝送回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図８】本発明の第８の実施の形態に係るデータ伝送回
路の構成を示すブロック図。
路の構成を示すブロック図。
【図９】従来の半導体記憶装置のブロック図。
【図１０】メモリセルの閾値電圧Ｖthと、セル電流及び
オフリーク電流との関係を示したグラフ。
オフリーク電流との関係を示したグラフ。
ＣＬ ＲＡＭセル（メモリセル） ＷＬ ワード線 ＤＬ データ線 ＬＣＭＣＣ 漏れ電流検出／補償電流発生回路 ＬＣＭＣ 漏れ電流検出回路 ＬＣＣＣ 補償電流発生回路 ＰＬＣＭＣＣ プリチャージ／漏れ電流検出／補償電流
発生回路 ＰＷＲＣ プリチャージ／書込読出回路 ＷＲＣ 書込読出回路 Ｐ ＰチャネルＭＯＳトランジスタ Ｎ ＮチャネルＭＯＳトランジスタ Ｃ キャパシタ Ｂ バンク ＢＵＳ データバス Ｉ／Ｆ・Ｉ／Ｏ インタフェース入出力ブロック
発生回路 ＰＷＲＣ プリチャージ／書込読出回路 ＷＲＣ 書込読出回路 Ｐ ＰチャネルＭＯＳトランジスタ Ｎ ＮチャネルＭＯＳトランジスタ Ｃ キャパシタ Ｂ バンク ＢＵＳ データバス Ｉ／Ｆ・Ｉ／Ｏ インタフェース入出力ブロック
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ12 KA38 QQ01 QQ11
Claims (10)
- 【請求項１】データを伝送する１列又は複数列のデータ
線と、 前記データ線に接続され、前記データ線を介したデータ
入出力が行われるインタフェース入出力ブロックと、 前記データ線に接続され、前記データ入出力前に前記デ
ータ線におけるリーク電流の大きさを検出して記憶し、
前記データ入出力の際に前記リーク電流を相殺する補償
電流を発生して前記データ線に流す漏れ電流検出／補償
電流発生回路と、を備えたことを特徴とするデータ伝送
回路。 - 【請求項２】データを伝送する１列又は複数列のデータ
線と、 前記データ線にそれぞれ接続され、前記データ線を介し
たデータの書込及び読出が行われる複数のメモリセル
と、 前記複数のメモリセルにそれぞれ接続され、前記データ
の書込及び読出の対象となるメモリセルを選択する複数
のワード線と、 前記データ線に接続され、前記データの書込及び読出前
に前記データ線におけるリーク電流の大きさを検出して
記憶し、前記データの書込及び読出の際に前記リーク電
流を相殺する補償電流を発生して前記データ線に流す漏
れ電流検出／補償電流発生回路と、を備えたことを特徴
とするデータ伝送回路。 - 【請求項３】データを伝送する１列又は複数列のデータ
線と、 前記１列又は複数列のデータ線と対をなして配設され、
前記データの反転データを伝送する１列又は複数列の反
転データ線と、 前記データ線及び前記反転データ線にそれぞれ接続さ
れ、前記データ線及び前記反転データ線を介したデータ
の書込及び読出が行われる複数のメモリセルと、 前記複数のメモリセルにそれぞれ接続され、前記データ
の書込及び読出の対象となるメモリセルを選択する複数
のワード線と、 前記データ線に接続され、前記データの書込及び読出前
に前記データ線におけるリーク電流の大きさを検出して
記憶し、前記データの書込及び読出の際に前記データ線
における前記リーク電流を相殺する補償電流を発生して
前記データ線に流すデータ線側漏れ電流検出／補償電流
発生回路と、 前記反転データ線に接続され、前記データの書込及び読
出前に前記反転データ線におけるリーク電流の大きさを
検出して記憶し、前記データの書込及び読出の際に前記
反転データ線における前記リーク電流を相殺する補償電
流を発生して前記反転データ線に流す反転データ線側漏
れ電流検出／補償電流発生回路と、を備えたことを特徴
とするデータ伝送回路。 - 【請求項４】前記漏れ電流検出／補償電流発生回路は、 前記データ線に接続され、前記データ入出力前に前記デ
ータ線におけるリーク電流の大きさを検出する漏れ電流
検出回路と、 検出された前記リーク電流の大きさを記憶するリーク電
流記憶素子と、 記憶された前記リーク電流の大きさに基づき、前記デー
タ入出力の際に前記リーク電流を相殺する補償電流を発
生して前記データ線に流す補償電流発生回路と、から構
成されるものであることを特徴とする請求項１乃至３の
いずれかに記載のデータ伝送回路。 - 【請求項５】前記漏れ電流検出回路は、前記データ線に
接続され、前記データ入出力前に前記データ線における
リーク電流の大きさに応じて発生する前記データ線の電
位を検出する回路であり、 前記リーク電流記憶素子は、検出された前記データ線の
電位に応じた電荷を蓄積し、前記データ線の電位と同等
の電位を発生するキャパシタであり、 前記補償電流発生回路は、前記キャパシタが発生する電
位に基づき、前記データ入出力の際に前記リーク電流を
相殺する補償電流を発生して前記データ線に流す回路で
あることを特徴とする請求項４に記載のデータ伝送回
路。 - 【請求項６】前記漏れ電流検出回路は、前記データ線に
接続され、前記データ入出力前に前記データ線における
リーク電流の大きさに応じて発生する前記データ線の電
位を検出する回路であり、 前記リーク電流記憶素子は、検出された前記データ線の
電位を伝達するトランスファゲート、及び、伝達された
前記データ線の電位に応じた電荷を蓄積し、前記データ
線の電位と同等の電位を発生するキャパシタであり、 前記補償電流発生回路は、前記キャパシタが発生する電
位に基づき、前記データ入出力の際に前記リーク電流を
相殺する補償電流を発生して前記データ線に流す回路で
あることを特徴とする請求項４に記載のデータ伝送回
路。 - 【請求項７】前記漏れ電流検出／補償電流発生回路は、 ソースが電源電位ノードに接続され、ゲートに第１の制
御信号が入力される第１のＰチャネルＭＯＳトランジス
タと、 前記第１のＰチャネルＭＯＳトランジスタのドレインと
前記データ線との間に接続された第２のＰチャネルＭＯ
Ｓトランジスタと、 ソースが電源電位ノードに接続され、ゲートに前記第１
の制御信号の反転信号である第２の制御信号が入力され
る第３のＰチャネルＭＯＳトランジスタと、 前記第３のＰチャネルＭＯＳトランジスタのドレインと
前記データ線との間に接続された第４のＰチャネルＭＯ
Ｓトランジスタと、 前記第２のＰチャネルＭＯＳトランジスタのゲート及び
ドレインと前記第４のＰチャネルＭＯＳトランジスタの
ゲートとの間に接続され、ゲートに前記第２の制御信号
が入力される第１のＮチャネルＭＯＳトランジスタと、 ゲートが前記第４のＰチャネルＭＯＳトランジスタのゲ
ートに接続され、ソース及びドレインが接地電位ノード
に接続された第２のＮチャネルＭＯＳトランジスタと、 から構成されるものであることを特徴とする請求項１又
は２に記載のデータ伝送回路。 - 【請求項８】前記データ線側漏れ電流検出／補償電流発
生回路及び前記反転データ線側漏れ電流検出／補償電流
発生回路は、 ソースが電源電位ノードに接続され、ゲートに第１の制
御信号が入力される第１のＰチャネルＭＯＳトランジス
タと、 前記第１のＰチャネルＭＯＳトランジスタのドレインと
前記データ線との間に接続された第２のＰチャネルＭＯ
Ｓトランジスタと、 ソースが電源電位ノードに接続され、ゲートに前記第１
の制御信号の反転信号である第２の制御信号が入力され
る第３のＰチャネルＭＯＳトランジスタと、 前記第３のＰチャネルＭＯＳトランジスタのドレインと
前記データ線との間に接続された第４のＰチャネルＭＯ
Ｓトランジスタと、 前記第２のＰチャネルＭＯＳトランジスタのゲート及び
ドレインと前記第４のＰチャネルＭＯＳトランジスタの
ゲートとの間に接続され、ゲートに前記第２の制御信号
が入力される第１のＮチャネルＭＯＳトランジスタと、 ゲートが前記第４のＰチャネルＭＯＳトランジスタのゲ
ートに接続され、ソース及びドレインが接地電位ノード
に接続された第２のＮチャネルＭＯＳトランジスタと、 ソースが電源電位ノードに接続され、ゲートに第１の制
御信号が入力される第５のＰチャネルＭＯＳトランジス
タと、 前記第５のＰチャネルＭＯＳトランジスタのドレインと
前記反転データ線との間に接続された第６のＰチャネル
ＭＯＳトランジスタと、 ソースが電源電位ノードに接続され、ゲートに前記第２
の制御信号が入力される第７のＰチャネルＭＯＳトラン
ジスタと、 前記第７のＰチャネルＭＯＳトランジスタのドレインと
前記反転データ線との間に接続された第８のＰチャネル
ＭＯＳトランジスタと、 前記第６のＰチャネルＭＯＳトランジスタのゲート及び
ドレインと前記第８のＰチャネルＭＯＳトランジスタの
ゲートとの間に接続され、ゲートに前記第２の制御信号
が入力される第３のＮチャネルＭＯＳトランジスタと、 ゲートが前記第８のＰチャネルＭＯＳトランジスタのゲ
ートに接続され、ソース及びドレインが接地電位ノード
に接続された第４のＮチャネルＭＯＳトランジスタと、 から構成されるものであることを特徴とする請求項３に
記載のデータ伝送回路。 - 【請求項９】前記データ線側漏れ電流検出／補償電流発
生回路及び前記反転データ線側漏れ電流検出／補償電流
発生回路は、 ソースが電源電位ノードに接続され、ゲートに第１の制
御信号が入力される第１のＰチャネルＭＯＳトランジス
タと、 前記第１のＰチャネルＭＯＳトランジスタのドレインと
前記データ線との間に接続された第２のＰチャネルＭＯ
Ｓトランジスタと、 ソースが電源電位ノードに接続され、ゲートに前記第１
の制御信号の反転信号である第２の制御信号が入力され
る第３のＰチャネルＭＯＳトランジスタと、 前記第３のＰチャネルＭＯＳトランジスタのドレインと
前記データ線との間に接続された第４のＰチャネルＭＯ
Ｓトランジスタと、 前記第２のＰチャネルＭＯＳトランジスタのゲート及び
ドレインと前記第４のＰチャネルＭＯＳトランジスタの
ゲートとの間に接続され、ゲートに前記第２の制御信号
が入力される第１のＮチャネルＭＯＳトランジスタと、 ゲートが前記第４のＰチャネルＭＯＳトランジスタのゲ
ートに接続され、ソース及びドレインが接地電位ノード
に接続された第２のＮチャネルＭＯＳトランジスタと、 ソースが電源電位ノードに接続され、ゲートに第１の制
御信号が入力される第５のＰチャネルＭＯＳトランジス
タと、 前記第５のＰチャネルＭＯＳトランジスタのドレインと
前記反転データ線との間に接続された第６のＰチャネル
ＭＯＳトランジスタと、 ソースが電源電位ノードに接続され、ゲートに前記第２
の制御信号が入力される第７のＰチャネルＭＯＳトラン
ジスタと、 前記第７のＰチャネルＭＯＳトランジスタのドレインと
前記反転データ線との間に接続された第８のＰチャネル
ＭＯＳトランジスタと、 前記第６のＰチャネルＭＯＳトランジスタのゲート及び
ドレインと前記第８のＰチャネルＭＯＳトランジスタの
ゲートとの間に接続され、ゲートに前記第２の制御信号
が入力される第３のＮチャネルＭＯＳトランジスタと、 ゲートが前記第８のＰチャネルＭＯＳトランジスタのゲ
ートに接続され、ソース及びドレインが接地電位ノード
に接続された第４のＮチャネルＭＯＳトランジスタと、 前記データ線と前記反転データ線との間に接続され、ゲ
ートに第３の制御信号が入力される第９のＰチャネルＭ
ＯＳトランジスタと、 前記第１のＮチャネルＭＯＳトランジスタに並列接続さ
れ、ゲートに前記第１の制御信号が入力される第１０の
ＰチャネルＭＯＳトランジスタと、 前記第３のＮチャネルＭＯＳトランジスタに並列接続さ
れ、ゲートに前記第１の制御信号が入力される第１１の
ＰチャネルＭＯＳトランジスタと、から構成されるもの
であることを特徴とする請求項３に記載のデータ伝送回
路。 - 【請求項１０】前記各構成要素を複数バンク備え、さら
に、 前記各バンクの同一列のデータ線ごとに対応して配設さ
れた１列又は複数列のグローバルデータ線と、 前記各データ線と、前記各データ線に対応する前記グロ
ーバルデータ線との間にそれぞれ接続され、同一バンク
ごとにバンク選択信号がそれぞれ入力されるバンク選択
用スイッチングデバイスと、を備えたことを特徴とする
請求項１乃至９のいずれかに記載のデータ伝送回路。
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