JP2006079812A - 半導体メモリ装置及びリード動作方法 - Google Patents
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Abstract
【解決手段】ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、ダミービットラインに連結された複数個のダミーセルと、前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路と、第1制御信号に応じてリード動作時に必要なリード電流を前記ビットラインに出力する理度電流供給回路と、を備える。
【選択図】図3
Description
Claims (25)
- ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、
ダミービットラインに連結された複数個のダミーセルと、
前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路と、
第1制御信号に応じてリード動作時に必要なリード電流を前記ビットラインに出力するリード電流供給回路と、を備えることを特徴とする半導体メモリ装置。 - 前記メモリセルは、トランジスタと抵抗体とを備える相変化メモリセルであり、前記トランジスタは、そのゲートが前記ワードラインに連結され、そのソースが接地電圧に連結され、そのドレインが前記抵抗体の一端に連結され、前記抵抗体は、相変化物質を含み、その他端が前記ビットラインに連結されていることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記ダミーセルは、トランジスタと抵抗体とを備える相変化メモリセルであり、前記ダミーセルのトランジスタのゲートとソースが接地電圧に連結され、前記ダミーセルのトランジスタのドレインが前記ダミーセルの抵抗体の一端に連結され、前記ダミーセルの抵抗体は、相変化物質を含み、その他端が前記ダミービットラインに連結されていることを特徴とする請求項2に記載の半導体メモリ装置。
- 第3制御信号に応じて前記ダミービットラインを前記漏洩補償回路に連結するモード選択回路をさらに含むことを特徴とする請求項2に記載の半導体メモリ装置。
- 前記第3制御信号はヒューズ回路を通じて電圧レベルが定められることを特徴とする請求項4に記載の半導体メモリ装置。
- 前記ダミービットラインはI/Oラインに対応して1個ずつ設けられていることを特徴とする請求項2に記載の半導体メモリ装置。
- 前記ダミーセルは、そのゲートとそのソースが接地電圧に連結され、そのドレインが前記ダミービットラインに連結されたトランジスタを含むことを特徴とする請求項2に記載の半導体メモリ装置。
- 前記第1制御信号はリード動作情報を含むことを特徴とする請求項2に記載の半導体メモリ装置。
- 前記第1制御信号はDC信号であることを特徴とする請求項2に記載の半導体メモリ装置。
- コラム選択信号に応じて選択されたビットラインを前記漏洩補償回路と前記リード電流供給回路に連結するコラム選択回路をさらに含むことを特徴とする請求項2に記載の半導体メモリ装置。
- ゲートが電源電圧に連結され、ソースが前記ダミービットラインに連結され、ドレインが前記漏洩補償回路に連結されたダミーコラム選択回路をさらに含むことを特徴とする請求項10に記載の半導体メモリ装置。
- 第2制御信号に応じてリード動作の時に前記ビットラインの電圧を定められたレベルにクランピングするクランピング回路をさらに含むことを特徴とする請求項10に記載の半導体メモリ装置。
- 前記第2制御信号に応じてリード動作の時に前記ダミービットラインの電圧を定められたレベルにクランピングするダミークランピング回路をさらに含むことを特徴とする請求項12に記載の半導体メモリ装置。
- 複数個のメモリアレイを含む半導体メモリ装置において、
前記メモリアレイは、複数個のメモリマットを含み、
前記メモリマットは、複数個のメモリブロックを含み、
前記メモリブロックは、
ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、
前記メモリブロックの終端に位置するダミービットラインに連結された複数個のダミーセルと、
前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路と、
第1制御信号に応じてリード動作の時に必要なリード電流を前記ビットラインに出力するリード電流供給回路と、を含むことを特徴とする半導体メモリ装置。 - 前記ダミービットラインは複数個のI/Oラインに対応して1個ずつ設けられていることを特徴とする請求項14に記載の半導体メモリ装置。
- 前記メモリブロックの他の終端にダミービットラインをさらに含むことを特徴とする請求項14に記載の半導体メモリ装置。
- 第3制御信号に応じて前記ダミービットラインを前記漏洩補償回路に連結するモード選択回路をさらに含むことを特徴とする請求項14に記載の半導体メモリ装置。
- 前記メモリセルは、トランジスタと抵抗体とを備える相変化メモリセルであり、前記トランジスタは、そのゲートが前記ワードラインに連結され、そのソースが接地電圧に連結され、そのドレインが前記抵抗体の一端に連結され、前記抵抗体は、相変化物質を含み、その他端が前記ビットラインに連結され、
前記ダミーセルは、トランジスタと抵抗体とを備える相変化メモリセルであり、前記ダミーセルのトランジスタのゲートとソースが接地電圧に連結され、前記ダミーセルのトランジスタのドレインが前記ダミーセルの抵抗体の一端に連結され、前記ダミーセルの抵抗体は、相変化物質を含み、その他端が前記ダミービットラインに連結されていることを特徴とする請求項14に記載の半導体メモリ装置。 - コラム選択信号に応じて選択されたビットラインを前記漏洩補償回路と前記リード電流供給回路に連結するコラム選択回路をさらに含むことを特徴とする請求項18に記載の半導体メモリ装置。
- 第2制御信号に応じてリード動作の時に前記ビットラインとダミービットラインの電圧を定められたレベルにクランピングするクランピング回路をさらに含むことを特徴とする請求項19に記載の半導体メモリ装置。
- ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、
リード動作の時に設定されたリード電流を前記ビットラインと連結されたセンシングノードに供給するリード電流供給回路と、
同一ビットラインに連結された前記メモリセルのうち選択されないメモリセルに流れる漏洩電流量による漏洩補償電流を生成して前記センシングノードに印加する漏洩補償回路と、
前記漏洩補償電流が印加された前記センシングノードの電圧をセンシング基準電圧と比較して選択されたメモリセルに対するデータリード動作を行うセンスアンプ回路と、を備えることを特徴とする半導体メモリ装置。 - 前記漏洩補償回路は選択されないセルブロックのノーマルセルを通じて流れる漏洩電流を感知することにより前記漏洩補償電流を生成することを特徴とする請求項21に記載の半導体メモリ装置。
- 前記漏洩補償回路は、前記メモリセルと隣接して配置されたダミーセルを通じて流れる漏洩電流を感知することにより前記漏洩補償電流を生成することを特徴とする請求項21に記載の半導体メモリ装置。
- 前記漏洩補償回路は、電流ミラー回路で構成され、前記メモリセルとは別途に周辺回路に配置されたダミーセルを通じて流れる漏洩補償電流を感知することにより前記漏洩補償電流を生成することを特徴とする請求項21に記載の半導体メモリ装置。
- ワードラインとビットラインとの交差点に連結された相変化メモリセルを複数に具備した相変化メモリ装置におけるリード動作方法において、
選択されたメモリセルのビットラインにリード電流を印加する段階と、
前記ビットラインに連結されたメモリセルのうち選択されないメモリセルに対する漏洩電流を感知する段階と、
前記漏洩電流量に対応する漏洩補償電流を生成しセンシングノードに印加する段階と、
前記漏洩補償電流が印加された前記センシングノードの電圧をセンシング基準電圧と比較して前記選択されたメモリセルに保持されたデータをリードアウトする段階と、を備えることを特徴とする相変化メモリ装置でのリード動作方法。
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