KR102140787B1 - 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 - Google Patents

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 Download PDF

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Abstract

리키지 전류를 관리하는 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법은, 메모리 셀 어레이에 적어도 하나의 금지 전압을 제공하는 단계와, 상기 제공된 금지 전압에 따라 상기 메모리 셀 어레이에 발생되는 리키지 전류를 측정하는 단계와, 상기 측정된 리키지 전류에 따른 제어신호를 전원 발생기로 피드백하는 단계 및 상기 제어신호에 따라 상기 금지 전압의 레벨을 조절하는 단계를 구비하는 것을 특징으로 한다.

Description

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법{Resistive Memory Device and Operating Method thereof}
본 발명의 기술적 사상은 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법에 관한 것으로서, 더욱 상세하게는, 리키지 전류를 관리하는 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 리키지 전류 특성을 개선한 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법은, 메모리 셀 어레이에 적어도 하나의 금지 전압을 제공하는 단계와, 상기 제공된 금지 전압에 따라 상기 메모리 셀 어레이에 발생되는 리키지 전류를 측정하는 단계와, 상기 측정된 리키지 전류에 따른 제어신호를 전원 발생기로 피드백하는 단계 및 상기 제어신호에 따라 상기 금지 전압의 레벨을 조절하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 상기 금지 전압의 레벨 조절에 관계된 정보를 저장하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 테스트 모드 또는 파워 업 모드로 진입하는 단계를 더 구비하고, 상기 테스트 모드 또는 파워 업 모드 동안 상기 리키지 전류가 측정되는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 정상 메모리 동작을 요청받는 단계를 더 구비하고, 상기 정상 메모리 동작 중 주기적 또는 비주기적으로 상기 리키지 전류가 측정되는 것을 특징으로 한다.
또한 바람직하게는, 상기 측정하는 단계는, 상기 메모리 셀 어레이의 적어도 하나의 제1 라인에 연결된 측정기를 통해 순 방향 리키지 전류를 측정하는 단계 및 상기 메모리 셀 어레이의 적어도 하나의 제2 라인에 연결된 측정기를 통해 역 방향 리키지 전류를 측정하는 단계를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 피드백하는 단계는, 상기 측정된 순 방향 리키지 전류 및 역 방향 리키지 전류의 전류 값을 분석한 결과에 기반하여 상기 제어신호를 발생하는 단계를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제어신호는, 상기 순 방향 리키지 전류 및 역 방향 리키지 전류의 증감 패턴을 분석한 결과에 기반하여 발생되는 것을 특징으로 한다.
또한 바람직하게는, 상기 증감 패턴을 분석한 결과에 따라, 상기 순 방향 리키지 전류 및 역 방향 리키지 전류 중 어느 하나의 리키지 전류가 감소되도록 상기 금지 전압의 레벨이 조절되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제어신호는, 상기 측정된 리키지 전류에 대응하는 제어 정보를 포함하는 룩업 테이블을 억세스함에 의해 발생되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제공하는 단계는, 정상 메모리 동작에 무관하게 임의로 설정된 레벨을 갖는 다수의 금지전압들을 상기 메모리 셀 어레이로 제공하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제공하는 단계는, 메모리 동작에 따라 설정된 소정의 레벨을 갖는 다수의 금지전압들을 상기 메모리 셀 어레이로 제공하는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 셀 어레이는 다수 개의 셀 영역들을 포함하고, 상기 리키지 전류는 상기 셀 영역들 별로 측정되며, 상기 측정 결과에 따라 서로 다른 레벨을 갖는 금지 전압이 상기 셀 영역들로 제공되는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 셀 어레이는 다수 개의 워드 라인들 및 다수 개의 비트 라인들을 포함하고, 상기 제어신호에 따라, 상기 워드 라인들로 제공되는 제1 금지 전압 및 상기 비트 라인들로 제공되는 제2 금지 전압 중 적어도 하나의 레벨이 조절되는 것을 특징으로 한다.
한편, 본 발명의 다른 기술적 사상에 따른 저항성 메모리 장치의 동작방법은, 선택 워드 라인으로 제1 전압을 제공하고, 비선택 워드 라인으로 제1 금지 전압을 제공하는 단계와, 선택 비트 라인으로 제2 전압을 제공하고, 비선택 비트 라인으로 제2 금지 전압을 제공하는 단계와, 워드 라인 및 비트 라인 중 적어도 하나의 라인을 통해 리키지 전류를 측정하는 단계 및 리키지 전류 측정 결과에 따라 상기 제1 및 제2 금지 전압들 중 적어도 하나의 레벨을 조절하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 저항성 메모리 장치는, 복수의 제1 라인들 및 복수의 제2 라인들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이로 제공되는 하나 이상의 금지 전압들을 생성하는 전원 생성부 및 적어도 하나의 라인에 연결되어 상기 메모리 셀 어레이에 발생되는 리키지 전류를 측정하고, 상기 측정된 리키지 전류를 분석한 결과에 기반하여 상기 금지 전압들의 레벨을 조절하기 위한 제어신호를 발생하는 측정 및 분석부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 저항성 메모리 시스템은 메모리 콘트롤러 및 저항성 메모리 장치를 구비하고, 상기 메모리 콘트롤러는, 메모리 동작을 요청하는 커맨드를 출력하는 커맨드 출력부와, 상기 저항성 메모리 장치에서 이용되는 하나 이상의 전압들에 대한 레벨을 조절하기 위한 제어신호를 출력하는 전원 조절부 및 상기 저항성 메모리로부터 리키지 전류에 대한 측정 결과를 수신하고, 상기 리키지 전류 측정 결과를 분석함에 의해 분석 결과를 발생하는 리키지 전류 분석부를 구비하고, 상기 전원 조절부는, 상기 리키지 전류 분석 결과에 따라 서로 다른 제어신호를 출력하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 리키지 전류를 관리함으로써 전력 소모를 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 메모리 셀들에 발생되는 리키지 전류에 따른 메모리 동작 특성의 저하를 감소함으로써, 센싱 마진을 향상함과 함께 메모리 장치의 수율을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4a 내지 도 4c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 5a,b는 데이터 기록 동작시 발생될 수 있는 리키지 전류의 예를 나타내는 회로도이다.
도 6은 데이터 독출 동작시 발생될 수 있는 리키지 전류의 예를 나타내는 회로도이다.
도 7은 리키지 전류의 전류-전압 특성을 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 측정 및 분석부를 포함하는 메모리 장치를 나타내는 블록도이다.
도 9는 도 8의 메모리 장치를 구현하는 일 예를 나타내는 회로도이다.
도 10은 도 8의 리키지 전류 분석부(240)의 일 구현예를 나타내는 블록도이다.
도 11a,b는 다양한 조건 하에서 금지 전압들의 레벨을 조절하는 일 예를 나타내는 표이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 13은 리키지 전류 측정 및 분석 동작의 일 예를 나타내는 플로우차트이다.
도 14는 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 15는 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 16 및 도 17은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 18는 본 발명의 또 다른 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 19는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 20은 본 발명의 실시예에 따른 저항성 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 21은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 콘트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 본 발명의 실시예에 따라 메모리 장치(100)는 측정 및 분석부(140)를 더 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들의 저항 성분을 센싱하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)에 대한 기록 및 독출 동작 등을 위하여, 제어 로직(130)은 기록 펄스 및 독출 펄스 등의 각종 펄스 신호를 기록/독출 회로(120)로 제공할 수 있으며, 기록/독출 회로(120)는 각종 펄스 신호에 따라 기록 전류(또는 기록 전압)나 독출 전류(또는 독출 전압)를 메모리 셀 어레이(110)로 제공할 수 있다. 상기 펄스 신호를 생성하는 펄스 생성부(미도시)는 제어 로직(130) 내에 구비될 수 있으며, 또는 제어 로직(130) 외부에 구비되어도 무방하다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기록 동작은 가변 저항의 저항 값이 증가하는 방향으로 기록 동작을 수행하며, 셋(Set) 기록 동작은 가변 저항의 저항 값이 감소하는 방향으로 기록 동작을 수행한다.
메모리 셀 어레이(110)에 대한 기록 동작 및 독출 동작을 수행함에 있어서, 억세스 될 메모리 셀들과 억세스되지 않을 메모리 셀들이 전기적으로 분리될 필요가 있으며, 이를 위하여 제1 및 제2 신호 라인들에 대한 적절한 라인 바이어싱이 필요로 된다. 일 예로서, 억세스 될 메모리 셀들에 연결된 제1 및 제2 신호 라인들로는 선택 전압이 제공되는 반면에, 이외의 제1 및 제2 신호 라인들로는 금지 전압이 제공될 수 있다. 상기와 같은 선택 전압 및 금지 전압(inhibit voltage)의 레벨에 관련된 정보는 기 설정되어 메모리 장치(100) 내에 저장될 수 있다.
본 발명의 일 실시예에 따르면, 기록 동작이나 독출 동작 등의 메모리 동작시, 메모리 셀 어레이(110)에 인가되는 각종 전압 신호(또는 전류 신호)를 최적화함으로써 메모리 셀 어레이(110)에서 발생되는 리키지 전류(leakage current)를 관리할 수 있다. 예컨대, 선택된 메모리 셀에 연결된 제1 및 제2 신호 라인으로는 선택 전압이 제공되는 반면에, 나머지 제1 및 제2 신호 라인들로는 하나 이상의 금지 전압들이 제공될 수 있으며, 비 선택 메모리 셀들로 인가되는 리키지 전류가 감소되도록 상기 금지 전압들의 레벨이 조절될 수 있다.
측정 및 분석부(140)는 메모리 셀 어레이(110)에서 발생되는 리키지 전류를 측정하고, 그 측정 결과를 분석함에 의하여 상기 하나 이상의 금지 전압들의 레벨을 조절하기 위한 제어신호를 생성할 수 있다. 일 예로서, 메모리 장치(100)는 기록 및 독출 등 각종 메모리 동작들에 이용되는 전압 신호(또는 전류 신호)를 생성하는 전원 발생부(미도시)를 포함할 수 있으며, 측정 및 분석부(140)는 메모리 셀 어레이(110)에 발생되는 리키지 전류에 대한 측정 및 분석 결과에 기반한 제어 신호를 전원 발생부로 제공할 수 있다.
또한, 상기와 같은 금지 전압들의 레벨을 조절하는 동작(또는, 설정하는 동작)은 다양한 모드에서 수행될 수 있다. 예컨대, 메모리 장치(100)에 대한 별도의 테스트 모드가 수행될 수 있으며, 상기 테스트 모드에서 다양한 금지 전압들이 메모리 셀 어레이(110)에 제공되고, 이에 따라 메모리 셀 어레이(110)에 발생되는 리키지 전류에 대한 측정 및 분석 동작을 통해 금지 전압들의 레벨이 설정될 수 있다.
이외에도, 상기와 같은 금지 전압들의 레벨을 조절하는 동작은 메모리 장치(100)의 파워 업(power up) 구간에서 수행될 수 있다. 파워 업(power up) 구간에서 다양한 금지 전압들의 레벨을 설정하기 위하여, 소정의 레벨을 갖는 금지 전압들이 메모리 셀 어레이(110)에 제공되고, 이에 따라 메모리 셀 어레이(110)에 발생되는 리키지 전류에 대한 측정 및 분석 동작을 통해 상기 금지 전압들의 레벨이 조절될 수 있다.
이외에도, 상기와 같은 금지 전압들의 레벨을 조절하는 동작은 정상 메모리 동작 중에 수행될 수도 있다. 일 예로서, 일정한 주기(예컨대, 시간 주기)가 설정됨에 따라 상기 주기마다 리키지 전류에 대한 측정 및 분석이 수행될 수 있다. 또는, 리드/라이트 사이클 주기가 설정됨에 따라, 리드/라이트 사이클 주기가 소정 값에 도달할 때 마다 리키지 전류에 대한 측정 및 분석이 수행될 수 있다. 또는, 메모리 장치(100) 내부에 온도 센서(미도시)가 구비되고, 내부 온도가 일정 값을 초과하는 경우에 리키지 전류에 대한 측정 및 분석이 수행될 수 있으며, 또는 메모리 셀들의 웨어 아웃(wear out) 상태나 메모리 셀들로부터 독출된 에러 비트의 개수가 기준 값을 초과하는 경우에 리키지 전류에 대한 측정 및 분석이 수행될 수 있다. 이외에도, 본 발명의 실시예에 따른 리키지 전류에 대한 측정 및 분석 동작은 다양한 경우에 수행될 수도 있다. 상기와 같이 정상 메모리 동작 중에 리키지 전류에 대한 측정 및 분석 동작이 수행됨에 따라, 정상 메모리 동작에 이용되는 금지 전압들의 레벨이 실시간으로 조절될 수 있으며, 또한 리키지 전류에 대한 실시간 관리가 가능하므로 전류 소모를 최소화할 수 있다.
메모리 셀 어레이(110)의 특성에 따라 리키지 전류는 다양하게 발생이 가능하다. 일 예로서, 저항성 메모리 셀들에 구비될 수 있는 가변 저항 및 선택 소자(이상, 미도시)의 특성에 따라, 동일한 조건 하에서도 서로 다른 리키지 전류가 메모리 셀 어레이(110)에 발생될 수 있다. 예컨대, 저항성 메모리 셀들로 인가되는 금지 전압들에 따라 메모리 셀들에 순 방향의 리키지 전류가 흐르거나 또는 역 방향의 리키지 전류가 흐를 수 있으며, 기 프로그램된 가변 저항의 저항 값이 변동됨에 따라 상기 순 방향 또는 역 방향의 리키지 전류의 레벨이 변동될 수 있다. 본 발명의 실시예에 따르면, 메모리 셀 어레이(110)에 발생되는 리키지 전류에 대한 분석을 통해 이에 최적화된 금지 전압들이 메모리 셀 어레이(110)로 제공되도록 함으로써 리키지 전류가 관리될 수 있도록 한다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120), 제어 로직(130) 및 측정 및 분석부(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 전원 발생부(150), 로우 디코더(160) 및 칼럼 디코더(170)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 센스 앰프(121) 및 기록 드라이버(122)를 포함할 수 있다.
도 2에 도시된 메모리 장치(100)의 구성 및 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 라인들(또는, 복수의 제1 신호 라인들 및 복수의 제2 라인들(또는, 복수의 제2 신호 라인들)에 연결될 수 있다. 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)일 수 있다. 복수의 비트 라인들(BL) 및 워드 라인들(WL)을 통해 각종 전압 신호나 전류 신호(이하, 메모리 셀 어레이(110)의 비선택 라인들로 제공되는 신호는 전압 신호인 것으로 정의함)가 제공됨에 따라, 일부의 선택된 메모리 셀들에 대해서는 데이터가 기록되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기록이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(160)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(170)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기록/독출 회로(120)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 기록/독출 회로(120)는 전원 발생부(150)로부터 기록 펄스(pulse)를 수신할 수 있으며, 기록 드라이버(122)는 수신된 기록 펄스(pulse)에 따라 기록 전압이나 기록 전류를 칼럼 디코더(170)를 통해 메모리 셀 어레이(110)로 제공할 수 있다. 셋(set) 기록 동작의 경우, 기록 드라이버(122)는 셋(set) 펄스에 응답하여 셋 전류나 셋 전압을 메모리 셀 어레이(110)로 제공함으로써 메모리 셀의 가변 저항의 저항 값을 감소시킬 수 있다. 또한, 리셋(reset) 기록 동작의 경우, 기록 드라이버(122)는 리셋(reset) 펄스에 응답하여 리셋 전류나 리셋 전압을 메모리 셀 어레이(110)로 제공함으로써, 메모리 셀의 가변 저항의 저항 값을 증가시킬 수 있다.
한편, 데이터 독출 동작시 기록/독출 회로(120)는 독출 동작을 위한 독출 전류(또는 독출 전압)를 생성하고 이를 메모리 셀로 제공할 수 있다. 센스 앰프(121)는 전류 생성부(또는 전압 생성부)를 구비할 수 있으며, 또한 데이터를 판정하기 위하여 비트 라인의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비할 수 있다. 비교부의 일 단은 센싱 노드에 연결되고, 타 단은 기준 전압에 연결됨에 따라 데이터 값을 판정할 수 있다.
또한 기록/독출 회로(120)는 독출된 데이터에 대한 판정 결과에 따른 패스/페일 신호(P/F)를 제어 로직(130)으로 제공할 수 있다. 제어 로직(130)은 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록 및 독출 동작을 제어할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
본 발명의 실시예에 따르면, 특정 모드, 특정 상황에서, 또는 주기적으로 전술한 리키지 전류에 대한 측정 및 분석 동작이 수행될 수 있으며, 분석 결과에 따라 메모리 셀 어레이(110)로 제공되는 각종 전압들의 레벨이 설정될 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀을 억세스하는 경우, 비선택된 메모리 셀들에 연결된 워드 라인들(WL) 및/또는 비트 라인들(BL)로 각종 금지 전압들(Vinhibit)이 제공될 수 있다. 상기 금지 전압(Vinhibit)이 제공되더라도, 메모리 셀 어레이(110) 내의 비선택된 메모리 셀들에 리키지 전류가 발생될 수 있으며, 또한 메모리 장치(100) 또는 메모리 셀 어레이(110)의 특성 변동에 따라 메모리 셀들에 발생되는 리키지 전류의 레벨이 변동될 수 있다. 예컨대, 메모리 셀에 구비되는 저항 소자와 선택 소자(다이오드 등)의 특성에 따라 리키지 전류의 레벨이 변동될 수 있으며, 또는 메모리 장치(100)의 온도나 메모리 셀들의 웨어 아웃(wear out) 상태 등에 따라 리키지 전류의 레벨이 변동될 수 있다.
측정 및 분석부(140)는 메모리 셀 어레이(110)의 워드 라인들(WL) 및/또는 비트 라인들(BL)에 연결될 수 있으며, 메모리 셀 어레이(110)에 발생되는 리키지 전류를 측정하고, 측정 값을 기반으로 분석 동작을 수행한 후 이에 기반하여 각종 금지 전압들(Vinhibit)의 레벨을 조절하기 위한 제어신호를 전원 발생부(150)로 제공할 수 있다. 또는, 측정 및 분석부(140)는 리키지 전류에 대한 분석 결과를 제어 로직(130)으로 제공하고, 제어 로직(130)이 각종 금지 전압들(Vinhibit)의 레벨을 조절하기 위한 제어신호를 발생할 수도 있다. .
리키지 전류의 측정 및 분석 동작은 다양하게 수행될 수 있다. 예컨대, 각종 금지 전압들(Vinhibit)의 레벨에 따라, 일부의 메모리 셀들에는 순 방향(forward)의 리키지 전류가 발생되며 다른 일부의 메모리 셀들에는 역 방향(reverse)의 리키지 전류가 발생될 수 있다. 리키지 전류를 측정함에 있어서, 측정 및 분석부(110)는 순 방향의 리키지 전류 및 역 방향의 리키지 전류 중 적어도 하나를 측정할 수 있다.
또한, 리키지 전류의 분석 동작에 있어서, 측정된 순 방향의 리키지 전류의 증감을 분석하거나, 또는 측정된 역 방향의 리키지 전류의 증감을 분석할 수 있다. 또는, 순 방향의 리키지 전류와 역 방향의 리키지 전류의 증감 패턴을 분석한 결과에 따라 금지 전압들(Vinhibit)의 레벨이 조절될 수 있다. 일 예로서, 특정 바이어스 조건 하에서 순 방향의 리키지 전류가 증가하는 지 또는 역 방향의 리키지 전류가 증가하는지를 분석하고, 어느 하나의 방향의 리키지 전류가 감소되도록 금지 전압들(Vinhibit)의 레벨이 조절될 수 있다.
한편, 리키지 전류에 대한 측정 및 분석 동작을 수행하기 위하여 메모리 셀 어레이(110)에 각종 전압들이 제공될 수 있으며, 일 예로서 특정 메모리 동작(예컨대, 기록 또는 독출 동작)의 바이어싱 조건과는 무관하게 임의로 설정되는 금지 전압들(Vinhibit)이 메모리 셀 어레이(110)에 제공될 수 있다. 또는, 특정 메모리 동작의 바이어싱 조건과 동일하게 셋 전압 또는 리셋 전압 등이 선택된 메모리 셀들로 제공되고, 나머지 메모리 셀들로는 금지 전압들(Vinhibit)이 메모리 셀 어레이(110)에 제공될 수 있다. 바람직하게는, 정상 메모리 동작 중 검출 및 분석 동작이 수행되는 경우에는 해당 메모리 동작에 이용되는 셋 전압(또는 리셋 전압) 및 금지 전압들(Vinhibit)이 메모리 셀 어레이(110)에 제공될 수 있다. 상기와 같은 전압 제공 상태 하에서 리키지 전류에 대한 측정 및 분석 동작이 수행되고, 이를 기반으로 하여 금지 전압들(Vinhibit)의 레벨이 조절될 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 셀 블록들을 포함할 수 있으며, 도 3은 하나의 셀 블록을 나타낼 수 있다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인들(WL1 ∼ WLn), 복수의 비트 라인들(BL1 ∼ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항(R)은 복수의 비트 라인들(BL1 ∼ BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 ∼ WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 ∼ BLm) 중 하나와 가변 저항(R) 사이에 연결되고, 가변 저항(R)이 선택 소자(D)와 복수의 워드 라인들(WL1 ∼ WLn) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 ∼ WLm) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 ∼ BLm) 중 하나에 연결될 수 있다. 이 때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항(R)에 전류가 공급될 수 있다.
도 3에 도시된 바와 같이, 선택 소자(D)로서 다이오드가 적용되는 경우, 선택 메모리 셀 및 비선택 메모리 셀을 구분함에 있어서 다이오드의 애노드와 캐소드 양단에 인가되는 전위 차에 따른 전류의 급격한 차이가 이용된다. 전술한 바와 같이, 메모리 셀 어레이(110)에는 다양한 원인에 따라 리키지 전류가 발생되거나 그 레벨이 변동될 수 있으며, 일 예로서 가변 저항(R) 및 선택 소자(D)의 특성에 따른 리키지 전류의 변동이 발생될 수 있다.
도 4a 내지 도 4c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 4a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 4b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 5c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 5a,b는 데이터 기록 동작시 발생될 수 있는 리키지 전류의 예를 나타내는 회로도이다. 도 5a에서는 셋 기록 동작시 발생될 수 있는 리키지 전류의 예, 그리고 도 5b에서는 리셋 기록 동작시 발생될 수 있는 리키지 전류의 예가 도시된다.
도 5a에 도시된 바와 같이, 선택된 메모리 셀의 가변 저항의 저항 값을 감소시키는 셋 기록 동작(SET Write)에서, 선택된 메모리 셀에 연결된 워드 라인(이하, 선택 워드 라인, SWL)으로는 상대적으로 낮은 전압, 예컨대 0V의 전압이 인가될 수 있으며, 또한 선택된 메모리 셀에 연결된 비트 라인(이하, 선택 비트 라인, SBL)으로는 셋 전압(Vset)이 인가될 수 있다. 또한, 선택 워드 라인(SWL) 이외의 워드 라인(이하, 비선택 워드 라인, UWL)으로는 제1 금지 전압(Vinhibitx)이 제공될 수 있으며, 또한 선택 비트 라인(SBL) 이외의 비트 라인(이하, 비선택 비트 라인, UBL)으로는 제2 금지 전압(Vinhibity)이 제공될 수 있다. 상기 제1 금지 전압(Vinhibitx)과 제2 금지 전압(Vinhibity)은 레벨이 동일할 수 있으며, 또는 레벨이 상이하여도 무방하다. 도 5a에서는 제1 금지 전압(Vinhibitx)이 제2 금지 전압(Vinhibity)보다 레벨이 큰 경우가 예시된다.
도 5a에 도시된 바와 같이, 셋 전압(Vset), 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)의 레벨에 따라, 비 선택된 메모리 셀의 양단의 전압 차이가 발생되며, 이에 따라 일부의 메모리 셀에는 순 방향의 리키지 전류(If)가 발생되며, 다른 일부의 메모리 셀에는 역 방향의 리키지 전류(Ir)가 발생될 수 있다. 예컨대, 비선택 워드 라인(UWL)에 제1 금지 전압(Vinhibitx)이 인가되고 비선택 비트 라인(UBL)에 제2 금지 전압(Vinhibity)이 인가되는 비선택 메모리 셀들에는 역 방향의 리키지 전류(Ir)가 발생될 수 있다. 또한, 셋 전압(Vset)이 인가되는 선택 비트 라인(SBL)에 연결되는 비선택 메모리 셀들에는 순 방향의 리키지 전류(If)가 발생될 수 있다. 또한, 선택 워드 라인(SWL)에 연결되는 비선택 메모리 셀들에는 순 방향의 리키지 전류(If)가 발생될 수 있다.
한편, 도 5b에 도시된 바와 같이, 선택된 메모리 셀의 가변 저항의 저항 값을 증가시키는 리셋 기록 동작(RESET Write)에서, 선택된 메모리 셀에 연결된 워드 라인(이하, 선택 워드 라인, SWL)으로는 리셋 전압(Vreset)이 인가될 수 있으며, 또한 선택된 메모리 셀에 연결된 비트 라인(이하, 선택 비트 라인, SBL)으로는 상대적으로 낮은 전압, 예컨대 0V의 전압이 인가될 수 있다. 또한, 선택 워드 라인(SWL) 이외의 워드 라인(이하, 비선택 워드 라인, UWL)으로는 제1 금지 전압(Vinhibitx)이 제공될 수 있으며, 또한 선택 비트 라인(SBL) 이외의 비트 라인(이하, 비선택 비트 라인, UBL)으로는 제2 금지 전압(Vinhibity)이 제공될 수 있다. 리셋 기록 동작의 바이어싱 조건에서 상기 제2 금지 전압(Vinhibity)은 제1 금지 전압(Vinhibitx)보다 레벨이 클 수 있으며, 상기 바이어싱 조건에 따라 일부의 메모리 셀들에는 순 방향의 리키지 전류(If)가 발생되고, 다른 일부의 메모리 셀들에는 역 방향의 리키지 전류(Ir)가 발생될 수 있다.
도 6은 데이터 독출 동작시 발생될 수 있는 리키지 전류의 예를 나타내는 회로도이다.
도 6에 도시된 바와 같이, 선택된 메모리 셀의 데이터를 독출하기 위하여, 선택 워드 라인(SWL)으로는 0V의 전압이 인가될 수 있으며 선택 비트 라인(SBL)으로는 독출 전압(Vread)이 인가될 수 있다. 한편, 비선택 워드 라인(UWL)으로는 제1 금지 전압(Vinhibitx)이 제공될 수 있으며, 또한 비선택 비트 라인(UBL)으로는 제2 금지 전압(Vinhibity)이 제공될 수 있다. 독출 동작의 바이어싱 조건에서 상기 제1 금지 전압(Vinhibitx)은 제2 금지 전압(Vinhibity)보다 레벨이 클 수 있으며, 상기 바이어싱 조건에 따라 일부의 메모리 셀들에는 순 방향의 리키지 전류(If)가 발생되고, 다른 일부의 메모리 셀들에는 역 방향의 리키지 전류(Ir)가 발생될 수 있다.
도 5a,b 도 6에서는 바이폴라 타입(Bipolar type)의 메모리 장치의 기록 동작의 일 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 본 발명의 실시예에 따른 리키지 전류 측정 및 분석 동작은 유니폴라 타입(Unipolar type)의 메모리 장치에 적용되어도 무방하며, 이 경우 순 방향의 리키지 전류에 대한 측정 및 분석 동작을 통하여 금지 전압의 레벨이 조절될 수 있다.
도 7은 리키지 전류의 전류-전압 특성을 나타내는 그래프이다.
도 7에 도시된 저항성 메모리 셀에서의 전류-전압 특성 곡선과 같이, 순 방향과 역 방향에서 전류-전압 특성이 비대칭한 구조를 가지며, 이에 따라 바이어싱 전압의 크기 및 방향에 따라 메모리 셀에 흐르는 리키지 전류가 달라지게 된다. 예컨대, 양 단의 전압차가 Vf(예컨대, 제1 극성에 해당하는 전압차)에 해당하는 비선택 메모리 셀들에서는 순 방향의 리키지 전류(If)가 발생될 수 있으며, 또한 각각의 메모리 셀들의 프로그램 상태(또는 셋 상태/리셋 상태)에 따라 서로 다른 레벨의 순 방향의 리키지 전류(If_set, If_reset)가 발생될 수 있다. 이와 유사하게, 양 단의 전압차가 Vr(예컨대, 제2 극성에 해당하는 전압차)에 해당하는 비선택 메모리 셀들에서는 역 방향의 리키지 전류(Ir)가 발생될 수 있으며, 또한 각각의 메모리 셀들의 프로그램 상태(또는 셋 상태/리셋 상태)에 따라 서로 다른 레벨의 역 방향의 리키지 전류(Ir)가 발생될 수 있다. 도 7에 도시된 그래프의 경우, 서로 다른 프로그램 상태의 메모리 셀에 발생되는 역 방향의 리키지 전류(Ir)가 상대적으로 유사한 값을 갖는 예를 나타낸다.
도 8은 본 발명의 일 실시예에 따른 측정 및 분석부를 포함하는 메모리 장치를 나타내는 블록도이다.
도 8에 도시된 바와 같이, 메모리 장치(200)는 메모리 셀 어레이(210), 제1 측정부(220), 제2 측정부(230), 리키지 전류 분석부(240) 및 전원 발생부(250)를 포함할 수 있다. 도 8에는 도시되지 않았으나, 전술한 도 2에 도시된 메모리 장치(200)의 각종 주변 회로들로서 기록/독출 회로 및 제어 로직 등이 메모리 장치(200)에 더 구비되어도 무방하다.
도 8의 제1 측정부(220), 제2 측정부(230) 및 리키지 전류 분석부(240)는 도 2의 측정 및 분석부를 구성할 수 있다. 제1 측정부(220)는 메모리 셀 어레이(210)의 적어도 하나의 워드 라인에 연결됨에 따라, 상기 워드 라인을 통하여 리키지 전류를 측정할 수 있다. 또한, 제2 측정부(230)는 메모리 셀 어레이(210)의 적어도 하나의 비트 라인에 연결됨에 따라, 상기 비트 라인을 통하여 리키지 전류를 측정할 수 있다. 제1 측정부(220) 및 제2 측정부(230)에서의 측정 결과는 리키지 전류 분석부(240)로 제공될 수 있다. 또한, 도 8에서는 제1 측정부(220) 및 제2 측정부(230)가 도시되었으나, 리키지 전류를 측정하기 위해서는 이들 중 어느 하나의 측정부만이 구비되어도 무방하다.
제1 측정부(220)는 워드 라인을 통하여 순 방향의 리키지 전류 및/또는 역 방향의 리키지 전류를 측정할 수 있다. 또한, 제1 측정부(220)는 다수의 측정기들을 포함할 수 있으며, 상기 다수의 측정기들은 메모리 셀 어레이(210)의 적어도 일부의 워드 라인들에 각각 연결될 수 있다. 이와 유사하게, 제2 측정부(220)는 다수의 측정기들을 포함할 수 있으며, 상기 다수의 측정기들은 메모리 셀 어레이(210)의 적어도 일부의 비트 라인들에 각각 연결될 수 있다.
제1 측정부(220)의 측정 동작을 통하여 본 발명의 실시예에 따른 리키지 전류 측정 및 분석 동작을 설명하면 다음과 같다. 제1 측정부(220)는 하나 이상의 측정기들을 포함할 수 있으며, 상기 하나 이상의 측정기들은 서로 다른 워드 라인에 연결됨에 따라 각각의 워드 라인을 통하여 리키지 전류를 측정할 수 있다. 제1 측정부(220)가 제1 및 제2 측정기를 포함하는 경우, 메모리 셀 어레이(210)에 대한 바이어싱 상태에 따라 제1 측정기는 순 방향의 리키지 전류를 측정할 수 있으며, 또한 제2 측정기는 역 방향의 리키지 전류를 측정할 수 있다. 또는, 메모리 셀 어레이(210)에 대한 바이어싱 상태에 따라 제1 및 제2 측정기들 모두 순 방향의 리키지 전류를 측정할 수 있으며, 또는 메모리 셀 어레이(210)에 대한 바이어싱 상태에 따라 제1 및 제2 측정기들 모두 역 방향의 리키지 전류를 측정할 수 있다.
제1 측정부(220)는 리키지 전류 측정 결과를 다양한 형태로 리키지 전류 분석부(240)로 제공할 수 있다. 예컨대, 다수 개의 워드 라인들로부터의 순 방향 리키지 전류들 각각에 대한 측정 결과를 리키지 전류 분석부(240)로 제공할 수 있으며, 또는 순 방향 리키지 전류들을 서로 합산함으로써 합산 결과를 리키지 전류 분석부(240)로 제공할 수 있다. 이와 유사하게, 다수 개의 워드 라인들로부터의 역 방향 리키지 전류들 각각에 대한 측정 결과를 리키지 전류 분석부(240)로 제공하거나, 역 방향 리키지 전류들을 합산한 결과를 리키지 전류 분석부(240)로 제공할 수 있다. 또한, 측정 결과는 다양한 신호들로 생성될 수 있으며, 예컨대 리키지 전류의 레벨에 따른 아날로그 신호가 측정 결과로서 제공되거나, 또는 리키지 전류의 측정 값에 대한 변환 동작을 통해 디지털 신호가 측정 결과로서 제공될 수 있다.
리키지 전류 분석부(240)는 리키지 전류 측정 결과를 분석하고 이에 따른 제어신호(CON_vol)를 전원 발생부(250)로 제공한다. 상기 제어신호(CON_vol)는 각종 금지 전압들의 레벨을 조절하기 위한 제어신호로서, 순 방향 리키지 전류 및/또는 역 방향 리키지 전류의 측정 결과에 따라 각종 금지 전압들의 레벨을 증가시키거나 감소시키기 위한 제어 정보를 가질 수 있다. 일 예로서, 리키지 전류 분석부(240)는 리키지 전류 측정 결과에 대응하는 제어 정보가 테이블화되어 저장되는 저장부를 포함할 수 있으며, 리키지 전류 측정 결과를 수신하고 테이블 정보를 참조함에 의하여 제어신호(CON_vol)를 생성할 수 있다.
전원 발생부(250)는 상기 제어신호(CON_vol)에 따라 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)의 레벨을 조절하여 출력할 수 있으며, 상기 레벨이 조절된 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)을 메모리 셀 어레이(210)로 제공함에 따라 최적의 리키지 전류가 발생되도록 할 수 있다. 즉, 측정된 리키지 전류에 대응하는 제어신호(CON_vol)가 전원 발생부(250)로 피드백되고, 레벨이 조절된 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)에 따라 메모리 셀 어레이(210)에 흐르는 리키지 전류를 감소할 수 있으므로, 리키지 전류 보상 동작이 수행될 수 있다.
상기와 같은 리키지 전류 보상 동작에 따라, 메모리 장치(200)에서 소비되는 전류를 감소시킬 수 있으며, 또한 비선택 메모리 셀에서의 리키지 전류 발생에 의해 유발될 수 있는 센싱 마진(sensing margin) 감소 등의 문제가 개선될 수 있다.
도 9는 도 8의 메모리 장치를 구현하는 일 예를 나타내는 회로도이다. 도 9에서는 기록 동작에서 발생될 수 있는 리키지 전류에 대한 측정 및 분석 동작이 예시된다. 또한, 도 9에서는 셋 기록 동작에 따라 선택 워드 라인(SWL)으로 0V의 전압이 인가되는 예가 도시되며, 선택 비트 라인 및 선택 메모리 셀에 대한 도시는 생략된다.
다양한 메모리 동작에 따라 각종 금지 전압들의 레벨이 설정될 수 있으며, 도 9에 도시된 바와 같이 셋 기록 동작에 따른 바이어싱 조건에 따라 일부의 메모리 셀에서는 순 방향의 리키지 전류가 발생될 수 있으며, 다른 일부의 메모리 셀에서는 역 방향의 리키지 전류가 발생될 수 있다. 일 예로서, 선택된 워드 라인(SWL)에 연결된 메모리 셀들에는 순 방향의 리키지 전류가 발생될 수 있으며, 비선택된 워드 라인들(UWL)에 연결된 메모리 셀들에는 역 방향의 리키지 전류가 발생될 수 있다. 도 8의 제1 측정부(220)는 제1 측정기(221) 및 제2 측정기(222)를 포함할 수 있으며, 제1 측정기(221)는 하나 이상의 비선택된 워드 라인들(UWL)에 연결됨에 따라 역 방향의 리키지 전류를 측정할 수 있다. 반면에, 제2 측정기(222) 선택된 워드 라인(SWL)에 연결됨에 따라 순 방향의 리키지 전류를 측정할 수 있다.
그러나, 이는 하나의 실시예에 불과한 것으로서, 다른 메모리 동작시 제1 측정기(221) 및 제2 측정기(222)는 각각 다른 방향의 리키지 전류를 측정할 수도 있다. 또는, 메모리 동작과는 무관하게 특정 모드에서 워드 라인들 및 비트 라인들로 다양한 레벨의 금지 전압들이 제공될 수 있으며, 이 경우 상기 금지 전압들의 레벨에 따라 제1 측정기(221) 및 제2 측정기(222)는 각각 순 방향 또는 역 방향의 리키지 전류를 검출할 수 있다.
제1 측정기(221) 및 제2 측정기(222)로부터의 측정 결과는 리키지 전류 분석부(240)로 제공되며, 리키지 전류 분석부(240)는 리키지 전류 측정 결과에 따른 제어신호(CON_vol)를 생성하여 전원 발생부(250)로 제공할 수 있다. 또한, 전원 발생부(250)는 제어신호(CON_vol)에 기반하여 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)의 레벨을 조절할 수 있다.
레벨 조절된 제1 금지 전압(Vinhibitx)은 제1 스위칭 블록(260)를 통해 메모리 셀 어레이(210)로 제공될 수 있으며, 또한 레벨 조절된 제2 금지 전압(Vinhibity)은 제2 스위칭 블록(270)를 통해 메모리 셀 어레이(210)로 제공될 수 있다. 제1 스위칭 블록(260)은 제어 로직의 제어하에서 제1 스위치 제어신호(ctrl_SWx)에 의해 제어될 수 있다. 또한, 제1 스위칭 블록(270)은 제어 로직의 제어하에서 제2 스위치 제어신호(ctrl_SWy)에 의해 제어될 수 있다. 한편, 도시되지는 않았으나, 선택된 워드 라인(SWL)으로의 전압 신호는 로우 디코더(미도시)를 통해 제공될 수 있으며, 선택된 비트 라인으로의 전압 신호는 기록/독출 회로를 통해 제공될 수 있다.
도 10은 도 8의 리키지 전류 분석부(240)의 일 구현예를 나타내는 블록도이다. 도 10에 도시된 바와 같이, 리키지 전류 분석부(240)는 전류 값 검출부(241), 제어신호 발생부(242) 및 룩업 테이블(243)을 포함할 수 있다.
전류 값 검출부(241)는 리키지 전류 측정 결과(Ir, If)를 수신하고, 상기 측정 결과에 기반하여 전류 값을 검출할 수 있다. 예컨대, 전류 값 검출부(241)는 리키지 전류 측정 결과에 기반하여, 순 방향의 리키지 전류의 값을 검출할 수 있으며, 또한 역 방향의 리키지 전류의 값을 검출할 수 있다. 일 예로서, 전류 값 검출부(241)는 하나 이상의 특정 검출기들로부터 제공되는 측정 결과를 순 방향의 리키지 전류의 측정 결과인 것으로 판단하고, 이들을 합산하는 동작 등에 따라 메모리 셀 어레이(210)에 발생된 순 방향의 리키지 전류의 값을 검출할 수 있다. 이와 유사하게, 전류 값 검출부(241)는 메모리 셀 어레이(210)에 발생된 역 방향의 리키지 전류의 값을 검출할 수 있으며, 상기와 같은 검출 결과를 제어신호 발생부(242)로 제공할 수 있다.
한편, 룩업 테이블(243)는 전류 값 검출 결과에 대응하는 제어 정보를 저장할 수 있다. 제어신호 발생부(242)는 전류 값 검출부(241)로부터의 검출 결과에 대응하는 제어 정보를 룩업 테이블(243)로부터 억세스할 수 있다. 또한, 제어신호 발생부(242)는 억세스 결과 또는 억세스 결과를 가공한 정보를 제어신호(CON_vol)로서 전원 발생기로 제공할 수 있다.
도 11a,b는 다양한 조건 하에서 금지 전압들의 레벨을 조절하는 일 예를 나타내는 표이다.
도 11a에 도시된 바와 같이, 메모리 셀 어레이에 구비되는 리셋 상태의 메모리 셀에서 가변 저항(또는, 리셋 저항)의 저항 값이 감소되는 경우를 제1 케이스(Case 1)로 지칭할 때, 상기와 같은 메모리 셀에 연결된 워드 라인(또는, 비트 라인)을 통해 측정되는 순 방향 리키지 전류의 전류 값이 증가될 수 있다. 리키지 전류 분석부는, 상기 리키지 전류의 측정 결과에 따라 금지 전압들의 레벨을 조절하기 위한 제어 신호를 출력할 수 있으며, 예컨대 메모리 셀 어레이의 순 방향 리키지 전류를 감소하기 위하여 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)의 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
한편, 메모리 셀 어레이에 구비되는 셋 상태의 메모리 셀에서 가변 저항(또는, 셋 저항)의 저항 값이 증가되는 경우를 제2 케이스(Case 2)로 지칭할 때, 상기와 같은 메모리 셀에 연결된 워드 라인(또는, 비트 라인)을 통해 측정되는 순 방향 리키지 전류의 전류 값이 증가될 수 있다. 리키지 전류 분석부는, 상기 리키지 전류의 측정 결과에 따라 금지 전압들의 레벨을 조절하기 위한 제어 신호를 출력할 수 있으며, 예컨대 메모리 셀 어레이의 역 방향 리키지 전류를 감소하기 위하여 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)의 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
한편, 메모리 셀에 리셋 방향으로 웨어 아웃(wear out)이 발생된 경우를 제3 케이스(Case 3)로 지칭할 때, 해당 메모리 셀을 통해 금지 전압에 따른 역 방향 리키지 전류가 크게 발생될 수 있다. 이와 같은 역 방향 리키지 전류의 급격한 증가는 측정 결과로서 리키지 전류 분석부로 제공될 수 있으며, 리키지 전류 분석부는 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)의 레벨을 조절하기 위한 제어 신호를 출력함으로써 메모리 셀 어레이의 역 방향 리키지 전류가 감소되도록 할 수 있다.
도 11b는 메모리 동작 시 측정된 리키지 전류에 따른 금지 전압들의 조절 예를 나타내는 표이다. 도 11b에 도시된 바와 같이, 셋 기록(SET Write) 동작시 리키지 전류 측정 결과에 따라 순 방향 리키지 전류(If)가 증가하고 역 방향 리키지 전류(Ir)가 감소될 때, 상기 순 방향 리키지 전류(If)를 감소하기 위하여 제1 금지 전압(Vinhibitx)의 레벨이 증가되고 제2 금지 전압(Vinhibity)의 레벨이 감소될 수 있다. 반면에, 순 방향 리키지 전류(If)가 감소하고 역 방향 리키지 전류(Ir)가 증가될 때, 상기 역 방향 리키지 전류(Ir)를 감소하기 위하여 제1 금지 전압(Vinhibitx)의 레벨이 감소되고 제2 금지 전압(Vinhibity)의 레벨이 증가될 수 있다.
한편, 리셋 기록(RESET Write) 동작시 리키지 전류 측정 결과가 다양하게 발생될 수 있다. 일 예로서, 리셋 기록(RESET Write) 동작에서 순 방향 리키지 전류(If)가 증가한 경우, 이와 같은 리키지 전류 상태에서는 리키지 전류에 의한 기록 동작의 영향이 크게 문제되지 않을 수 있으며, 이에 따라 이와 같은 리키지 전류 상태에서는 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)의 레벨을 조절하지 않아도 무방하다. 반면에, 전술한 바와 같은 웨어 아웃(wear out) 등의 현상에 따라 역 방향 리키지 전류(Ir)가 크게 발생된 경우에는, 역 방향 리키지 전류(Ir)를 감소하기 위하여 제1 금지 전압(Vinhibitx)의 레벨이 감소되고 제2 금지 전압(Vinhibity)의 레벨이 증가될 수 있다. 한편, 독출 동작(READ)시 리키지 전류 측정 결과에 기반하여 제1 금지 전압(Vinhibitx) 및 제2 금지 전압(Vinhibity)의 레벨이 조절될 수 있으며, 예컨대 순 방향 리키지 전류(If)가 증가할 때, 상기 순 방향 리키지 전류(If)를 감소하기 위한 방안으로써 제2 금지 전압(Vinhibity)의 레벨이 감소될 수 있다.
상기와 같은 도 11a,b에 도시된 동작은 하나의 실시예에 불과한 것으로서, 리키지 전류는 다양하게 발생되어 다양한 측정 결과가 발생될 수 있으며, 측정 결과를 기반으로 하여 금지 전압들의 레벨 조절이 다양하게 정의될 수 있다. 일 예로서, 기록 및 독출 등 메모리 동작 특성에 따라 각각의 메모리 동작에 대해 서로 다른 방식의 금지 전압 레벨 조절이 이루어져도 무방하다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
메모리 장치의 다양한 모드에서 본 발명의 실시예에 따른 리키지 전류에 대한 측정 및 분석 동작이 수행될 수 있으며, 기 설정된 동작 환경에 따라 리키지 전류에 대한 측정 모드로 진입할 수 있다(S11). 예컨대, 전술하였던 바와 같이 별도의 테스트 모드나 파워 업 구간 등에서 리키지 전류가 측정될 수 있으며, 또는 메모리 동작 중 주기적 또는 비주기적으로 리키지 전류가 측정될 수 있다.
또한, 메모리 셀 어레이에서 발생되는 리키지 전류를 측정하기 위하여 다양한 바이어스 전압들이 메모리 셀 어레이에 인가될 수 있다(S12). 상기 바이어스 전압들은 전술한 금지 전압들을 포함할 수 있으며, 기 정의되는 기록 동작 또는 독출 동작에서의 바이어싱 조건에 따른 전압 레벨을 가질 수 있다. 또는, 상기 바이어스 전압들은 리키지 전류의 측정을 위하여 임의로 설정된 레벨을 가질 수 있으며, 예컨대, 일부의 측정기는 순 방향의 리키지 전류를 측정하도록 하고, 다른 일부의 측정기는 역 방향의 리키지 전류를 측정하도록 임의로 레벨이 설정될 수 있다. 상기와 같은 바이어스 전압의 인가에 따라 메모리 셀 어레이에는 리키지 전류가 발생되고, 상기 리키지 전류에 대한 측정이 수행된다(S13). 측정 결과에 기반하여 리키지 전류의 전류 값에 대한 분석이 수행될 수 있으며(S14), 상기 분석 결과에 따른 제어신호가 전원 발생부로 피드백될 수 있다(S15). 전원 발생부는 제어신호에 기반하여 레벨이 조절된 바이어스 전압들을 메모리 셀 어레이로 제공할 수 있다. 상기와 같은 테스트 과정을 거쳐, 최적의 리키지 전류가 발생되도록 하는 바이어싱 조건이 검출될 수 있으며, 이에 따라 바이어스 전압 레벨이 설정되어 메모리 장치 내에 저장될 수 있다(S16).
상기와 같이 설정된 바이어싱 전압에 따라, 이후의 정상 메모리 동작에서 레벨 조절된 금지 전압들이 메모리 셀 어레이로 제공될 수 있다. 한편, 전술한 실시예에서와 같이 리키지 전류에 대한 검출 및 분석 동작은 정상 메모리 동작에서 수행될 수 있으며, 이 경우 전류 값 분석 결과에 따른 제어신호에 응답하여, 전원 발생부는 메모리 셀 어레이로 레벨이 조절된 금지 전압들을 제공할 수 있다.
도 13은 리키지 전류 측정 및 분석 동작의 일 예를 나타내는 플로우차트이다.
도 13에 도시된 바와 같이, 메모리 셀 어레이로 각종 금지 전압들이 인가됨에 따라, 일부의 메모리 셀들에는 순 방향 리키지 전류가 흐르며 다른 일부의 메모리 셀들에는 역 방향 리키지 전류가 흐른다. 메모리 장치에는 전류를 측정하기 위한 하나 이상의 측정기들이 구비되며, 일부의 측정기는 순 방향 리키지 전류(If)를 측정하고 다른 일부의 측정기는 역 방향 리키지 전류(Ir)를 측정할 수 있다(S21).
측정된 리키지 전류들(If, Ir)에 대한 분석 동작이 수행되고, 일 예로서 상기 리키지 전류들(If, Ir)에 대한 측정 결과에 기반하여 각각의 리키지 전류의 전류 값이 검출될 수 있다(S22). 예컨대, 메모리 셀 어레이에서 발생된 순 방향 리키지 전류(If)의 전체 전류 값이나 역 방향 리키지 전류(Ir)의 전체 전류 값이 검출될 수 있다. 상기와 같이 전류 값이 검출되면, 리키지 전류들(If, Ir)의 증감 패턴을 확인할 수 있다(S23). 예컨대, 순 방향 리키지 전류(If)와 역 방향 리키지 전류(Ir) 각각의 전류 값의 크기에 따라, 메모리 셀 어레이에서 어느 방향으로 리키지 전류가 크게 발생되는 지가 확인될 수 있다. 또는, 메모리 장치의 온도 변화나 가변 저항 및 선택 소자 등의 특성 변동에 따라 순 방향 리키지 전류(If) 및/또는 역 방향 리키지 전류(Ir)의 크기가 변동될 수 있으며, 상기 전류 값의 검출 결과에 따라 어느 방향으로 리키지 전류 값이 증가하였는지가 확인될 수 있다.
상기와 같은 리키지 전류들(If, Ir)에 대한 확인 결과에 따라 적어도 하나의 바이어스 전압이 조절될 수 있으며, 예컨대 금지 전압의 레벨이 조절될 수 있다(S24). 메모리 셀 어레이의 워드 라인들로 제1 금지 전압이 제공되고 비트 라인들로 제2 금지 전압이 제공되는 경우, 상기 제1 및 제2 금지 전압들 중 적어도 하나의 레벨이 조절될 수 있다. 확인 결과, 순 방향 리키지 전류(If)의 전류 값이 증가한 경우, 순 방향 리키지 전류(If)를 감소하기 위한 금지 전압 레벨의 조절이 이루어질 수 있으며, 또는 역 방향 리키지 전류(Ir)의 전류 값이 증가한 경우, 역 방향 리키지 전류(Ir)를 감소하기 위한 금지 전압 레벨의 조절이 이루어질 수 있다.
도 14는 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 14에 도시된 바와 같이, 메모리 장치(300)는 메모리 셀 어레이, 제1 및 제2 측정 및 분석부(321, 322) 및 전원 발생부(330)를 포함할 수 있다. 또한 메모리 셀 어레이는 다수 개의 셀 영역들을 포함할 수 있으며, 도 14에서는 메모리 셀 어레이가 제1 타일(311) 및 제2 타일(312)을 포함하는 예가 도시된다. 상기 타일(Tile)은 다양하게 정의가 가능하며, 예컨대 타일(Tile)은 하나의 로우 디코더에 공통하게 연결되는 다수의 워드 라인들 및 하나의 칼럼 디코더에 공통하게 연결되는 다수의 비트 라인들이 교차하는 영역에 형성되는 메모리 셀들을 포함하는 단위로 정의될 수 있다. 도 14에는 도시되지 않았으나, 전술한 도 2에 도시된 메모리 장치(200)의 각종 주변 회로들로서 기록/독출 회로 및 제어 로직 등이 메모리 장치(300)에 더 구비되어도 무방하다.
전술한 실시예에서의 리키지 전류 측정 및 분석 동작은 타일(Tile) 단위로 수행될 수 있다. 예컨대, 제1 측정 및 분석부(321)는 제1 타일(311)의 워드 라인들 및/또는 비트 라인들에 연결되어, 제1 타일(311)의 메모리 셀들에 흐르는 리키지 전류를 측정하고, 이에 대한 분석 결과에 따른 제어신호를 전원 발생부(330)로 제공할 수 있다. 또한, 이와 유사하게 제2 측정 및 분석부(322)는 제2 타일(312)의 워드 라인들 및/또는 비트 라인들에 연결되어, 제2 타일(312)의 메모리 셀들에 흐르는 리키지 전류를 측정하고, 이에 대한 분석 결과에 따른 제어신호를 전원 발생부(330)로 제공할 수 있다. 전원 발생부(330)는 수신된 제어신호에 기반하여 제1 및 제2 타일(311, 312) 각각으로 제공되는 금지 전압들의 레벨을 조절할 수 있다. 즉, 전원 발생부(330)는 레벨이 조절된 제1 타일(311)용 제1 및 제2 금지 전압(Vinhibitx,y1)을 제1 타일(311)로 제공할 수 있으며, 또한 레벨이 조절된 제2 타일(312)용 제1 및 제2 금지 전압(Vinhibitx,y2)을 제2 타일(312)로 제공할 수 있다.
제1 타일(311)과 제2 타일(312)은 서로 다른 특성을 가질 수 있다. 예컨대, 제1 타일(311)과 제2 타일(312)의 메모리 셀들의 가변 저항과 선택 소자 등의 특성이 서로 다르게 변동될 수 있으며, 이에 따라 제1 타일(311)과 제2 타일(312)에 동일한 조건의 바이어싱 전압이 인가되더라도 서로 다른 레벨의 리키지 전류가 발생될 수 있다. 이에 따라, 각각의 타일(Tile)에 대한 리키지 전류의 분석 결과에 따라 제1 타일(311)용 제1 및 제2 금지 전압(Vinhibitx,y1)은 2 타일(312)용 제1 및 제2 금지 전압(Vinhibitx,y2)과 서로 다른 레벨을 가질 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 15에서는 메모리 셀 어레이가 다수의 블록들을 포함하고, 각각의 블록은 다수의 타일들을 포함하며, 리키지 전류에 대한 보상 동작이 그룹 별로 수행되는 예가 도시된다.
도 15에 도시된 바와 같이, 메모리 장치(400)는 메모리 셀 어레이, 제1 및 제2 측정 및 분석부(421, 422) 및 전원 발생부(430)를 포함할 수 있다. 또한 메모리 셀 어레이는 다수 개의 셀 영역들을 포함할 수 있으며, 도 15에서는 메모리 셀 어레이가 제1 그룹(411) 및 제2 그룹(412)을 포함하는 예가 도시된다. 각각의 그룹은 다수 개의 타일(Tile)들을 포함할 수 있으며, 일 예로서 제1 그룹(411)은 M 개의 타일들을 포함하고 제2 그룹(412)은 N 개의 타일들을 포함하는 예가 도시된다.
전술한 실시예에서의 리키지 전류 측정 및 분석 동작은 그룹 단위로 수행될 수 있다. 제1 측정 및 분석부(421)는 제1 그룹(411)의 메모리 셀들에 흐르는 리키지 전류를 측정하고, 이에 대한 분석 결과에 따른 제어신호를 전원 발생부(430)로 제공할 수 있다. 예컨대, 제1 측정 및 분석부(421)는 하나 또는 두 개 이상의 타일들로부터 리키지 전류를 측정하고, 측정 및 분석 결과에 따른 제어신호를 전원 발생부(430)로 제공할 수 있다. 전원 발생부(430)는 제1 그룹(411)용 제1 및 제2 금지 전압(Vinhibitx,y1)을 제1 그룹(411)으로 제공할 수 있으며, 이에 따라 제1 그룹(411)에 포함되는 타일들로는 동일한 레벨의 제1 및 제2 금지 전압(Vinhibitx,y1)이 제공될 수 있다.
또한, 이와 유사하게, 제2 측정 및 분석부(422)는 제2 그룹(412)의 메모리 셀들에 흐르는 리키지 전류를 측정하고, 이에 대한 분석 결과에 따른 제어신호를 전원 발생부(430)로 제공할 수 있다. 제2 측정 및 분석부(422)로부터의 리키지 전류 분석 결과에 따른 제어신호가 전원 발생부(430)로 제공될 수 있으며, 이에 따라 제2 그룹(412)에 포함되는 타일들로는 동일한 레벨의 제1 및 제2 금지 전압(Vinhibitx,y2)이 제공될 수 있다. 본 발명의 실시예는 이외에도 다양하게 변형될 수 있으며, 예컨대 다수의 그룹들을 포함하는 뱅크(BANK) 단위로 리키지 전류의 측정 및 분석 동작이 수행되어도 무방하다. 또는, 하나의 타일(Tile)이 두 개 이상의 셀 영역들로 구분될 수 있으며, 상기 셀 영역 단위로 리키지 전류의 측정 및 분석 동작이 수행되어도 무방하다. 또는 워드 라인이나 비트 라인 단위로 리키지 전류의 측정 및 분석 동작이 수행됨에 따라, 워드 라인이나 비트 라인 단위로 금지 전압의 레벨이 조절될 수도 있다.
도 16 및 도 17은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 16 및 도 17에서는 메모리 장치가 다수 개의 레이어들(Layer 1 ∼ Layer A)을 포함하고, 레이어들(Layer 1 ∼ Layer A) 각각은 다수 개의 타일(Tile)들을 포함하는 예가 도시된다.
도 16에 도시된 바와 같이, 메모리 장치(500)는 다수 개의 레이어들(Layer 1 ∼ Layer A)을 포함하고, 각각의 레이어들은 리키지 전류에 대한 측정 및 분석 동작을 수행하는 수단을 포함할 수 있다. 예컨대, 제1 레이어(Layer 1)는 메모리 셀 어레이(510)와 측정 및 분석부(520) 및 전원 발생부(530)를 포함할 수 있다. 메모리 셀 어레이(510)는 다수 개의 셀 영역들을 포함할 수 있으며, 예컨대 다수 개의 타일(Tile)들을 포함할 수 있다. 또한, 측정 및 분석부(520)는 전술한 다양한 실시예들에 따라 리키지 전류에 대한 측정 및 분석 동작을 수행할 수 있으며, 분석 결과에 따른 제어신호를 전원 발생부(530)로 제공할 수 있다. 전원 발생부(530)는 제어신호에 응답하여 레벨이 조절된 금지 전압들을 발생하고 이를 메모리 셀 어레이(510)로 제공할 수 있다.
한편, 도 17에 도시된 바와 같이, 메모리 장치(600)는 다수 개의 레이어들(Layer 1 ∼ Layer A)을 포함하고, 다수 개의 레이어들(Layer 1 ∼ Layer A) 중 일부는 메모리 셀을 포함하는 메모리 레이어일 수 있으며, 나머지 일부는 제어 회로를 포함하는 제어 레이어일 수 있다. 도 17의 예에서는, A 번째 레이어(이하, 제A 레이어, Layer A)가 제어 레이어에 해당하고, 나머지 레이어들이 메모리 레이어인 경우가 예시된다. 제A 레이어(Layer A)는 메모리 레이어들에 대한 메모리 동작을 제어할 수 있으며, 또한 메모리 레이어들로부터 독출된 데이터를 수신할 수 있다.
제어 레이어로서 제A 레이어(Layer A)는 제어 로직(630), 측정 및 분석부(640) 및 전원 발생부(650)를 포함할 수 있다. 제어 로직(630)은 메모리 레이어에 대한 데이터 기록 및 독출 동작을 제어할 수 있다. 제A 레이어(Layer A)는 메모리 레이어들 각각에 구비되는 메모리 셀 어레이에 발생되는 리키지 전류를 측정 및 분석하고, 메모리 레이어들 각각으로 제공되는 금지 전압들의 레벨을 조절할 수 있다. 예컨대, 측정 및 분석부(640)는 제1 레이어(Layer 1)에 포함되는 제1 메모리 셀 어레이(610)의 리키지 전류를 측정 및 분석하고, 전원 발생부(650)는 분석 결과에 따라 제1 레이어(Layer 1)용 제1 및 제2 금지 전압(Vinhibitx,y1)을 제1 레이어(Layer 1)로 제공할 수 있다. 또한, 측정 및 분석부(640)는 제2 레이어(Layer 2)에 포함되는 제2 메모리 셀 어레이(620)의 리키지 전류를 측정 및 분석하고, 전원 발생부(650)는 분석 결과에 따라 제2 레이어(Layer 2)용 제1 및 제2 금지 전압(Vinhibitx,y2)을 제2 레이어(Layer 2)로 제공할 수 있다.
도 18는 본 발명의 또 다른 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 18을 참조하면, 메모리 장치(700)는 메모리 셀 어레이(710), 기록/독출 회로(720), 제어 로직(730), 측정 및 분석부(740), 전원 발생부(750) 및 로우 디코더(790)를 포함할 수 있다. 또한, 메모리 장치(700)는 온도 센서(760), 타이머(770) 및 사이클 검출부(780)를 더 포함할 수 있다.
측정 및 분석부(740)는 메모리 셀 어레이(710)의 적어도 하나의 워드 라인 및/또는 비트 라인에 연결되고, 제어 로직(730)의 제어하에서 메모리 셀 어레이(710)에 발생되는 리키지 전류를 측정하고 분석할 수 있다. 리키지 전류 분석 결과에 따른 제어신호가 전원 발생부(750)로 제공됨에 따라 메모리 셀 어레이(710)로 제공되는 금지 전압들의 레벨이 조절될 수 있다.
한편, 제어 로직(730)은 메모리 장치(700)에 구비되는 각종 기능 블록들로부터의 신호를 수신하고, 이를 기반으로 리키지 전류의 측정 및 분석 동작이 수행되도록 제어할 수 있다. 일 예로서, 메모리 장치(700)의 파워 업 구간에서 리키지 전류의 측정 및 분석 동작이 수행될 수 있으며, 제어 로직(730)은 전원 발생부(750)에서 발생되는 하나 이상의 전압 신호의 레벨을 검출하여 리키지 전류의 측정 및 분석 동작이 수행되도록 제어할 수 있다. 또한, 제어 로직(730)은 기록/독출 회로(720)로부터의 패스/페일 신호(P/F)에 따라 데이터 에러 개수가 기준 값을 초과할 때 리키지 전류의 측정 및 분석 동작이 수행되도록 제어할 수 있다. 또한 제어 로직(730)은 타이머(770)로부터의 시간 정보(Time)에 따라 데이터 에러 개수가 기준 값을 초과할 때 리키지 전류의 측정 및 분석 동작이 수행되도록 제어할 수 있으며, 또는 제어 로직(730)은 사이클 검출부(780)로부터의 사이클 정보(cycle)에 따라 소정의 기록 사이클 또는 독출 사이클마다 리키지 전류의 측정 및 분석 동작이 수행되도록 제어할 수 있다.
도 19는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19를 참조하면, 메모리 시스템(800)은 메모리 콘트롤러(810) 및 메모리 장치(820)를 포함할 수 있다. 메모리 콘트롤러(810)는 커맨드 출력부(811), 전원 조절부(812) 및 리키지 전류 분석부(813)를 포함할 수 있다. 또한, 메모리 장치(800)는 메모리 셀 어레이(821), 전원 생성부(822) 및 리키지 전류 측정부(823)를 포함할 수 있다. 도 19에는 도시되지 않았으나, 메모리 장치(800)는 기록 및 독출 등의 메모리 동작을 위한 다양한 주변 회로들로서 기록/독출 회로(120) 및 제어 로직(130)을 더 포함할 수 있다.
리키지 전류 측정부(823)는 전술한 실시예에 따라 메모리 셀 어레이(821)에 발생되는 리키지 전류를 측정할 수 있다. 예컨대, 리키지 전류 측정부(823)는 하나 이상의 워드 라인들 및/또는 하나 이상의 비트 라인들에 연결되고, 이를 통하여 리키지 전류를 측정할 수 있다. 리키지 전류 측정 결과(Res_Mea)는 메모리 콘트롤러(810)로 제공될 수 있다.
커맨드 출력부(811)는 메모리 동작을 요청하는 커맨드(CMD)를 메모리 장치(800)로 제공할 수 있다. 또한, 전원 조절부(812)는 메모리 장치(800) 내에서 이용되는 각종 전압을 조절하기 위한 제어신호(CON_vol)를 메모리 장치(800)로 제공할 수 있다. 또한, 리키지 전류 분석부(813)는 전술한 실시예에 따른 리키지 전류 분석 동작을 수행할 수 있으며, 그 분석 결과를 전원 조절부(812)로 제공할 수 있다. 전원 조절부(812)는 리키지 전류 분석부(813)로부터의 분석 결과에 대응하는 제어신호(CON_vol)를 메모리 장치(800)로 제공할 수 있다.
도 19의 실시예에 따르면, 전류 측정 동작은 메모리 셀 어레이의 워드 라인들 및/또는 비트 라인들에 연결되는 리키지 전류 측정부(823)를 통해 수행될 수 있다. 또한, 리키지 전류 측정 결과를 이용한 분석 동작 및 이에 따른 하나 이상의 금지 전압의 레벨을 조절하기 위한 제어 정보의 출력 동작은 리키지 전류 분석부(813)를 통해 수행될 수 있다. 전원 생성부(822)는 메모리 콘트롤러(810)로부터의 제어신호(CON_vol)에 따라 그 레벨이 조절된 금지 전압들을 메모리 셀 어레이(821)로 제공하고, 이에 따라 메모리 셀 어레이(821)에서 발생되는 리키지 전류가 관리될 수 있다.
도 20은 본 발명의 실시예에 따른 저항성 메모리 시스템을 메모리 카드 시스템(800)에 적용한 예를 나타내는 블록도이다.
도 20을 참조하면, 메모리 카드 시스템(900)은 호스트(910) 및 메모리 카드(920)를 포함할 수 있다. 호스트(910)는 호스트 컨트롤러(911) 및 호스트 접속부(912)를 포함할 수 있다. 메모리 카드(920)는 카드 접속부(921), 카드 컨트롤러(922) 및 메모리 장치(923)를 포함할 수 있다. 이 때, 메모리 장치(923)는 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치(923)는 그 내부에 리키지 전류를 측정 및 분석하는 수단을 포함할 수 있으며, 리키지 전류 분석 결과에 따라 메모리 장치(923) 내부에 구비되는 메모리 셀 어레이로 제공되는 각종 금지 전압들의 레벨을 조절할 수 있다.
호스트(910)는 메모리 카드(920)에 데이터를 기록하거나, 메모리 카드(920)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(911)는 커맨드(CMD), 호스트(910) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(912)를 통해 메모리 카드(920)로 전송할 수 있다.
카드 컨트롤러(922)는 카드 접속부(921)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(922) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(923)에 저장할 수 있다. 메모리 장치(923)는 호스트(910)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(920)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 21은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 21을 참조하면, 메모리 모듈(1000)은 메모리 장치들(1021 ~ 1024)들 및 제어 칩(1010)을 포함할 수 있다. 메모리 장치들(1021 ~ 1024)들 각각은 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다. 제어 칩(1010)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(1021 ~ 1024)을 제어할 수 있다. 예를 들어, 제어 칩(1010)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(1021 ~ 1024)을 활성화하여 기록 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(1010)은 각 메모리 장치들(1021 ~ 1024)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
본 발명의 실시예에 따라, 메모리 장치들(1021 ~ 1024) 각각은 그 내부에 리키지 전류를 측정 및 분석하는 수단을 포함할 수 있으며, 리키지 전류 분석 결과에 따라 각각의 메모리 장치 내부에 구비되는 메모리 셀 어레이로 제공되는 각종 금지 전압들의 레벨을 조절할 수 있다.
도 22는 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템(1100)을 나타내는 블록도이다.
도 22를 참조하면, 컴퓨팅 시스템(1100)은 메모리 시스템(1110), 프로세서(1120), RAM(1130), 입출력 장치(1140) 및 전원 장치(1150) 포함할 수 있다. 또한, 메모리 시스템(1110)은 메모리 장치(1111) 및 메모리 콘트롤러(1112)를 포함할 수 있다. 한편, 도 22에는 도시되지 않았지만, 컴퓨팅 시스템(1100)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1100)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1120)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1120)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1120)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1160)를 통하여 RAM(1130), 입출력 장치(1140) 및 메모리 시스템(1110)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(1110) 및/또는 RAM(1130)은 도 1 내지 도 19에 도시된 실시예들의 저항성 메모리를 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(1120)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1130)는 컴퓨팅 시스템(1100)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(1130)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(1130)으로 이용될 수 있다.
입출력 장치(1140)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1150)는 컴퓨팅 시스템(1100)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (20)

  1. 메모리 셀 어레이에 적어도 하나의 금지 전압을 제공하는 단계;
    상기 제공된 금지 전압에 따라 상기 메모리 셀 어레이에 발생되는 리키지 전류를 측정하는 단계;
    상기 측정된 리키지 전류에 따른 제어신호를 전원 발생기로 피드백하는 단계; 및
    상기 제어신호에 따라 상기 금지 전압의 레벨을 조절하는 단계를 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  2. 삭제
  3. 제1항에 있어서,
    테스트 모드 또는 파워 업 모드로 진입하는 단계를 더 구비하고,
    상기 테스트 모드 또는 파워 업 모드 동안 상기 리키지 전류가 측정되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  4. 제1항에 있어서,
    정상 메모리 동작을 요청받는 단계를 더 구비하고,
    상기 정상 메모리 동작 중 주기적 또는 비주기적으로 상기 리키지 전류가 측정되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  5. 제1항에 있어서, 상기 측정하는 단계는,
    상기 메모리 셀 어레이의 적어도 하나의 제1 라인에 연결된 측정기를 통해 순 방향 리키지 전류를 측정하는 단계; 및
    상기 메모리 셀 어레이의 적어도 하나의 제2 라인에 연결된 측정기를 통해 역 방향 리키지 전류를 측정하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  6. 제5항에 있어서, 상기 피드백하는 단계는,
    상기 측정된 순 방향 리키지 전류 및 역 방향 리키지 전류의 전류 값을 분석한 결과에 기반하여 상기 제어신호를 발생하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  7. 제6항에 있어서,
    상기 제어신호는, 상기 순 방향 리키지 전류 및 역 방향 리키지 전류의 증감 패턴을 분석한 결과에 기반하여 발생되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  8. 제7항에 있어서,
    상기 증감 패턴을 분석한 결과에 따라, 상기 순 방향 리키지 전류 및 역 방향 리키지 전류 중 어느 하나의 리키지 전류가 감소되도록 상기 금지 전압의 레벨이 조절되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  9. 제5항에 있어서,
    상기 제어신호는, 상기 측정된 리키지 전류에 대응하는 제어 정보를 포함하는 룩업 테이블을 억세스함에 의해 발생되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  10. 제1항에 있어서,
    상기 메모리 셀 어레이는 다수의 메모리 셀들에 연결된 다수의 워드라인들과 다수의 비트라인들을 포함하고,
    상기 제공하는 단계는,
    정상 메모리 동작에 무관하게 임의로 설정된 레벨을 갖는 다수의 금지전압들을 상기 메모리 셀 어레이의 워드라인들 및 비트라인들로 제공하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  11. 제1항에 있어서,
    상기 메모리 셀 어레이는 다수의 메모리 셀들에 연결된 다수의 워드라인들과 다수의 비트라인들을 포함하고,
    상기 제공하는 단계는,
    메모리 동작에 따라 설정된 소정의 레벨을 갖는 다수의 금지전압들을 상기 메모리 셀 어레이의 워드라인들 및 비트라인들로 제공하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
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