KR102188061B1 - 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 - Google Patents

메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 Download PDF

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Abstract

독출 재시도 동작을 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 메모리 장치의 동작방법은, 독출 재시도 모드로 진입하는 단계와, 다수 개의 셀 영역들에 대해 서로 다른 독출 조건을 이용하여 데이터를 독출하는 단계 및 상기 다수 개의 셀 영역들로부터 독출된 데이터에 대한 판별 결과에 따라, 상기 다수 개의 셀 영역들에 대한 최종 독출 조건을 설정하는 단계를 구비하는 것을 특징으로 한다.

Description

메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법{Resistive Memory Device and Operating Method thereof}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 독출 재시도 동작을 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 데이터 독출 동작을 개선한 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치의 동작방법은, 독출 재시도 모드로 진입하는 단계와, 다수 개의 셀 영역들에 대해 서로 다른 독출 조건을 이용하여 데이터를 독출하는 단계 및 상기 다수 개의 셀 영역들로부터 독출된 데이터에 대한 판별 결과에 따라, 상기 다수 개의 셀 영역들에 대한 최종 독출 조건을 설정하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 다수 개의 셀 영역들에 대한 노멀 독출 동작을 통해 독출된 데이터에 임계값을 초과하는 에러가 발생된 경우에 상기 독출 재시도 모드로 진입하는 것을 특징으로 한다.
또한 바람직하게는, 상기 다수 개의 셀 영역들의 데이터는 동시에 독출되어 페이지 버퍼에 동시에 저장되는 것을 특징으로 한다.
또한 바람직하게는, 상기 다수 개의 셀 영역들의 데이터는 순차적으로 독출되어 페이지 버퍼에 순차적으로 저장되는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 장치의 동작방법은, 상기 최종 독출 조건을 공통하게 이용하여 상기 다수 개의 셀 영역들의 데이터를 독출하는 단계를 더 구비하고, 상기 최종 독출 조건에 의해 독출된 데이터에 대해 임계값을 초과하는 에러가 발생되었을 때, 상기 다수 개의 셀 영역들에 대해 서로 다른 독출 조건을 이용한 데이터 독출 동작 및 상기 독출된 데이터에 대한 판별 결과에 따라 최종 독출 조건을 설정하는 동작이 반복되는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 장치의 동작방법은, 상기 최종 독출 조건을 공통하게 이용하여 상기 다수 개의 셀 영역들의 데이터를 독출하는 단계를 더 구비하고, 상기 최종 독출 조건에 의해 독출된 데이터에 대해 임계값 이하의 에러만이 발생되었을 때, 상기 독출 재시도 모드가 종료되는 것을 특징으로 한다.
또한 바람직하게는, 상기 다수 개의 셀 영역들은 제1 셀 영역 및 제2 셀 영역을 포함하고, 상기 제1 셀 영역 및 제2 셀 영역에서 독출된 데이터는 페이지 버퍼에 저장되며, 상기 제1 셀 영역은 제1 독출 조건에 의해 데이터가 독출되고, 상기 제2 셀 영역은 제2 독출 조건에 의해 데이터가 독출되는 것을 특징으로 한다.
또한 바람직하게는, 상기 독출 조건은, 상기 데이터를 독출하는 데 이용 가능한 클램핑 신호, 프리차지 전압, 프리차지 인에이블 신호, 기준 전압, 기준 전류 및 센싱 인에이블 신호 중 적어도 하나의 요소를 포함하며, 상기 제1 독출 조건 및 제2 독출 조건은 상기 클램핑 신호, 프리차지 전압, 프리차지 인에이블 신호, 기준 전압, 기준 전류 및 센싱 인에이블 신호 중 적어도 하나의 요소가 상이한 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 및 제2 셀 영역들 각각은 ECC(Error Correction Code) 단위인 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 메모리 셀 어레이를 포함하는 메모리 시스템의 동작방법에 있어서, 상기 메모리 셀 어레이는 하나 이상의 페이지를 포함하고, 상기 페이지는 제1 셀 영역 및 제2 셀 영역을 포함하며, 상기 페이지로부터 독출된 데이터의 에러 검출 결과에 따라 독출 재시도 모드로 진입하는 단계와, 제1 독출 조건에 따라 상기 제1 셀 영역으로부터 독출된 제1 데이터를 페이지 버퍼에 저장하는 단계와, 상기 제1 독출 조건과 서로 다른 제2 독출 조건에 따라 상기 제2 셀 영역으로부터 독출된 제2 데이터를 상기 페이지 버퍼에 저장하는 단계 및 상기 페이지 버퍼에 저장된 제1 및 제2 데이터 각각에 대한 저항 레벨 산포 분석 결과에 기반하여 최종 독출 조건을 설정하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 기술적 사상에 따른 메모리 콘트롤러를 포함하는 메모리 시스템의 동작방법에 있어서, 제1 노멀 독출 조건을 이용하여 독출된 다수 개의 셀 영역들의 데이터를 상기 메모리 콘트롤러에서 수신하는 단계와, 상기 다수 개의 셀 영역들의 데이터의 에러를 검출한 결과에 따라, 상기 다수 개의 셀 영역들에 대한 독출 재시도 모드의 진입 여부를 판단하는 단계와, 독출 재시도 모드에서, 상기 다수 개의 셀 영역들에 대해 서로 다른 독출 조건들에 따라 데이터가 독출되도록 제어하는 단계와, 서로 다른 독출 조건들에 따라 독출된 상기 다수 개의 셀 영역들 각각의 데이터에 대한 저항 레벨 산포를 분석하는 단계 및 상기 저항 레벨 산포 분석 결과에 기반하여, 최종 독출 조건에 따라 상기 다수 개의 셀 영역들의 데이터가 독출되도록 제어하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 메모리 장치는, 다수의 셀 영역들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 기록 및 독출 동작을 수행하고, 독출된 데이터를 저장하는 페이지 버퍼를 포함하는 기록/독출 회로 및 독출 재시도 구간에서 상기 다수의 셀 영역들에 대해 서로 다른 독출 조건을 이용하여 데이터가 독출되도록 제어하는 제어 로직을 구비하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법은, 독출 재시도 모드에서 다수의 서로 다른 독출 조건들을 통해 셀 영역들의 데이터를 독출하므로, 에러를 최소화할 수 있는 독출 조건을 빠르게 검색하고 독출 재시도 모드에 소요되는 시간을 단축할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치 및 메모리 장치의 동작방법은, 다수의 서로 다른 독출 조건들을 통해 메모리 셀들의 저항 레벨 산포의 골을 예측할 수 있으므로 데이터 신뢰성을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 1의 메모리 콘트롤러의 일 구현 예를 나타내는 블록도이다.
도 4는 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 5a 내지 도 5c는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6은 저항성 메모리 장치의 독출 동작의 파형의 일 예를 나타내는 그래프이다.
도 7은 본 발명의 실시예에 따라 독출된 데이터를 페이지 버퍼에 저장하는 예를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치에 적용되는 독출 회로의 일 예를 나타내는 회로도이다.
도 9는 본 발명의 실시예에 따라 독출 재시도 동작을 수행하는 메모리 장치의 일 예를 나타내는 블록도이다.
도 10은 독출 재시도 모드에서 페이지의 데이터를 독출하는 일 예를 나타내는 도면이다.
도 11a,b는 독출 재시도 모드에서 페이지의 데이터를 독출하는 다른 예를 나타내는 도면이다.
도 12는 본 발명의 실시예에 따라 저항 레벨 산포의 골을 예측하는 일 예를 나타내는 그래프이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 15는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 예를 나타내는 블록도이다.
도 16 내지 도 18은 본 발명의 실시예에 따라 독출 조건을 변동하는 다양한 예를 나타내는 도면들이다.
도 19는 본 발명의 다른 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다.
도 20은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 21은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 22 및 도 23은 도 21의 실시예에서 메모리 셀들의 다양한 영역에 따라 정보를 저장하는 예를 나타내는 블록도이다.
도 24는 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 25는 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 26은 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다. 본 발명의 실시예에서, 상기 메모리 장치는 저항성 메모리 셀들을 포함함에 따라 저항성 메모리 장치로 지칭될 수 있다. 또는, 본 발명의 실시예에서 상기 메모리 장치는 다양한 종류의 메모리 셀들을 포함할 수 있으며, 예컨대 상기 메모리 셀들이 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들이 교차하는 영역에 배치됨에 따라, 상기 메모리 장치는 크로스 포인트(cross-point) 메모리 장치로 지칭되어도 무방하다. 이하의 본 발명의 실시예들을 설명함에 있어서 상기 메모리 장치는 저항성 메모리 장치인 것으로 가정될 것이나, 본 발명의 실시예가 이에 국한될 필요는 없다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 콘트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 기록/독출 회로(120)는 페이지 버퍼(121)를 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함하는 경우, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
또한, 메모리 콘트롤러(200)는 독출 재시도(Read Retry) 제어부(210) 및 데이터 판별부(220)를 포함할 수 있다. 메모리 콘트롤러(200)는 메모리 장치(100)로부터 제공된 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있으며, 이를 위하여 에러 검출 및 정정을 수행하기 위한 ECC(Error Correction Code) 부(미도시)가 메모리 콘트롤러(200)에 더 구비될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
또한, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 산포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 산포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 산포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들의 저항 성분을 센싱하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)에 대한 기록 및 독출 동작 등을 위하여, 제어 로직(130)은 기록 펄스 및 독출 펄스 등의 각종 펄스 신호를 기록/독출 회로(120)로 제공할 수 있으며, 기록/독출 회로(120)는 각종 펄스 신호에 따라 기록 전류(또는 기록 전압)나 독출 전류(또는 독출 전압)를 메모리 셀 어레이(110)로 제공할 수 있다. 상기 펄스 신호를 생성하는 전원 발생부(미도시)는 제어 로직(130) 내에 구비될 수 있으며, 또는 제어 로직(130) 외부에 구비되어도 무방하다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기록 동작은 가변 저항의 저항 값이 증가하는 방향으로 기록 동작을 수행하며, 셋(Set) 기록 동작은 가변 저항의 저항 값이 감소하는 방향으로 기록 동작을 수행한다.
한편, 메모리 장치(100)에서 독출된 데이터에 대해 검출된 에러가 정정 불가능할 때, 메모리 콘트롤러(200)는 메모리 장치(100)가 독출 재시도 모드에서 동작하도록 제어할 수 있다. 독출 재시도 동작은, 데이터 "0"과 데이터 "1"을 판별하는 기준(예컨대, 독출 기준)을 변경하면서 데이터를 독출(또는, 재독출)하고, 독출된 데이터에 대해 데이터 판별 동작을 수행함으로써 메모리 셀들의 저항 레벨 산포의 골(valley)을 분석하며, 분석 결과에 기반하여 데이터의 에러 발생이 최소화될 수 있는 독출 기준(Read Reference)을 선택하는 일련의 복구 알고리즘을 수행할 수 있다. 독출 재시도(Read Retry) 제어부(210)는 메모리 셀들의 저항 레벨 산포의 골(valley)을 검색하기 위한 다양한 독출 기준에 관련된 정보를 메모리 장치(100)로 제공하고, 메모리 장치(100)는 수신된 정보에 기반하여 독출 조건을 설정함으로써 독출 동작을 수행할 수 있다. 독출된 데이터는 메모리 콘트롤러(200)로 제공되며, 데이터 판별부(220)는 독출 동작에 따른 데이터에 대해 데이터 판별 동작을 수행하고 그 판별 결과를 발생할 수 있다.
본 발명의 실시예들을 설명함에 있어서, 노멀 독출 동작에 이용되는 독출 조건을 노멀 독출 조건으로 지칭하고, 독출 재시도 모드에서 재독출 동작에 이용되는 독출 조건을 재독출 조건으로 지칭할 수 있다. 다만, 설명의 편의상 상기 노멀 독출 조건 및 재독출 조건이 독출 조건이라 지칭되더라도, 이는 노멀 독출 동작시에는 노멀 독출 조건에 해당하고 독출 재시도 모드에서는 재독출 조건에 해당하는 것임은 자명하게 이해될 수 있을 것이다.
메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 예컨대, 메모리 셀 어레이(110)는 다수의 페이지(Page)들을 포함할 수 있으며, 상기 페이지(Page)는 동일한 신호 라인(예컨대, 워드 라인)에 연결됨에 따라, 하나의 로우 어드레스에 의해 억세스 가능한 메모리 셀들의 집합으로 정의될 수 있다. 또한, 각각의 페이지(Page)는 다수의 셀 영역들을 포함할 수 있으며, 다수의 셀 영역들은 다양하게 정의가 가능하다. 예컨대, 각각의 페이지(Page)의 크기가 8 KB에 해당하고 각각의 셀 영역이 2KB로 정의될 때, 하나의 페이지(Page)에 4 개의 셀 영역들이 포함될 수 있다. 일 실시예로서, 상기 셀 영역들 각각은 에러 검출 및 정정이 수행되는 단위로서 ECC 단위에 해당할 수 있다.
본 발명의 실시예에 따르면, 독출 재시도 모드에서 상기 다수의 셀 영역들 각각에 대해 서로 다른 재독출 조건(이하, 독출 재시도 모드에서 재독출 조건은 독출 조건으로 지칭함)에 따라 데이터가 독출되고, 상기 독출된 데이터가 동일한 페이지 버퍼(121)에 저장된다. 전술한 실시예에 따라 하나의 페이지(Page)에 4 개의 셀 영역들이 포함되는 경우, 4 개의 서로 다른 독출 조건(예컨대, 제1 내지 제4 독출 조건들)에 따라 상기 4 개의 셀 영역들의 데이터가 각각 독출될 수 있다. 독출된 각각의 셀 영역의 데이터는 데이터 판별부(220)로 제공되며, 데이터 판별부(220)는 상기 각각의 셀 영역 단위로 데이터를 판별함으로써 각각의 셀 영역에 대한 저항 레벨 산포의 골을 분석한 결과를 발생할 수 있다.
독출 재시도(Read Retry) 제어부(210)는 상기 데이터 판별부(220)의 데이터 판별 결과에 기반하여 이후의 독출 재시도 동작을 제어할 수 있다. 예컨대, 상기 4 개의 셀 영역들에 대한 데이터 판별 결과에 기반하여 에러 발생을 최소화할 수 있는 독출 기준이 판별되면, 상기 독출 기준에 관련된 정보가 메모리 장치(100)로 제공될 수 있으며, 메모리 장치(100)는 상기 기준에 대응하는 독출 조건을 최종 독출 조건(Final read condition)으로 설정할 수 있다. 메모리 장치(100)는 최종 독출 조건을 이용하여 페이지(Page)에 대해 데이터가 독출되도록 제어할 수 있다. 즉, 동일한 최종 독출 조건에 따라 상기 4 개의 셀 영역들에 대해 데이터가 독출되며, 상기 독출된 데이터의 경우 ECC 동작에 의해 에러가 정정될 수 있는 수준의 에러만이 발생하게 된다.
만약, 제1 내지 제4 독출 조건들을 이용하여 독출된 데이터에 대한 데이터 판별 결과, 이로부터 에러 발생을 최소화할 수 있는 독출 기준이 판별될 수 없는 경우에는, 상기 제1 내지 제4 독출 조건들과 서로 다른 적어도 하나의 독출 조건을 설정하기 위한 기준 정보들이 메모리 장치(100)로 제공될 수 있다. 메모리 장치(100)는 상기 기준 정보들을 이용하여 또 다른 4 개의 서로 다른 독출 조건들(예컨대, 제5 내지 제8 독출 조건들)을 설정하고, 상기 제5 내지 제8 독출 조건들에 따라 상기 4 개의 셀 영역들의 데이터를 재독출한다. 데이터 판별부(220)는 상기 제5 내지 제8 독출 조건들에 따라 각각 독출된 데이터를 수신하고 이를 판별함으로써 각각의 셀 영역에 대한 산포의 골을 검색한 결과를 발생할 수 있다. 독출 재시도(Read Retry) 제어부(210)는 상기 데이터 판별부(220)의 데이터 판별 결과에 기반하여 이후의 독출 재시도 동작을 제어할 수 있다. 상기와 같은 과정을 통해 최종 독출 조건이 설정될 수 있으며, 상기 최종 독출 조건에 따라, 상기 4 개의 셀 영역들에 대해 데이터가 재독출될 수 있다.
상기 최종 독출 조건은 다양하게 설정될 수 있다. 예컨대, 전술한 제1 내지 제4 독출 조건들 중 어느 하나의 독출 조건에 의해 에러 발생이 최소화될 수 있는 경우 해당 독출 조건이 최종 독출 조건으로 설정될 수 있다. 또는, 전술한 제1 내지 제4 독출 조건들 중 어느 하나의 독출 조건에 의해서도 ECC 정정 범위를 만족할 수 없더라도, 상기 어느 하나의 독출 조건을 일부 변경함으로써 ECC 정정 범위를 만족할 수 있는 독출 조건이 설정될 수 있는 경우, 상기 어느 하나의 독출 조건을 수정함에 의하여 최종 독출 조건이 설정될 수 있다.
상기와 같은 실시예에 따르면, 독출 재시도 모드에 소요되는 시간이 감축될 수 있다. 예컨대, 본 발명의 실시예의 경우, 하나의 페이지에 포함될 수 있는 다수의 셀 영역들에 대해 서로 다른 독출 조건에 따라 독출 동작이 수행되고, 각각의 셀 영역 단위로 저항 레벨 산포의 골을 예측하기 위한 동작이 수행되므로, 독출 재시도 모드에서 수행되는 재독출 동작 및 데이터 판별 동작을 포함하는 루프의 횟수가 감소될 수 있다. 또한, 서로 다른 독출 조건에 따라 다수의 셀 영역들의 데이터가 동시에 독출되는 경우에는 독출 재시도 모드에 소요되는 시간이 더욱 단축될 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 기준 신호 발생부(140), 전원 발생부(150), 로우 디코더(160) 및 칼럼 디코더(170)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 페이지 버퍼(121), 센스 앰프(122) 및 기록 드라이버(123)를 포함할 수 있다.
도 2에 도시된 메모리 장치(100)의 구성 및 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)일 수 있다. 복수의 비트 라인들(BL) 및 워드 라인들(WL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기록되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기록이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(160)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(170)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기록/독출 회로(120)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 전원 발생부(150)로부터의 셋 전압(Vset)이나 리셋 전압(Vreset) 등이 선택된 메모리 셀로 제공될 수 있으며, 또한 독출 동작시 전원 발생부(150)로부터의 독출 전압(Vread)이 선택된 메모리 셀로 제공될 수 있다. 기록/독출 회로(120)는 데이터에 따른 기록 전압이나 기록 전류를 칼럼 디코더(170)를 통해 메모리 셀 어레이(110)로 제공할 수 있다. 또한, 데이터 독출 동작시 기록/독출 회로(120)는 데이터를 판정하기 위하여 비트 라인(BL)의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비하고, 센싱 노드의 센싱 전압이나 센싱 전류에 대한 비교 동작을 통해 데이터 값을 판독할 수 있다. 기준 전압(Vref) 및/또는 기준 전류(Iref)가 기록/독출 회로(120)로 제공됨에 따라 데이터 판독 동작에 이용될 수 있다. 도 2에서는 기준 전압(Vref)과 기준 전류(Iref)가 기준 신호 발생부(140)에서 발생되는 것으로 도시되었으나, 일 예로서 기준 전압(Vref)과 기준 전류(Iref)는 기록/독출 회로(120) 내부에서 생성되어도 무방하다. 또는, 기준 신호 발생부(140)와 전원 발생부(150)는 동일한 기능 블록으로 도시되어도 무방하다.
또한 기록/독출 회로(120)는 독출된 데이터에 대한 판독 결과에 따른 패스/페일 신호(P/F)를 제어 로직(130)으로 제공할 수 있다. 제어 로직(130)은 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록 및 독출 동작을 제어할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
본 발명의 실시예에 따르면, 메모리 장치(100)로부터 노멀 독출 동작에 의해 독출된 데이터(DATA)는 메모리 콘트롤러(도 1의 200)로 제공될 수 있으며, 메모리 콘트롤러(200)는 데이터(DATA)의 에러를 검출 및 정정하기 위한 동작을 수행한다. 에러 검출 결과, 정정 불가능한 에러가 발생된 경우 메모리 콘트롤러(200)는 메모리 장치(100)가 독출 재시도 모드에서 동작하도록 제어할 수 있다.
메모리 장치(100)는 독출 재시도 모드에서 하나의 페이지(page)의 데이터를 독출하기 위한 적어도 두 개의 독출 조건을 설정한다. 일 예로서, 기 설정되는 노멀 독출 조건에 따라 독출된 페이지의 데이터에 대해 정정 불가능한 에러가 발생된 경우, 상기 노멀 독출 조건과 서로 다른 조건을 갖는 적어도 두 개의 독출 조건을 설정한다. 상기 독출 조건은 메모리 콘트롤러(200)로부터의 기준 정보에 따라 설정되는 것으로 전술되었으나, 상기 독출 조건은 메모리 장치(100)에서 제어 로직(130)의 제어에 따라 자체적으로 설정되어도 무방하다.
독출 재시도 모드에서, 하나의 페이지(page)에 포함되는 다수의 셀 영역들 각각에 대해 서로 다른 독출 조건에 따라 데이터의 재독출 동작이 수행된다. 상기 다수의 셀 영역들의 데이터는 동시에 독출될 수도 있으며, 또는 순차적으로 독출되어도 무방하다. 재독출된 다수의 셀 영역들의 데이터는 페이지 버퍼(121)에 저장된다. 페이지 버퍼(121)에 저장된 재독출 데이터가 메모리 콘트롤러(200)로 제공되며, 이에 따라 전술한 바와 같은 저항 레벨 산포의 골을 찾기 위한 데이터 판별 동작이 수행될 수 있다.
데이터 독출 조건은 다양하게 설정될 수 있다. 예컨대, 데이터 독출 동작시 전압 센싱 방법이 적용되거나 전류 센싱 방법이 적용되어 데이터가 독출될 수 있다. 메모리 셀 어레이(110)의 저항성 메모리 셀들의 저항 레벨 산포는 시간이 지나거나 다른 메모리 셀들에 대한 메모리 동작에 따른 간섭 등 여러 요인으로 인하여 변동될 수 있으며, 이에 따라 기 설정된 기준 전압(또는 기준 전류)을 이용하여 데이터가 독출되는 경우, 독출 데이터에 대해 정정 불가능한 에러가 발생될 수 있다. 이 경우, 독출 재시도 모드에서 기준 전압(또는 기준 전류)의 레벨을 변동해가면서 데이터를 재독출하며, 이와 같은 독출 조건이 변동됨에 따라 데이터에 발생되는 에러 개수가 감소될 수 있다. 기준 전압(또는 기준 전류)의 레벨을 변동한 재독출 동작 및 이에 대한 저항 레벨 산포의 골을 예측하는 동작을 반복 수행함으로써 에러 발생을 최소화할 수 있는 독출 조건이 검색될 수 있다.
한편, 독출 재시도 모드에서 재독출 동작에 이용되는 다양한 요소로서, 전압 레벨을 일정하게 클램핑하기 위한 클램핑 전압, 비트 라인을 소정의 레벨로 프리차지 하기 위한 프리차지 전압, 데이터의 센싱 시점을 설정하기 위한 인에이블 시점 등이 독출 동작에 영항을 미칠 수 있다. 본 발명의 실시예에 따르면, 독출 조건을 설정함에 있어서 상기 요소들의 값이 변동될 수 있으며, 이에 대한 구체적 설명은 후술될 것이다.
도 3은 도 1의 메모리 콘트롤러의 일 구현 예를 나타내는 블록도이다. 도 3에 도시된 바와 같이, 메모리 콘트롤러(200)는 독출 재시도 제어부(210), 데이터 판별부(220), 호스트 인터페이스(230), 중앙 처리 장치(CPU, 240), ECC 부(250) 및 메모리 인터페이스(260)를 포함할 수 있다.
중앙 처리 장치(240)는 메모리 콘트롤러(200)의 전반적인 동작을 제어할 수 있으며, 일 예로서 메모리 장치(100)에 대한 메모리 동작에 관련된 각종 기능 블록들을 제어할 수 있다. 호스트 인터페이스(230)는 호스트와 인터페이스하여 호스트로부터 메모리 동작의 요청을 수신한다. 예컨대, 호스트 인터페이스(230)는 호스트로부터 데이터의 독출 및 기록 등의 각종 요청을 수신하고, 이에 응답하여 메모리 장치(100)에 대한 메모리 동작을 위한 각종 내부 신호들을 발생한다.
한편, ECC 부(250)는 기록 데이터에 대한 ECC 인코딩 및 독출 데이터에 대한 ECC 디코딩 처리를 수행할 수 있으며, 예컨대 메모리 장치(100)로부터 독출된 데이터에 대해 에러 검출 결과를 발생하고, 또한 독출된 데이터에 대해 에러 정정 동작을 수행할 수 있다. 데이터 판별부(220)는 메모리 장치(100)로부터 독출된 데이터에 대한 판별 동작을 수행할 수 있으며, 예컨대 독출된 데이터의 값을 판별하거나 독출된 데이터 값에 대한 처리 동작(예컨대 연산 동작 등)을 통해 데이터의 에러 여부 등을 판별할 수 있다.
ECC 부(250)는 RS 코드(Reed-Solomon code), 헤밍 코드(Hamming code), CRC(Cyclic Redundancy Code) 등과 같은 알고리즘을 이용하여 ECC 인코딩 처리 및 ECC 디코딩 처리를 수행할 수 있다. ECC 인코딩 처리는 기록할 데이터에 근거하여 패리티 비트를 생성하는 동작을 포함하며, ECC 디코딩 처리는 독출 데이터로부터 에러 비트를 검출하고, 검출된 에러 비트를 정정하는 동작을 포함한다. 일예로서, ECC 부(250)는 데이터를 프로그램할 때에 생성되어 저장된 패리티(parity)와 데이터를 독출할 때 생성된 패리티 비트를 서로 비교하여 에러 비트를 검출하고, 검출된 에러 비트에 대한 소정의 논리 연산(예컨대, 배타적 논리합(XOR))을 수행함으로써 에러 비트를 정정할 수 있다.
ECC 부(250)는 소정의 에러 정정률을 갖도록 설정될 수 있으며, 에러 정정률이 높아질수록 동일 사이즈의 데이터 당 생성되는 패리티 비트 수는 증가할 수 있다. 예컨대, 에러 정정률이 높아질수록 소정의 데이터 사이즈(또는 ECC 단위) 당 더 많은 비트의 에러를 정정할 수 있다.
독출 재시도 제어부(210)는 전술한 실시예에서와 같은 메모리 장치(100)에 대한 독출 재시도 모드에서의 동작을 제어하기 위한 각종 정보를 제공할 수 있다. 예컨대, 독출 재시도 모드로의 진입을 알리는 모드 신호를 제공할 수 있으며, 또한 메모리 셀들의 저항 레벨 산포를 분석하고 이로부터 산포의 골을 예측하기 위해 다양한 독출 기준 정보를 제공할 수 있다. 메모리 장치(100)는 독출 기준 정보에 기반하여 서로 다른 다수의 독출 조건들을 설정하고, 이들을 이용하여 데이터를 독출한다.
한편, 메모리 인터페이스(260)는 메모리 콘트롤러(200) 내부에서 생성된 각종 신호들(예컨대, 커맨드, 어드레스, 모드 신호 및 기준 정보 등)을 메모리 장치(100)와 송수신하기 위한 인터페이싱을 수행할 수 있다.
도 4는 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 셀 블록들을 포함할 수 있으며, 도 4는 하나의 셀 블록을 나타낼 수 있다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인들(WL1 ∼ WLn), 복수의 비트 라인들(BL1 ∼ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 연결되는 메모리 셀들(MC)을 페이지(page) 단위로 정의할 수 있다.
복수의 메모리 셀들(MC)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항(R)은 복수의 비트 라인들(BL1 ∼ BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항(R)과 복수의 워드 라인들(WL1 ∼ WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 ∼ BLm) 중 하나와 가변 저항(R) 사이에 연결되고, 가변 저항(R)이 선택 소자(D)와 복수의 워드 라인들(WL1 ∼ WLn) 중 하나의 사이에 연결될 수 있다.
가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 ∼ WLn) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 ∼ WLn) 중 하나에 연결될 수 있다. 이 때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항(R)에 전류가 공급될 수 있다.
도 5a 내지 도 5c는 도 4의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 5c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6은 저항성 메모리 장치의 독출 동작의 파형의 일 예를 나타내는 그래프이다.
도 6에 도시된 바와 같이, 하나의 독출 동작은 일련의 구간들을 포함할 수 있으며, 예컨대 로직 구간에서 커맨드 및 어드레스 디코딩 동작 등 메모리 셀을 선택하는 동작 등이 수행될 수 있으며, 이후 선택된 메모리 셀에 연결된 비트 라인에 대한 셋업 동작이 수행됨에 따라 상기 비트 라인이 소정의 레벨로 프리차지될 수 있다.
디벨로프/센싱 구간에서, 선택된 메모리 셀로 전류가 흐름에 따라 센싱 노드에 인가되는 전압이 변동될 수 있으며, 상기 디벨로프/센싱 구간에서 메모리 셀에 저장된 데이터가 센싱될 수 있다. 이후, 폴링 구간에서 비트라인의 전압이 디스차지될 수 있으며, 다음의 독출 동작에서 상기 로직 구간 내지 폴링 구간이 반복하여 수행될 수 있다.
한편, 도 6의 표에 도시된 바와 같이, 저항성 메모리의 경우 독출 동작에 소요되는 시간(tCORE)이 다른 불휘발성 메모리에 비해 상대적으로 짧은 시간을 갖는다. 일 예로서, RRAM이나 PRAM 등의 저항성 메모리의 경우 하나의 독출 동작이 1us 미만으로서, 대략 40us가 소요되는 플래시 메모리의 독출 시간에 비해 40배 이상 독출 속도가 빠를 수 있다. 이와 같은 특성에 따라, 플래시 메모리의 경우 상대적으로 많은 메모리 셀들의 데이터를 하나의 독출 시간(tCORE) 동안 독출하는 반면에, 저항성 메모리의 경우 상대적으로 적은 메모리 셀들의 데이터를 여러 회의 독출 동작을 통해 독출할 수 있다.
도 7은 본 발명의 실시예에 따라 독출된 데이터를 페이지 버퍼에 저장하는 예를 나타내는 도면이다.
도 7의 (a)에 도시된 바와 같이, 하나의 독출 동작에 소요되는 시간을 독출 시간(tCORE)으로 정의할 때, 플래시 메모리의 경우 4 KB에 해당하는 하나의 페이지의 데이터를 하나의 독출 동작을 통해 독출하고, 독출된 페이지의 데이터를 페이지 버퍼에 저장한다.
반면에, 도 7의 (b)에 도시된 바와 같이, RRAM이나 PRAM 등의 저항성 메모리의 경우 하나의 페이지가 다수의 셀 영역들(예컨대, 4 개의 셀 영역들)을 포함하고, 하나의 독출 동작을 통해 하나의 셀 영역의 데이터를 독출한다. 예컨대, 하나의 독출 동작을 통해 1 KB에 해당하는 셀 영역의 데이터가 독출되고, 독출된 데이터가 페이지 버퍼의 일부의 저장 영역에 저장된다. 이에 따라, 4 회의 독출 동작을 통해 4 개의 셀 영역들의 데이터가 모두 독출될 수 있으며, 4 개의 셀 영역들로부터 독출된 4 KB에 해당하는 데이터가 페이지 버퍼에 저장될 수 있다.
이와 유사하게, 하나의 독출 동작을 통해 물리적으로 떨어진 1 KB에 해당하는 데이터가 독출되어 페이지 버퍼에 저장될 수 있다. 일 예로서, 페이지 버퍼는 각각 1 KB의 크기를 갖는 4 개의 영역들을 포함하고, 하나의 독출 동작을 통해 독출된 데이터가 상기 4 개의 영역들에 각각 나누어 저장될 수 있다. 이후, 두 번째 독출 동작을 통해 독출된 데이터가 상기 4 개의 영역들에 다시 나누어 저장될 수 있으며, 이와 같은 독출 동작의 반복을 통해 페이지 버퍼에 데이터가 모두 저장될 수 있다.
본 발명의 실시예에 따르면, 도 7의 (b)에 도시된 실시예에서, 4 회의 독출 동작은 동시에 수행되어도 무방하며, 또는 순차적으로 수행되어도 무방하다. 또한, 전술한 실시예에서와 같이, 독출 재시도 모드에서 페이지의 4 개의 셀 영역들 각각에 대해 서로 다른 독출 조건에 의해 데이터가 독출되고, 서로 다른 독출 조건에 의해 독출된 셀 영역들의 데이터가 페이지 버퍼의 각각의 영역에 저장될 수 있다. 페이지 버퍼에 저장된 데이터는 메모리 콘트롤러로 제공됨에 따라 저항 레벨 산포의 골을 예측하기 위한 데이터 판별 동작이 수행될 수 있다.
한편, 도 7의 (c)에 도시된 바와 같이, 메모리 셀 어레이는 다수의 메모리 블록들을 포함할 수 있으며, 하나의 메모리 블록은 다수의 페이지들을 포함할 수 있다. 또한, 전술한 실시예에서 페이지(page)가 포함하는 다수의 셀 영역들은 다양하게 정의가 가능하며, 예컨대 상기 셀 영역은 에러 검출 및 정정 단위(ECC)에 해당할 수 있다. 도 7의 (c)의 예에서는, 하나의 페이지가 N KB의 크기를 가지며, 하나의 페이지가 A 개의 셀 영역들(ECC1 ~ ECC A)을 포함하고, 하나의 셀 영역이 M KB의 크기를 갖는 예가 도시된다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치에 적용되는 독출 회로의 일 예를 나타내는 회로도이다. 도 8의 (a)는 전압 센싱 방법에 적용되는 독출 회로를 나타내며, 도 8의 (b)는 전류 센싱 방법에 적용되는 독출 회로를 나타낸다.
도 8의 (a)에 도시된 바와 같이, 비트 라인 셋업 구간동안 프리차지 전압(Vpre)에 의해 커패시턴스(Csa)가 일정 레벨로 프리차지 된다. 프리차지 동작은 프리차지 트랜지스터에 의해 제어될 수 있으며, 예컨대 프리차지 인에이블 신호(PRE)가 활성화되는 동안 프리차지 전압(Vpre)이 프리차지 트랜지스터를 통해 커패시턴스(Csa)의 일 노드로 제공될 수 있다.
또한, 클램핑 트랜지스터는 센싱 노드(s)의 전압 레벨을 일정량 조절하기 위해 배치될 수 있으며, 클램핑 신호(Vclamp)에 의해 제어될 수 있다. 일 예로서, 상기 클램핑 동작에 의하여 센싱 노드(s)의 전압(Vsense)의 레벨이 비교기에 의해 센싱되기 적합한 레벨로 변동될 수 있다. 커패시턴스(Csa)에 프리차지된 전압에 따라, 메모리 셀을 통해 전류가 흐르게 되며, 이로 인해 접지단으로 빠져나가는 차지(charge)의 양에 따라 상기 센싱 노드(s)의 전압(Vsense)의 레벨이 점차 낮아진다. 가변 저항의 저항 값에 따라 상기 센싱 노드(s)의 전압(Vsense)의 레벨의 하강 속도가 달라지게 되며, 소정의 시점에서 상기 센싱 노드(s)의 전압(Vsense)과 기준 전압(Vref)의 레벨을 비교한 결과에 따라 데이터가 센싱될 수 있다.
일 예로서, 메모리 셀의 가변 저항의 저항 값이 큰 경우, 센싱 노드(s)의 전압(Vsense) 레벨의 하강 속도는 작은 반면에, 메모리 셀의 가변 저항의 저항 값이 작은 경우, 센싱 노드(s)의 전압(Vsense) 레벨의 하강 속도는 큰 값을 갖는다. 이에 따라, 센싱 인에이블 신호(SAE)의 활성화 시점에서 일부의 메모리 셀에 연결된 센싱 노드(s)의 전압(Vsense) 레벨은 기준 전압(Vref)보다 큰 반면에, 다른 일부의 메모리 셀에 연결된 센싱 노드(s)의 전압(Vsense) 레벨은 기준 전압(Vref)보다 작을 수 있다. 이와 같은 센싱 동작을 통해 데이터가 판독될 수 있다.
한편, 도 8의 (b)에 도시된 바와 같이, 소정의 기준 전류(Iref)를 생성하는 전류원이 구비될 수 있으며, 기준 전류(Iref)는 클램핑 트랜지스터를 통해 메모리 셀로 제공될 수 있다. 기준 전류(Iref)를 생성하는 전류원은 다양하게 구현이 가능하며, 예컨대 전류 미러 형태로 구현이 가능하다.
가변 저항의 저항 값에 따라 상기 센싱 노드(s)의 전압(Vsense)의 레벨의 달라지게 되며, 상기 센싱 노드(s)의 전압(Vsense)의 레벨과 기준 전압(Vref)의 레벨을 비교한 결과에 따라 데이터가 센싱될 수 있다. 일 예로서, 메모리 셀의 가변 저항의 저항 값이 큰 경우, 센싱 노드(s)의 전압(Vsense) 레벨은 상대적으로 큰 값을 갖는 반면에, 메모리 셀의 가변 저항의 저항 값이 작은 경우, 센싱 노드(s)의 전압(Vsense) 레벨은 상대적으로 작은 값을 가질 수 있다. 즉, 센싱 인에이블 신호(SAE)의 활성화 시점에서의 센싱 노드(s)의 전압(Vsense) 레벨과 기준 전압(Vref)의 레벨이 비교되고, 그 비교 결과에 따라 데이터가 판독될 수 있다.
도 8에 도시된 바와 같이, 메모리 셀에 대한 독출 동작을 수행함에 있어서 다양한 요소의 독출 조건이 존재하며, 예컨대 프리차지 전압(Vpre), 프리차지 인에이블 신호(PRE), 클램핑 신호(Vclamp), 기준 전압(Vref), 기준 전류(Iref) 및 센싱 인에이블 신호(SAE)에 따라 센싱되는 데이터에 영향을 미칠 수 있다. 전술한 실시예에 따라, 데이터의 저항 레벨 산포의 모양을 분석하기 위하여 독출 조건이 다양하게 변동될 수 있으며, 상기 독출 조건의 변동은 상기 프리차지 전압(Vpre), 프리차지 인에이블 신호(PRE), 클램핑 신호(Vclamp), 기준 전압(Vref), 기준 전류(Iref) 및 센싱 인에이블 신호(SAE)들을 포함하는 요소들 중 적어도 하나의 요소를 변동함에 의해 수행될 수 있다. 만약, 전압 독출 방식에 따라 데이터가 독출되는 경우, 프리차지 전압(Vpre), 프리차지 인에이블 신호(PRE), 클램핑 신호(Vclamp), 기준 전압(Vref) 및 센싱 인에이블 신호(SAE) 중 적어도 하나의 요소를 변동하여 가면서 데이터를 독출하면서 저항 레벨 산포의 골을 예측할 수 있다. 또는, 전류 독출 방식에 따라 데이터가 독출되는 경우, 기준 전류(Iref), 클램핑 신호(Vclamp), 기준 전압(Vref) 및 센싱 인에이블 신호(SAE) 중 적어도 하나의 요소를 변동하여 가면서 데이터를 독출하면서 저항 레벨 산포의 골을 예측할 수 있다.
도 9는 본 발명의 실시예에 따라 독출 재시도 동작을 수행하는 메모리 장치의 일 예를 나타내는 블록도이다. 도 9에 도시된 바와 같이, 메모리 장치(200)는 메모리 셀 어레이(210), 기록/독출 회로(220), 칼럼 디코더(230), 제어 로직(240) 및 기준 신호 발생부(250)를 포함할 수 있다. 또한, 기록/독출 회로(220)는 페이지 버퍼(221)를 포함할 수 있으며, 페이지 버퍼(221)는 A 개의 셀 영역들의 데이터를 각각 저장하기 위한 A 개의 저장 영역들(E_1 ~ E_A)을 포함할 수 있다. 또한, 전술한 실시예에서와 같이, 기준 신호 발생부(250)는 기록/독출 회로(220) 내에 구비되는 것으로 도시되어도 무방하다. 또한, 도 2에 도시되었던 다른 기능 블록들이나 이외의 추가의 기능 블록들이 도 9의 메모리 장치(200)에 더 구비되어도 무방하나, 이에 대한 자세한 도시는 생략된다.
제어 로직(240)은 메모리 콘트롤러로부터 독출 재시도 모드에서 수행될 각종 동작에 관련된 제어 정보(CTRL_RR)를 수신할 수 있다. 제어 정보(CTRL_RR)는 독출 기준에 관련된 정보들을 포함할 수 있으며, 제어 로직(240)은 독출 기준 정보에 기반하여 다수의 독출 조건들을 설정할 수 있다. 또한, 제어 로직(240)은 제어 정보(CTRL_RR)에 기반하여 독출 재시도 동작에 필요로 되는 각종 내부 제어 신호들을 생성할 수 있다. 예컨대, 하나의 페이지에 A 개의 셀 영역들이 구비될 때, 상기 A 개의 셀 영역들 각각에 대해 서로 다른 독출 조건을 설정하기 위하여 제어 로직(240)은 기준 신호의 레벨을 조절하기 위한 제어 신호(C1 ~ CA)를 기준 신호 발생부(250)로 제공하며, 기준 신호 발생부(250)는 A 개의 셀 영역들 각각에 대응하여 서로 다른 레벨을 갖는 기준 전압들(Vref1 ~ VrefA) 및/또는 기준 전류들(Iref1 ~ IrefA)을 기록/독출 회로(220)로 제공할 수 있다.
이와 유사하게, 하나의 페이지에 포함되는 셀 영역들에 대한 동시 독출 또는 순차적 독출을 위한 기록/독출 제어신호(CTRL_RW)가 기록/독출 회로(220)로 제공될 수 있으며, 또한 셀 영역 별 선택을 위하여 칼럼 어드레스(Y_ADDR)가 칼럼 디코더(230)로 제공될 수 있다. 제어 로직(240)의 제어 하에서 재독출 동작 수행을 위한 전반적인 조건이 설정될 수 있다. 도 9의 실시예에서는, 독출 조건을 서로 달리함에 있어서 기준 전압들(Vref1 ~ VrefA) 및/또는 기준 전류들(Iref1 ~ IrefA)의 레벨이 조절되는 예가 도시되었으나, 전술한 바와 같이 이외의 다른 요소들의 변동을 통하여 독출 조건이 서로 달리 설정되어도 무방하다.
도 10은 독출 재시도 모드에서 페이지의 데이터를 독출하는 일 예를 나타내는 도면이다.
도 10에 도시된 바와 같이, 메모리 셀 어레이의 페이지에 저장된 데이터(DATA)는 셀 영역 단위로 서로 다른 독출 조건을 이용해 독출될 수 있다. 제1 내지 제A 독출 조건들을 각각 REF_1 내지 REF_A로 정의할 때, 상기 페이지의 A 개의 셀 영역들은 동시에 독출되어 페이지 버퍼의 A 개의 저장 영역들(E_1 ~ E_A)에 저장될 수 있다.
일 예로서, 제1 셀 영역의 데이터는 제1 독출 조건(REF_1)에 의해 독출되어 페이지 버퍼의 제1 저장 영역(E_1)에 저장될 수 있으며, 이와 동시에 제2 셀 영역의 데이터는 제2 독출 조건(REF_2)에 의해 독출되어 페이지 버퍼의 제2 저장 영역(E2)에 저장될 수 있다. 이와 유사하게, 제A 셀 영역의 데이터 또한 제A 독출 조건(REF_A)에 의해 동시에 독출되어 페이지 버퍼의 제A 저장 영역(E_A)에 저장될 수 있다.
도 11a,b는 독출 재시도 모드에서 페이지의 데이터를 독출하는 다른 예를 나타내는 도면이다. 도 11a,b는 페이지의 데이터가 순차적으로 독출되는 예를 나타내며, 일 예로서 도 11a에는 메모리 셀 어레이의 페이지의 데이터가 셀 영역 단위로 독출되는 예가 도시되며, 도 11b에는 메모리 셀 어레이의 페이지의 데이터가 다수의 셀 영역들로부터 동시에 독출되는 예가 도시된다.
도 11a에 도시된 바와 같이, 페이지의 제1 셀 영역은 제1 독출 조건(REF_1)에 의해 독출되어 페이지 버퍼의 제1 저장 영역(E_1)에 저장되고, 그 이후 페이지의 제2 셀 영역은 제2 독출 조건(REF_2)에 의해 독출되어 페이지 버퍼의 제2 저장 영역(E_2)에 저장될 수 있다. 이와 유사한 방식에 따라 순차적으로 데이터가 독출될 것이며, 최종적으로 페이지의 제A 셀 영역은 제A 독출 조건(REF_A)에 의해 독출되어 페이지 버퍼의 제A 저장 영역(E_A)에 저장될 수 있다.
한편, 도 11b에 도시된 바와 같이, 제1 독출 조건(REF_1)에 의해 페이지의 다수의 셀 영역들로부터 데이터가 동시에 독출될 수 있다. 예컨대, 제1 독출 조건(REF_1)에 의해 A 개의 셀 영역들 각각의 일부의 데이터가 독출되고, 제1 독출 조건(REF_1)에 의해 독출된 데이터는 제1 내지 제A 저장 영역들(E_1 ~ E_A) 각각의 일부에 저장될 수 있다.
이후, 제2 독출 조건(REF_2)에 의해 페이지의 다수의 셀 영역들로부터 데이터가 동시에 독출될 수 있으며, 제2 독출 조건(REF_2)에 의해 독출된 A 개의 셀 영역들 각각의 일부의 데이터는 제1 내지 제A 저장 영역들(E_1 ~ E_A) 각각의 다른 일부에 저장될 수 있다. 이와 같은 방식에 따라, 제A 독출 조건(REF_A)에 의해 독출된 데이터가 제1 내지 제A 저장 영역들(E_1 ~ E_A) 각각의 일부에 저장될 수 있다.
도 11b에 도시된 바와 같이 페이지 버퍼에 저장된 데이터는 메모리 콘트롤러로 제공될 수 있다. 메모리 콘트롤러는, 동일한 독출 조건에 의해 독출된 데이터에 대해 데이터 분석 동작을 수행하고, 이로부터 저항 레벨 산포의 골을 예측할 수 있다. 즉, 메모리 콘트롤러는 페이지 버퍼의 제1 내지 제A 저장 영역들(E_1 ~ E_A)의 데이터를 수신하고, 각각의 저장 영역의 일부의 데이터들을 조합하여 하나의 데이터 단위를 형성하고, 하나의 데이터 단위로 데이터 분석 동작을 수행할 수 있다.
도 12는 본 발명의 실시예에 따라 저항 레벨 산포의 골을 예측하는 일 예를 나타내는 그래프이다. 도 12에서는 가로 축이 전류 값을 나타내고 세로 축이 메모리 셀들의 개수를 나타내며, 이에 따라 저항 레벨 산포에서 왼 쪽에 도시된 산포는 상대적으로 큰 저항 값을 갖는 메모리 셀들의 산포를 나타내며, 오른 쪽에 도시된 산포는 상대적으로 작은 저항 값을 갖는 메모리 셀들의 산포를 나타낼 수 있다. 도 12에는 도시되지 않았으나, 도 12의 그래프에서 가로 축은 저항을 나타내어도 무방하며, 이 경우 오른 쪽에 도시된 산포가 상대적으로 큰 저항 값을 갖는 메모리 셀들의 산포를 나타내고 왼 쪽에 도시된 산포가 상대적으로 작은 저항 값을 갖는 메모리 셀들의 산포를 나타낼 수 있다.
한편, 소정의 독출 조건에 의해 데이터가 독출되는 경우, 상기 독출 조건은 데이터를 판독하기 위한 기준 저항값에 대응할 수 있다. 예컨대, 제1 독출 조건에 따라 제1 기준 저항값을 기준으로 하여 데이터가 판독되도록 설정된 경우, 메모리 셀들의 가변 저항값이 제1 기준 저항값보다 크거나 작음에 따라 데이터가 판독될 수 있다. 상기 제1 독출 조건과 상이한 제2 독출 조건에 따르면, 상기 제1 기준 저항값과 서로 다른 제2 기준 저항값을 기준으로 하여 데이터가 판독되도록 할 수 있다. 즉, 독출 조건의 요소로서 클램핑 전압, 프리차지 전압, 기준 전압, 기준 전류 및 센싱 인에이블 타임 중 적어도 하나의 요소를 변동함으로써, 데이터 판독에 기준이 되는 기준 저항값이 변동되도록 할 수 있다. 독출 재시도 모드에서 데이터 에러 발생이 최소화되기 위해서는, 소정의 독출 조건에 대응하는 기준 저항값이 저항 레벨 산포의 골에 최대한 근접할 필요가 있다.
도 12의 (a)에 도시된 바와 같이, 메모리 셀들의 저항 레벨 산포는 시간이 지나거나 다른 메모리 셀들의 억세스에 따른 간섭 등의 다양한 요인들로 인해 변동될 수 있다. 데이터를 정확히 센싱하기 위해서는, 독출 조건이 메모리 셀들의 저항 레벨 산포의 골에 대응하도록 설정될 필요가 있으나, 메모리 셀들의 저항 레벨 산포가 변동된 경우에는 기 설정된 노멀 독출 동작에서의 노멀 독출 조건(REF_N)이 변동된 저항 레벨 산포의 골에 대응하지 않는 문제가 발생된다. 도 12의 (a)에서, 노멀 독출 조건(REF_N)을 이용하여 독출된 데이터에 대해 ECC 동작에 의해 정정 불가능한 에러가 발생된 경우, 도 12의 (b) 및 (c)에 도시된 바와 같은 독출 재시도 모드가 수행될 수 있다.
도 12의 (b)에 도시된 바와 같이, 독출 재시도 동작은 다수의 재독출 루프들을 포함할 수 있으며, 첫 번째 재독출 루프에서 저항 레벨 산포의 골을 예측하는 동작이 수행될 수 있으며, 전술한 실시예에서와 같이 하나의 페이지가 다수의 셀 영역들을 포함하고, 각각의 셀 영역에 대하여 서로 다른 독출 조건을 이용한 재독출 동작이 수행될 수 있다. 일 예로서, 하나의 페이지가 4 개의 셀 영역들을 포함하는 경우, 재독출 동작을 위하여 4 개의 독출 조건들(REF_1 ~ REF_4)이 설정될 수 있으며, 상기 4 개의 독출 조건들(REF_1 ~ REF_4)에 의하여 4 개의 셀 영역들의 데이터가 각각 독출된다.
상기 재독출된 데이터들에 대하여, 셀 영역 별로 데이터 판별 동작이 수행되며, 상기 데이터 판별 동작에 기반하여 저항 레벨 산포의 골이 예측될 수 있다. 도 12의 (b)의 예에서는, 제3 독출 조건(REF_3)이 변동된 저항 레벨 산포의 골에 대응될 수 있으며, 이에 따라 제3 독출 조건(REF_3)을 이용하여 독출된 데이터들에 대해서는 ECC 동작에 의해 정정 가능한 개수의 에러만이 발생될 수 있다. 즉, 독출 조건을 변경하면서 재독출 루프를 반복하여 수행할 필요 없이, 하나의 재독출 루프를 통하여 저항 레벨 산포의 골에 대응되는 독출 조건을 찾을 수 있으므로, 독출 재시도 동작에 소요되는 시간을 감축할 수 있다.
상기와 같이 저항 레벨 산포의 골이 예측되면, 이에 대응하는 독출 조건(예컨대, 제3 독출 조건 REF_3)이 최종 독출 조건(Final REF)으로 설정될 수 있으며, 도 12의 (c)에 도시된 바와 같이 다음의 독출 재시도 루프에서 상기 최종 독출 조건(Final REF)을 이용하여 페이지에 대해 독출 동작이 수행될 수 있다. 즉, 예측된 저항 레벨 산포의 골에 대응되는 최종 독출 조건(Final REF)을 다수의 셀 영역들에 공통하게 적용하여 데이터가 독출될 수 있다. 최종 독출 조건(Final REF)에 의해 독출된 데이터에 대해서는 에러 정정 가능한 에러만이 발생되거나 또는 에러가 발생되지 않을 수 있으며, 이에 따라 최종 독출 조건(Final REF)에 의해 독출된 데이터가 독출 명령에 대응하는 데이터로서 이용될 수 있다.
한편, 도 12의 예에서는 하나의 재독출 루프를 통해 저항 레벨 산포의 골에 대응되는 독출 조건이 찾아진 경우가 예시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 하나의 재독출 루프를 통해 저항 레벨 산포의 골에 대응되는 독출 조건이 찾아지지 않는 경우, 다음의 재독출 루프를 통해 이전 루프의 독출 조건과는 하나 이상의 요소가 상이한 독출 조건(이하, 수정 독출 조건으로 지칭함)이 설정되고, 상기 수정 독출 조건을 통해 데이터를 독출하고 판별 동작을 수행하여 저항 레벨 산포의 골을 예측할 수 있다. 상기 수정 독출 조건 또한 4 개의 셀 영역들에 대하여 4 개의 서로 다른 수정 독출 조건들이 설정될 수 있다. 이와 같은 과정을 통해 저항 레벨 산포의 골을 예측되면, 상기 예측된 저항 레벨 산포의 골에 대응하는 수정 독출 조건을 도 12의 (c)의 최종 독출 조건으로 설정할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 13에 도시된 바와 같이, 메모리 장치는 메모리 콘트롤러로부터의 독출 커맨드 및 어드레스에 따라 노멀 독출 조건을 이용한 독출 동작을 수행하고, 독출된 데이터를 메모리 콘트롤러로 제공한다. 상기 수신된 어드레스에 따라 하나의 페이지에 해당하는 데이터가 독출될 수 있으며, 메모리 콘트롤러는 상기 독출된 데이터에 대한 에러 검출 동작을 수행한다. 시간이 경과하거나 다른 메모리 셀들의 메모리 동작에 의한 간섭 등의 영향에 따라 상기 페이지의 메모리 셀 들의 저항 레벨 산포가 변동될 수 있으며, 이에 따라 독출 데이터에 에러가 발생될 수 있다(S11).
메모리 콘트롤러의 에러 검출 결과에 따라, 상기 에러가 ECC 동작에 의해 정정 가능한 수준인가가 판단될 수 있으며, ECC 동작에 의해 정정이 불가능한 에러가 발생된 경우에는 메모리 장치는 메모리 콘트롤러에 의해 독출 재시도 모드에서 동작하도록 제어되며, 이에 따라 메모리 장치는 독출 재시도 모드로 진입한다(S12). 메모리 콘트롤러는 독출 재시도 모드로의 진입을 나타내는 신호 이외에도, 독출 재시도 동작시 이용될 다수의 독출 조건을 나타내는 독출 기준 정보를 메모리 장치로 제공할 수 있다. 전술한 실시예에서와 같이, 하나의 페이지는 다수의 셀 영역들을 포함할 수 있으며, 독출 재시도 모드에서 상기 다수의 셀 영역들의 데이터는 서로 다른 독출 조건에 의해 독출될 수 있다.
메모리 장치는 상기 메모리 콘트롤러로부터의 독출 기준 정보에 기반하여 다수의 독출 조건을 설정한다(S13). 상기 설정된 독출 조건에 따라 각각의 셀 영역의 데이터가 독출된다. 예컨대, A 개의 셀 영역들에 대해 서로 다른 A 개의 독출 조건이 설정되고, 상기 설정된 다수의 독출 조건에 의해 독출된 데이터는 페이지 버퍼에 저장된다(S14). 메모리 장치는, 페이지 버퍼에 저장된 데이터를 메모리 콘트롤러로 제공할 수 있으며, 또한 각각의 셀 영역의 데이터에 대해 분석된 저항 레벨 산포에 기반하는 독출 기준 정보를 메모리 콘트롤러로부터 수신할 수 있다(S15). 메모리 장치는 상기 독출 기준 정보에 기반하여 최종 독출 조건을 설정하고(S16), 상기 설정된 최종 독출 조건을 이용하여 페이지의 데이터를 독출할 수 있다(S17).
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다. 도 14에서는 메모리 콘트롤러 및 메모리 장치를 포함하는 메모리 시스템의 동작방법이 예시된다.
메모리 시스템은 호스트로부터 데이터에 대한 독출 요청을 수신하고(S21), 상기 독출 요청에 응답하여 노멀 독출 조건을 이용하여 페이지의 데이터를 독출한다(S22). 메모리 장치의 데이터 독출 단위와, 메모리 장치와 메모리 콘트롤러의 데이터 송수신 단위는 다양하게 설정될 수 있으며, 예컨대 하나의 페이지의 적어도 일부의 데이터가 순차적으로 독출되어 페이지 버퍼에 저장되고, 상기 페이지 버퍼에 데이터가 모두 저장되면, 상기 저장된 데이터가 메모리 장치에서 메모리 콘트롤러로 제공될 수 있다. 또는, 데이터가 페이지 단위로 독출될 수 있으며, 이에 따라 1 회의 독출 동작에 의해 독출된 데이터가 페이지 버퍼에 저장되고, 상기 저장된 데이터가 메모리 장치에서 메모리 콘트롤러로 제공될 수 있다.
메모리 콘트롤러는 노멀 독출 조건을 이용하여 독출된 데이터에 대해 에러 검출 동작을 수행할 수 있다. 메모리 콘트롤러는 에러 검출 결과에 따라 에러 개수가 소정의 임계값(K)을 초과하는지를 판단할 수 있으며, 에러 개수가 임계값(K) 이하인 경우에는 별도의 독출 재시도 모드의 수행 없이 독출 동작을 종료할 수 있다(S24).
반면에, 에러 개수가 소정의 임계값(K)을 초과하는 경우에는, 독출 재시도 모드로의 진입을 지시하는 모드 신호와 함께, 하나의 페이지에 속하는 A 개의 셀 영역들 각각에 대응하는 독출 조건을 설정하기 위한 독출 기준 정보가 메모리 장치로 제공될 수 있다. 메모리 장치는 상기 독출 기준 정보에 기반하여 A 개의 서로 다른 독출 조건을 설정하고(S25), 상기 설정된 독출 조건에 따라 페이지에 대한 A 회의 독출 동작을 수행한다(S26). 전술한 실시예에서 설명된 바와 같이 A 회의 독출 동작은 동시에 수행될 수 있으며, 또는 순차적으로 수행될 수도 있다. 서로 다른 독출 조건을 이용하여 독출된 A 개의 셀 영역들의 데이터는 페이지 버퍼에 저장되며, 페이지 버퍼에 저장된 데이터는 메모리 콘트롤러로 제공된다. 메모리 콘트롤러는 A 개의 셀 영역들 각각에 대해 셀 영역 단위로 저항 레벨 산포를 분석하고(S27), 상기 산포 분석 결과에 기반하여 저항 레벨 산포의 골에 대응하는 독출 기준을 선택할 수 있다(S28).
서로 다른 다수의 독출 조건들을 통해 독출된 데이터에 대해 저항 레벨 산포가 분석됨에 따라, 서로 다른 다수의 독출 조건들 중 하나 이상의 독출 조건에 의해 독출된 데이터에 대해서는 임계값 이하의 에러만이 발생될 수 있으며, 이에 따라 상기 데이터는 ECC 동작을 통해 에러가 정정될 수 있다. 임계값 이하의 에러만이 발생되도록 하는 상기 하나 이상의 독출 조건들 중 어느 하나의 독출 조건이 최종 독출 조건으로 설정될 수 있다. 일 예로서, 최소의 에러가 발생되도록 하는 독출 조건이 최종 독출 조건으로 설정될 수 있다. 이후, 최종 독출 조건을 이용하여 페이지의 데이터를 독출할 수 있으며(S29), 최종 독출 조건을 이용하여 독출된 데이터는 전술한 독출 요청에 대응하는 데이터로서 이용될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 메모리 장치의 동작 예를 나타내는 블록도이다. 도 15에서는 메모리 셀 어레이에서 정의되는 페이지의 크기보다 페이지 버퍼의 크기가 작은 경우에 본 발명의 실시예가 적용되는 예가 도시된다.
도 15에 도시된 바와 같이, 하나의 페이지에 포함되는 적어도 두 개의 셀 영역들에 대해 서로 다른 독출 조건을 이용하여 데이터가 독출되고, 독출된 데이터는 페이지 버퍼(PB)에 저장되며, 페이지 버퍼(PB)에 저장된 데이터가 메모리 콘트롤러로 제공되는 일련의 동작이 하나의 재독출 루프로 정의될 수 있다. 도 15의 실시예에 따르면, 적어도 2 회의 재독출 루프가 수행되고, 상기 적어도 2 회의 재독출 루프에 의해 독출된 데이터에 대해 메모리 콘트롤러에서 데이터 판별 동작이 수행될 수 있다. 상기 데이터 판별 결과에 따라 저항 레벨 산포의 골이 예측되고, 저항 레벨 산포의 골에 대응하는 독출 조건이 최종 독출 조건으로서 설정됨에 따라, 최종 독출 조건을 이용하여 페이지의 다수의 셀 영역들의 데이터가 독출될 수 있다.
도 15의 예에서는, 페이지가 8 KB의 크기에 해당하고, 페이지 버퍼의 크기가 4 KB에 해당하며, 페이지의 셀 영역의 크기가 2 KB에 해당하는 예가 도시된다. 첫 번째 재독출 루프에서, 제1 독출 조건(REF_1)에 의해 첫 번째 셀 영역의 데이터가 독출되어 페이지 버퍼의 첫 번째 저장 영역(E_1)에 저장될 수 있으며, 또한 제2 독출 조건(REF_2)에 의해 세 번째 셀 영역의 데이터가 독출되어 페이지 버퍼의 두 번째 저장 영역(E_2)에 저장될 수 있다. 상기 제1 독출 조건(REF_1) 및 제2 독출 조건(REF_2)을 이용한 재독출 동작은 동시에 수행될 수 있으며, 페이지의 첫 번째 셀 영역의 데이터(Data_1)와 세 번째 셀 영역의 데이터(Data_3)가 메모리 콘트롤러로 제공될 수 있다.
또한, 두 번째 재독출 루프에서, 제3 독출 조건(REF_3)에 의해 독출된 페이지의 두 번째 셀 영역의 데이터(Data_2)와 제4 독출 조건(REF_4)에 의해 독출된 페이지의 네 번째 셀 영역의 데이터(Data_4)가 각각 페이지 버퍼의 첫 번째 저장 영역(E_1) 및 두 번째 저장 영역(E_2)에 저장될 수 있다.
메모리 콘트롤러는 페이지의 4 개의 셀 영역들로부터의 데이터(Data_ ~ Data_4)에 대한 데이터 판별 동작을 수행하고, 이에 기반하여 최종 독출 조건(Final_REF)을 설정하기 위한 독출 기준 정보를 메모리 장치로 제공할 수 있다. 메모리 장치는 최종 독출 조건(Final_REF)을 이용하여 데이터를 독출하고, 최종 독출 조건(Final_REF)을 이용하여 독출된 데이터(Data_F1 ~ Data_F4)를 메모리 콘트롤러로 제공할 수 있다.
도 16 내지 도 18은 본 발명의 실시예에 따라 독출 조건을 변동하는 다양한 예를 나타내는 도면들이다. 상기 도 16 내지 도 18에 도시된 그래프를 전술한 도 8의 독출 회로를 참조하여 설명하면 다음과 같다.
도 16은 센싱 인에이블 신호(SAE)의 활성화 시점을 조절하여 독출 조건을 변동하는 예를 나타낸다. 도 16의 (a)에 도시된 바와 같이, 메모리 셀들 각각의 저항 상태(R1 ~ R4)에 따라 센싱 노드 전압(Vsense)의 레벨의 하강 속도가 상이할 수 있으며, 비교기의 센싱 시점을 제어하기 위한 센싱 인에이블 신호(SAE)에 따라 메모리 셀들의 데이터가 달리 판독될 수 있다. 일 예로서, 노멀 독출 조건에서 이용되는 센싱 인에이블 신호(SAE_N)에 따르면, 소정에 시점에서 제3 저항 상태(R3) 및 제4 저항 상태(R4)를 갖는 메모리 셀들의 센싱 노드 전압(Vsense)의 레벨은 기준 전압(Vref)보다 큰 반면에, 제1 저항 상태(R1) 및 제2 저항 상태(R2)를 갖는 메모리 셀들의 센싱 노드 전압(Vsense)의 레벨은 기준 전압(Vref)보다 작을 수 있다. 반면에, 독출 재시도 모드에서 이용되는 제1 독출 조건에서 이용되는 센싱 인에이블 신호(SAE_1)에 따르면, 제2 저항 상태(R2)를 갖는 메모리 셀들의 센싱 노드 전압(Vsense)의 레벨이 기준 전압(Vref)보다 클 수 있다. 또한 독출 재시도 모드에서 이용되는 제2 독출 조건에서 이용되는 센싱 인에이블 신호(SAE_2)에 따르면, 제3 저항 상태(R3)를 갖는 메모리 셀들의 센싱 노드 전압(Vsense)의 레벨이 기준 전압(Vref)보다 작을 수 있다.
본 발명의 실시예에 따라, 페이지에 포함되는 제1 셀 영역이 제1 독출 조건을 이용하여 독출되고, 페이지에 포함되는 제2 셀 영역이 제2 독출 조건을 이용하여 독출될 때, 도 16의 (b)에 도시된 바와 같이 상기 제1 독출 조건에서의 센싱 인에이블 신호(SAE_1)와 제2 독출 조건에서의 센싱 인에이블 신호(SAE_2)의 활성화 시점이 상이할 수 있다. 메모리 셀들의 저항 레벨 산포가 변동되더라도, 상기와 같이 센싱 인에이블 신호의 활성화 시점을 달리하여 데이터를 재독출하고 이를 판별함으로써, 에러 발생이 최소화되는 센싱 인에이블 신호의 활성화 시점이 찾아질 수 있다.
한편, 도 17은 프리차지 인에이블 신호(PRE)나 클램핑 신호(Vclamp)를 변동함에 의해 독출 조건을 변동하는 예를 나타낸다. 도 17의 (a)에 도시된 바와 같이, 프리차지 인에이블 신호(PRE)가 활성화되는 구간을 달리함으로써 독출 조건을 변동할 수 있다. 예컨대, 노멀 동작 모드에서 프리차지 인에이블 신호(PRE)가 활성화되는 구간(PRE_N)와 독출 재시도 모드에서 제1 독출 조건에 대응하는 프리차지 인에이블 신호(PRE)가 활성화되는 구간(PRE_1)과 독출 재시도 모드에서 제2 독출 조건에 대응하는 프리차지 인에이블 신호(PRE)가 활성화되는 구간(PRE_2)이 서로 달리 설정될 수 있다. 프리차지 인에이블 신호(PRE)의 활성화 구간이 서로 다름에 따라 커패시턴스(Csa)에 차지되는 전하 량이 변동될 수 있으며, 이에 따라 센싱 노드(s)에 인가되는 프리차지 전압의 레벨이 변동될 수 있다.
또는, 도 17의 (b)에 도시된 바와 같이, 클램핑 신호(CLP)의 레벨 및 폭을 조절함으로써 독출 조건을 변동할 수 있다. 예컨대, 노멀 동작 모드에서 클램핑 신호(CLP_N)의 레벨 및/또는 폭은 독출 재시도 모드에서 제1 독출 조건에 대응하는 클램핑 신호(CLP_1)와 독출 재시도 모드에서 제2 독출 조건에 대응하는 클램핑 신호(CLP_2)와 서로 상이할 수 있다. 상기 클램핑 신호(CLP)의 레벨 및 폭을 조절함으로써, 센싱 노드(s)에 인가되는 전압의 레벨이 변동될 수 있다.
한편, 도 18은 기준 전압(Vref)이나 기준 전류(Iref), 프리차지 전압(Vpre) 등의 레벨을 변동함에 의해 독출 조건을 변동하는 예를 나타낸다. 도 18의 (a)에 도시된 바와 같이, 노멀 동작 모드에서 기준 전압(Vref_N)이나 프리차지 전압(Vpre_N)의 레벨과 독출 재시도 모드에서의 독출 조건에 적용되는 기준 전압이나 프리차지 전압의 레벨이 서로 달리 설정될 수 있다. 도 18의 (a)의 예에서는, 제1 독출 조건에 대응하는 기준 전압(Vref_1)이나 프리차지 전압(Vpre_1)의 레벨이 노멀 동작 모드에서의 기준 전압(Vref_N)이나 프리차지 전압(Vpre_N)의 레벨 보다 작으며, 제2 독출 조건에 대응하는 기준 전압(Vref_2)이나 프리차지 전압(Vpre_2)의 레벨이 노멀 동작 모드에서의 기준 전압(Vref_N)이나 프리차지 전압(Vpre_N)의 레벨 보다 큰 예가 도시된다. 이와 유사하게, 도 18의 (b)의 예에서는, 제1 독출 조건에 대응하는 기준 전류(Iref_1)의 레벨이 노멀 동작 모드에서의 기준 전류(Iref_N) 보다 작으며, 제2 독출 조건에 대응하는 기준 전류(Iref_2)의 레벨이 노멀 동작 모드에서의 기준 전류(Iref_N) 보다 큰 예가 도시된다.
도 19는 본 발명의 다른 실시예에 따른 메모리 시스템의 동작방법을 나타내는 플로우차트이다. 도 19에서는 메모리 콘트롤러를 포함하는 메모리 시스템의 동작방법에서 메모리 콘트롤러의 동작을 중심으로 실시예가 설명된다.
호스트로부터의 요청에 따라 메모리 콘트롤러는 메모리 장치에 대한 독출 동작을 제어하며, 이를 위하여 독출 명령을 메모리 장치로 출력한다(S31). 독출 명령과 함께, 독출될 메모리 셀들을 지시하는 어드레스가 메모리 장치로 출력될 수 있으며, 상기 어드레스에 따라 메모리 장치의 페이지가 선택될 수 있다.
메모리 콘트롤러는 메모리 장치로부터 독출 데이터를 수신하고(S32), 수신된 독출 데이터에 대한 에러 검출 동작을 수행함으로써 에러 개수가 소정의 임계값을 초과하는 지를 판단할 수 있다(S33). 에러 개수가 소정의 임계값 이하의 값을 갖는 경우 해당 어드레스에 대한 독출 동작은 종료된다(S34).
한편, 상기 판단 결과 에러 개수가 소정의 임계값을 초과하는 경우, 메모리 콘트롤러는 데이터 판별 동작에 기반하여 메모리 셀들의 저항 레벨 산포를 분석하고, 이에 따라 저항 레벨 산포의 골을 예측하기 위한 독출 재시도 모드로의 진입을 제어할 수 있다. 이와 함께, 상기 어드레스에 대응하는 페이지의 다수의 셀 영역들에 대해 서로 다른 독출 조건에 따라 데이터가 독출되도록 A 개의 독출 조건을 나타내는 독출 기준 정보를 생성하고 메모리 장치로 출력할 수 있다(S35). 메모리 장치에서 독출 기준 정보에 대응하는 A 개의 독출 조건들이 설정됨에 따라 A 개의 셀 영역들에 대해 서로 다른 독출 조건을 이용한 독출 동작이 수행되며, 이에 따라 메모리 콘트롤러는 A 개의 셀 영역들에 대한 독출 데이터를 수신한다(S36). 메모리 콘트롤러는 A 개의 셀 영역들 각각에 대한 저항 레벨 산포를 분석하고(S37), 상기 저항 레벨 산포의 골에 대응하는 최종 독출 기준 정보를 메모리 장치로 출력한다(S38).
도 20은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(300)은 메모리 장치(310) 및 메모리 콘트롤러(320)를 포함할 수 있다. 메모리 장치(310)는 메모리 셀 어레이(311), 기록/독출 회로(312) 및 제어 로직(313)을 포함할 수 있다. 또한, 기록/독출 회로(312)는 페이지 버퍼(312_1)를 포함할 수 있다. 또한, 본 발명의 실시예에 따라, 메모리 장치(310)는 데이터 판별부(314)를 더 포함할 수 있다. 또한, 메모리 콘트롤러(320)는 독출 재시도 제어부(321)를 포함할 수 있다.
도 20의 실시예에 따르면, 독출 재시도 모드에서 독출 데이터에 대한 데이터 판별 동작은 메모리 장치(310)에서 수행될 수 있다. 예컨대, 노멀 독출 동작을 통해 데이터에 대해 정정 불가능한 에러가 발생된 경우에는, 독출 재시도 제어부(321)의 제어 하에서 메모리 장치(310)는 독출 재시도 모드로 진입할 수 있다. 독출 재시도 모드에서, 전술한 실시예에서 설명된 바와 같이 하나의 페이지의 다수의 셀 영역들이 서로 다른 독출 조건들에 의해 각각 독출되고, 데이터 판별부(314)는 상기 독출된 데이터에 대해 저항 레벨 산포를 분석하고 골을 예측하기 위한 판별 동작을 수행할 수 있다. 판별 결과(DET)는 메모리 콘트롤러(320)로 제공될 수 있으며, 메모리 콘트롤러(320)는 판별 결과(DET)에 기반하여 독출 재시도 모드에서의 전반적인 동작을 제어할 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 21을 참조하면, 메모리 시스템(400)은 메모리 장치(410) 및 메모리 콘트롤러(420)를 포함할 수 있다. 메모리 장치(410)는 메모리 셀 어레이(411), 기록/독출 회로(412) 및 제어 로직(413)을 포함할 수 있다. 또한, 기록/독출 회로(412)는 페이지 버퍼(412_1)를 포함할 수 있다. 또한, 본 발명의 실시예에 따라, 메모리 콘트롤러(420)는 독출 재시도 제어부(421), 데이터 판별부(422) 및 정보 저장부(423)를 포함할 수 있다. 도 21에서는 데이터 판별부(422)가 메모리 콘트롤러(420)에 구비되는 것으로 도시되었으나, 전술한 도 20의 실시예에서와 같이 데이터 판별부(422)는 메모리 장치(410)에 구비되어도 무방하다.
전술한 실시예에 따라, 독출 재시도 제어부(421)는 독출 재시도 모드에서 수행되는 전반적인 동작을 제어할 수 있으며, 또한 다수의 셀 영역들에 대해 서로 다른 독출 기준들에 의해 독출된 데이터들은 데이터 판별부(422)에서 판별 동작이 수행된다. 상기 판별 결과에 따라 독출 요청된 페이지의 메모리 셀들의 저항 레벨 산포의 골이 예측될 수 있으며, 또한 상기 저항 레벨 산포의 골에 대응하는 독출 기준이 선택될 수 있다.
메모리 셀 어레이(411)는 다수의 페이지들을 포함하며, 상기 다수의 페이지들에 대해 서로 다른 독출 기준이 선택될 수 있다. 일 예로서, 메모리 셀 어레이(411)는 각각의 페이지마다 저항 레벨 산포가 달리 변동될 수 있으며, 이에 따라 각각의 페이지마다 저항 레벨 산포의 골에 대응하는 독출 기준이 서로 상이할 수 있다. 정보 저장부(423)는 각각의 페이지에 대응하는 독출 기준에 관련된 정보를 저장할 수 있다. 이후, 메모리 콘트롤러(420)는 메모리 셀 어레이(411)에 대한 노멀 독출 동작시 정보 저장부(423)에 저장된 독출 기준에 관련된 정보를 참조하고, 독출 대상의 페이지에 대응하는 독출 기준 정보를 메모리 장치(410)에 제공할 수 있다.
도 22 및 도 23은 도 21의 실시예에서 메모리 셀들의 다양한 영역에 따라 정보를 저장하는 예를 나타내는 블록도이다. 도 22 및 도 23에서는, 전술한 실시예에 따라 독출 재시도 모드에서 페이지의 셀 영역들 각각에 대해 서로 다른 독출 조건에 의해 데이터가 독출되고, 이로부터 에러 개수를 최소화할 수 있는 독출 조건을 선택하며, 선택된 독출 조건에 관련된 독출 기준 정보가 메모리 콘트롤러에 저장되는 경우가 예시된다. 독출 기준 정보를 저장함에 있어서 메모리 셀들이 다양한 영역으로 정의될 수 있다. 또한, 상기 저장된 독출 기준 정보에 따라 노멀 독출 동작시 각각의 영역에 대해 서로 다른 독출 조건(예컨대, 노멀 독출 조건)을 이용한 독출이 수행될 수 있다.
도 22에 도시된 바와 같이, 메모리 셀 어레이는 다수 개(예컨대 B 개)의 페이지들(PAGE 1 ~ PAGE B)을 포함하고, 각각의 페이지마다 서로 다른 독출 조건이 설정될 수 있다. 일 예로서, 제1 페이지(PAGE 1)에 대해서는 제1 독출 조건(또는 제1 노멀 독출 조건, REF_N1)이 설정되고, 제2 페이지(PAGE 2)에 대해서는 제2 독출 조건(또는 제2 노멀 독출 조건, REF_N2)이 설정될 수 있다. 상기와 같은 각각의 페이지들에 대한 독출 조건을 설정하기 위한 독출 기준 정보는 메모리 콘트롤러에 저장될 수 있으며, 노멀 독출 동작시 상기 독출 기준 정보에 따라 페이지별로 서로 다른 독출 조건에 의해 데이터가 독출될 수 있다.
한편, 메모리 셀 어레이는 타일 별로 정의될 수 있다. 예컨대, 하나의 타일은 다수의 메모리 셀들과, 상기 다수의 메모리 셀들에 연결된 워드 라인들 및 비트 라인들을 포함할 수 있다. 또한, 하나의 타일은 워드 라인들에 공통하게 연결된 로우 디코더와 비트 라인들에 공통하게 연결된 칼럼 디코더를 포함할 수 있다. 도 23의 (a)의 예에서는 타일 A(Tile A) 및 타일 B(Tile B)가 도시된다.
타일 A(Tile A)를 참조하면, 전술한 실시예에 따라 타일 A(Tile A)는 다수 개의 페이지들을 포함할 수 있으며, 독출 재시도 모드에서 각각의 페이지에 포함된 다수의 셀 영역들에 대해 서로 다른 독출 조건을 이용하여 데이터가 독출될 수 있다. 또한 데이터 판별 동작을 이용하여 메모리 셀들의 저항 레벨 산포를 분석하고 저항 레벨 산포의 골을 예측할 수 있다. 타일 A(Tile A)의 다수의 페이지들에 대해 공통하게 에러 발생을 최소화할 수 있는 기준 조건(REF_1)이 선택되어 저장될 수 있으며, 이후 노멀 독출 동작시 상기 기준 조건(REF_1)에 의해 데이터가 독출될 수 있다. 이와 유사하게, 타일 B(Tile B)에 대해서는 기준 조건(REF_2)이 선택되어 저장될 수 있으며, 이후 노멀 독출 동작시 상기 기준 조건(REF_2)에 의해 데이터가 독출될 수 있다. 도 23의 (a)의 예는 타일 별로 저항 레벨 산포가 유사하게 변동되는 경우에 유리하게 적용될 수 있다.
한편, 메모리 셀 어레이는 블록 별로 정의될 수 있으며, 하나의 블록은 다수 개의 타일들을 포함할 수 있다. 도 23의 (b)의 예에서는 제1 블록(BLK 1) 및 제2 블록(BLK 2)이 도시되며, 제1 블록(BLK 1) 및 제2 블록(BLK 2)은 각각 다수 개의 타일들을 포함할 수 있다.
제1 블록(BLK 1)을 참조하면, 전술한 실시예에 따라 독출 재시도 모드에서 타일의 각각의 페이지에 포함된 다수의 셀 영역들에 대해 서로 다른 독출 조건을 이용하여 데이터가 독출될 수 있다. 제1 블록(BLK 1)의 다수의 타일들에 대해 공통하게 에러 발생을 최소화할 수 있는 기준 조건(REF_1)이 선택되어 저장될 수 있으며, 이후 노멀 독출 동작시 상기 기준 조건(REF_1)에 의해 제1 블록(BLK 1)의 데이터가 독출될 수 있다. 이와 유사하게, 제2 블록(BLK 2)에 대해서는 기준 조건(REF_2)이 선택되어 저장될 수 있으며, 이후 노멀 독출 동작시 상기 기준 조건(REF_2)에 의해 제2 블록(BLK 2)의 데이터가 독출될 수 있다. 도 23의 (b)의 예는 그룹 별로 저항 레벨 산포가 유사하게 변동되는 경우에 유리하게 적용될 수 있다.
도 23의 (a) 및 (b)의 예에서는, 상기 기준 조건들(REF_1, REF_2)을 이용한 독출 동작에 의해 대부분 ECC 정정 가능한 에러만이 발생될 것이나, 일부 페이지에 대해서는 정정 불가능한 에러가 발생될 수도 있다. 이 경우, 해당 페이지에 독출 재시도 모드가 수행될 수 있으며, 본 발명의 실시예를 적용함으로써 독출 재시도 모드에 소요되는 시간이 단축되도록 할 수 있다. 또한, 저항 레벨 산포의 골을 예측한 결과에 기반하여 독출 기준 정보가 기 저장되므로, 독출 재시도 모드로 진입하는 횟수가 감소되도록 할 수 있다.
도 24는 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템(500)에 적용한 예를 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 24를 참조하면, 메모리 카드 시스템(500)은 호스트(510) 및 메모리 카드(520)를 포함할 수 있다. 호스트(510)는 호스트 컨트롤러(511) 및 호스트 접속부(512)를 포함할 수 있다. 메모리 카드(520)는 카드 접속부(521), 카드 컨트롤러(522) 및 메모리 장치(523)를 포함할 수 있다. 이 때, 메모리 장치(523)는 도 1 내지 도 23에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치(523)는 독출 재시도 모드에서 다수의 독출 조건들을 이용한 독출 동작 및 저항 레벨 산포의 골을 예측한 결과에 따른 독출 조건의 설정 동작을 수행할 수 있다.
호스트(510)는 메모리 카드(520)에 데이터를 기록하거나, 메모리 카드(520)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(511)는 커맨드(CMD), 호스트(510) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(512)를 통해 메모리 카드(520)로 전송할 수 있다.
카드 컨트롤러(522)는 카드 접속부(521)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(522) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(523)에 저장할 수 있다. 메모리 장치(523)는 호스트(510)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(520)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 25는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다. 상기 메모리 모듈은 저항성 메모리 모듈인 것으로 가정한다.
도 25를 참조하면, 메모리 모듈(600)은 메모리 장치들(621 ~ 624)들 및 제어 칩(610)을 포함할 수 있다. 메모리 장치들(621 ~ 624)들 각각은 도 1 내지 도 23에 도시된 실시예들을 이용하여 구현될 수 있다. 제어 칩(610)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(621 ~ 624)을 제어할 수 있다. 예를 들어, 제어 칩(610)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(621 ~ 624)을 활성화하여 기록 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(610)은 각 메모리 장치들(621 ~ 624)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
본 발명의 실시예에 따라, 메모리 장치들(621 ~ 624) 각각은 제어 칩(610)의 제어 하에서 독출 재시도 모드에서 동작할 수 있으며, 메모리 장치들(621 ~ 624)은 독출 재시도 모드에서 다수의 독출 조건들을 이용한 독출 동작 및 저항 레벨 산포의 골을 예측한 결과에 따른 독출 조건의 설정 동작을 수행할 수 있다 .
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(700)을 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 26을 참조하면, 컴퓨팅 시스템(700)은 메모리 시스템(710), 프로세서(720), RAM(730), 입출력 장치(740) 및 전원 장치(750) 포함할 수 있다. 또한, 메모리 시스템(710)은 메모리 장치(711) 및 메모리 콘트롤러(712)를 포함할 수 있다. 한편, 도 26에는 도시되지 않았지만, 컴퓨팅 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(700)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(720)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(720)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(720)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(760)를 통하여 RAM(730), 입출력 장치(740) 및 메모리 시스템(710)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(710) 및/또는 RAM(730)은 도 1 내지 도 23에 도시된 실시예들의 저항성 메모리를 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(720)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1130)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(730)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(730)으로 이용될 수 있다.
입출력 장치(740)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(750)는 컴퓨팅 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (20)

  1. 독출 재시도 모드로 진입하는 단계;
    하나의 재독출 루프 구간에서, 다수 개의 셀 영역들에 대해 서로 다른 독출 조건을 이용하여 데이터를 함께 독출하는 단계;
    상기 다수 개의 셀 영역들로부터 독출된 데이터에 대한 판별 결과에 따라, 상기 서로 다른 독출 조건 중 어느 하나를 상기 다수 개의 셀 영역들에 대한 최종 독출 조건으로서 설정하는 단계; 및
    상기 최종 독출 조건을 공통하게 이용하여 상기 다수 개의 셀 영역들의 데이터를 독출하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  2. 제1항에 있어서,
    상기 다수 개의 셀 영역들에 대한 노멀 독출 동작을 통해 독출된 데이터에 임계값을 초과하는 에러가 발생된 경우에 상기 독출 재시도 모드로 진입하는 것을 특징으로 하는 메모리 장치의 동작방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 최종 독출 조건에 의해 독출된 데이터에 대해 임계값을 초과하는 에러가 발생되었을 때, 상기 다수 개의 셀 영역들에 대해 서로 다른 독출 조건을 이용한 데이터 독출 동작 및 상기 독출된 데이터에 대한 판별 결과에 따라 최종 독출 조건을 설정하는 동작이 반복되는 것을 특징으로 하는 메모리 장치의 동작방법.
  6. 제1항에 있어서,
    상기 최종 독출 조건에 의해 독출된 데이터에 대해 임계값 이하의 에러만이 발생되었을 때, 상기 독출 재시도 모드가 종료되는 것을 특징으로 하는 메모리 장치의 동작방법.
  7. 제1항에 있어서,
    상기 다수 개의 셀 영역들은 제1 셀 영역 및 제2 셀 영역을 포함하고, 상기 제1 셀 영역 및 제2 셀 영역에서 독출된 데이터는 페이지 버퍼에 저장되며,
    상기 제1 셀 영역은 제1 독출 조건에 의해 데이터가 독출되고, 상기 제2 셀 영역은 제2 독출 조건에 의해 데이터가 독출되는 것을 특징으로 하는 메모리 장치의 동작방법.
  8. 제7항에 있어서,
    상기 독출 조건은, 상기 데이터를 독출하는 데 이용 가능한 클램핑 신호, 프리차지 전압, 프리차지 인에이블 신호, 기준 전압, 기준 전류 및 센싱 인에이블 신호 중 적어도 하나의 요소를 포함하며,
    상기 제1 독출 조건 및 제2 독출 조건은 상기 클램핑 신호, 프리차지 전압, 프리차지 인에이블 신호, 기준 전압, 기준 전류 및 센싱 인에이블 신호 중 적어도 하나의 요소가 상이한 것을 특징으로 하는 메모리 장치의 동작방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 메모리 콘트롤러를 포함하는 메모리 시스템의 동작방법에 있어서,
    제1 노멀 독출 조건을 이용하여 독출된 다수 개의 셀 영역들의 데이터를 상기 메모리 콘트롤러에서 수신하는 단계;
    상기 다수 개의 셀 영역들의 데이터의 에러를 검출한 결과에 따라, 상기 다수 개의 셀 영역들에 대한 독출 재시도 모드의 진입 여부를 판단하는 단계;
    독출 재시도 모드에서, 하나의 재독출 루프 구간에서 상기 다수 개의 셀 영역들에 대해 서로 다른 독출 조건들에 따라 데이터가 함께 독출되도록 제어하는 단계;
    서로 다른 독출 조건들에 따라 독출된 상기 다수 개의 셀 영역들 각각의 데이터에 대한 저항 레벨 산포를 분석하는 단계; 및
    상기 저항 레벨 산포 분석 결과에 기반하여 상기 서로 다른 독출 조건들 중에서 선택된 최종 독출 조건에 따라 상기 다수 개의 셀 영역들의 데이터가 독출되도록 제어하는 단계를 구비하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  15. 제14항에 있어서,
    상기 최종 독출 조건을 이용하여 독출된 상기 다수 개의 셀 영역들의 데이터에 대한 저항 레벨 산포를 분석하는 단계; 및
    상기 독출 재시도 모드가 종료되도록 제어하는 단계를 더 구비하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  16. 제15항에 있어서,
    상기 최종 독출 조건에 대응하는 저항 레벨 산포 분석 결과에 따라, 상기 최종 독출 조건이 상기 다수 개의 셀 영역들에 대한 상기 제1 노멀 독출 조건으로 설정되도록 제어하는 단계를 더 구비하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  17. 제15항에 있어서,
    상기 다수 개의 셀 영역들에 대해 서로 다른 독출 조건에 따라 데이터가 독출되도록, 상기 데이터를 독출하는 데 이용 가능한 클램핑 신호, 프리차지 전압, 프리차지 인에이블 신호, 기준 전압, 기준 전류 및 센싱 인에이블 신호 중 적어도 하나가 조절되도록 독출 기준 정보를 출력하는 단계를 더 구비하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  18. 삭제
  19. 삭제
  20. 삭제
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