KR101618311B1

KR101618311B1 - 플래시 메모리 장치 및 그것의 읽기 방법

Info

Publication number: KR101618311B1
Application number: KR1020100011554A
Authority: KR
Inventors: 채동혁; 한진만
Original assignee: 삼성전자주식회사
Priority date: 2010-02-08
Filing date: 2010-02-08
Publication date: 2016-05-04
Also published as: CN102148058A; US9224489B2; TWI483255B; CN102148058B; TW201142855A; JP2011165301A; US20130286732A1; US8479083B2; KR20110092091A; US20110197015A1

Abstract

본 발명의 플래시 메모리 장치는, 복수의 메모리 셀들로 구성된 메모리 셀 어레이, 상기 복수의 메모리 셀들에 대한 읽기 동작을 제어하는 제어 로직, 상기 제어 로직의 제어에 응답해서, 선택된 복수의 메모리 셀들 각각으로부터 경판정 데이터 및 복수의 연판정 데이터들을 감지하고, 상기 감지된 경판정 데이터 및 복수의 연판정 데이터를 읽기 결과로서 출력하는 페이지 버퍼 회로, 그리고 상기 제어 로직의 제어에 응답해서, 상기 경판정 데이터 및 상기 복수의 연판정 데이터들을 읽기 위한 복수의 읽기 전압들을 발생하는 전압 발생회로를 포함할 수 있다.

Description

플래시 메모리 장치 및 그것의 읽기 방법{FLASH MEMORY DEVICE AND READING METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치의 읽기 방법에 관한 것이다.

반도체 메모리 장치는 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.

플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 메모리 셀을 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell ; SLC)이라 한다. 그리고 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀을 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell ; MLC), 또는 멀티 스테이트 셀(multi-state cell)이라 한다. 멀티 비트 셀은 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.

예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2^k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성되어야 한다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱전압 분포(threshold voltage distribution)를 형성할 수 있다. 각각의 문턱전압 분포는 k개의 비트에 의해 생성될 수 있는 2^k 개의 데이터 값 각각에 대응될 수 있다.

그러나 문턱전압 분포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 분포들 간의 거리는 줄어들게 되고, 인접한 문턱전압 분포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 분포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다. 따라서 멀티 비트 데이터를 저장하는 플래시 메모리 장치에서 읽혀진 데이터의 읽기 에러를 효율적으로 검출 및 정정할 수 있는 방안이 절실히 요구된다.

본 발명의 목적은 칩 사이즈의 증가 없이 에러 정정에 사용될 부가 정보를 효율적으로 제공할 수 있는 플래시 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.

본 발명의 다른 목적은 플래시 메모리 장치로부터 읽혀진 데이터의 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.

상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 복수의 메모리 셀들로 구성된 메모리 셀 어레이; 상기 복수의 메모리 셀들에 대한 읽기 동작을 제어하는 제어 로직; 상기 제어 로직의 제어에 응답해서, 선택된 복수의 메모리 셀들 각각으로부터 경판정 데이터 및 복수의 연판정 데이터들을 감지하고, 상기 감지된 경판정 데이터 및 복수의 연판정 데이터를 읽기 결과로서 출력하는 페이지 버퍼 회로; 그리고 상기 제어 로직의 제어에 응답해서, 상기 경판정 데이터 및 상기 복수의 연판정 데이터들을 읽기 위한 복수의 읽기 전압들을 발생하는 전압 발생회로를 포함할 수 있다.

이 실시예에 있어서, 상기 전압 발생회로는 상기 경판정 데이터를 읽기 위한 기준전압과, 상기 복수의 연판정 데이터를 읽기 위한 복수의 가변 읽기 전압들을 발생할 수 있다.

이 실시예에 있어서, 상기 복수의 가변 읽기 전압들 각각은 상기 기준전압과 소정의 전압 차이를 가질 수 있다.

이 실시예에 있어서, 상기 기준전압과 각각의 가변 읽기 전압들 사이의 전압 차이는 가변될 수 있다.

이 실시예에 있어서, 상기 읽기 결과에 포함된 상기 복수의 연판정 데이터는, 상기 페이지 버퍼 회로에서 감지된 형태로 출력되거나 신뢰성 데이터로 인코딩되어 출력될 수 있다.

이 실시예에 있어서, 상기 신뢰성 데이터는 상기 페이지 버퍼에서 내부적으로 인코딩될 수 있다.

이 실시예에 있어서, 상기 읽기 결과는 1 비트의 상기 경판정 데이터와, j 비트(j는 양의 정수)의 상기 복수의 연판정 데이터를 포함할 수 있다.

이 실시예에 있어서, 상기 읽기 결과는 1 비트의 상기 경판정 데이터와 i 비트(i는 j 보다 작은 양의 정수)의 상기 신뢰성 데이터를 포함할 수 있다.

이 실시예에 있어서, 상기 페이지 버퍼 회로는 상기 선택된 메모리 셀들 각각에 대응되는 복수의 페이지 버퍼를 포함하며, 상기 각각의 페이지 버퍼는 상기 복수의 연판정 데이터의 값에 응답해서 래치된 값이 토글링됨에 의해 상기 신뢰성 데이터를 인코딩하는 복수의 제 1 타입 래치들과 상기 경판정 데이터를 래치하는 제 2 타입 래치를 포함할 수 있다.

이 실시예에 있어서, 상기 복수의 제 1 타입 래치들은 소정의 값으로 초기화 된 후 순차적으로 활성화될 수 있다.

이 실시예에 있어서, 상기 복수의 제 1 타입 래치들은 대응되는 메모리 셀로부터 소정의 연판정 데이터의 값이 감지될 때마다 상기 래치된 값이 토글링 될 수 있다.

상기의 과제를 이루기 위하여 본 발명에 의한 메모리 시스템은, 플래시 메모리 장치; 그리고 상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며, 상기 플래시 메모리 장치는, 복수의 메모리 셀들로 구성된 메모리 셀 어레이; 상기 복수의 메모리 셀들에 대한 읽기 동작을 제어하는 제어 로직; 상기 제어 로직의 제어에 응답해서, 선택된 복수의 메모리 셀들 각각으로부터 경판정 데이터 및 복수의 연판정 데이터들을 감지하고, 상기 감지된 경판정 데이터 및 복수의 연판정 데이터를 상기 메모리 컨트롤러에게 읽기 결과로서 출력하는 페이지 버퍼 회로; 그리고 상기 제어 로직의 제어에 응답해서, 상기 경판정 데이터 및 상기 복수의 연판정 데이터들을 읽기 위한 복수의 읽기 전압들을 발생하는 전압 발생회로를 포함하고, 상기 메모리 컨트롤러는 상기 읽기 결과에 응답해서 데이터 판정 및 에러 정정을 수행하는 에러 정정 회로를 포함할 수 있다.

상기의 과제를 이루기 위하여 본 발명에 의한 컴퓨팅 시스템은, 호스트; 플래시 메모리 장치; 그리고 상기 호스트의 요청에 따라 상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며, 상기 플래시 메모리 장치는, 복수의 메모리 셀들로 구성된 메모리 셀 어레이; 상기 복수의 메모리 셀들에 대한 읽기 동작을 제어하는 제어 로직; 상기 제어 로직의 제어에 응답해서, 선택된 복수의 메모리 셀들 각각으로부터 경판정 데이터 및 복수의 연판정 데이터들을 감지하고, 상기 감지된 경판정 데이터 및 복수의 연판정 데이터를 상기 메모리 컨트롤러에게 읽기 결과로서 출력하는 페이지 버퍼 회로; 그리고 상기 제어 로직의 제어에 응답해서, 상기 경판정 데이터 및 상기 복수의 연판정 데이터들을 읽기 위한 복수의 읽기 전압들을 발생하는 전압 발생회로를 포함하고, 상기 메모리 컨트롤러는 상기 읽기 결과에 응답해서 데이터 판정 및 에러 정정을 수행하는 에러 정정 회로를 포함할 수 있다.

상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 읽기 방법은, 선택된 메모리 셀들 각각으로부터 경판정 데이터를 읽기 위한 기준전압과, 복수의 가변 읽기 전압들을 발생하는 단계; 상기 선택된 메모리 셀들 각각에 대해 상기 기준전압 및 상기 복수의 가변 읽기 전압들을 인가하여 상기 경판정 데이터와 복수의 연판정 데이터를 감지하는 단계; 그리고 상기 감지된 상기 경판정 데이터와 복수의 연판정 데이터를 읽기 결과로서 출력하는 단계를 포함하며, 상기 복수의 연판정 데이터는 상기 감지된 형태로 출력되거나 신뢰성 데이터로 인코딩되어 출력될 수 있다.

이 실시예에 있어서, 상기 신뢰성 데이터는 페이지 버퍼에서 내부적으로 인코딩될 수 있다.

이 실시예에 있어서, 상기 신뢰성 데이터는 상기 선택된 메모리 셀들 각각에 대응되는 상기 복수의 연판정 데이터의 값에 응답해서, 상기 선택된 메모리 셀들 각각에 대응되는 페이지 버퍼의 적어도 두 개의 래치들에 래치된 값이 토글링 되어 인코딩될 수 있다.

이 실시예에 있어서, 상기 적어도 두 개의 래치들은 대응되는 메모리 셀로부터 소정의 연판정 데이터의 값이 감지될 때마다 토글링 될 수 있다.

이 실시예에 있어서, 상기 출력된 읽기 결과에 응답해서, 데이터 판정 및 에러 정정을 수행하는 단계를 더 포함할 수 있다.

이 실시예에 있어서, 상기 데이터 판정은 상기 읽기 결과에 포함되어 있는 상기 복수의 연판정 데이터 또는 상기 신뢰성 데이터를 참조하여 수행되는 연판정 동작을 포함할 수 있다.

이상과 같은 본 발명에 의하면, 인코더와 같은 별도의 회로를 구비하지 않고도 페이지 버퍼의 읽기 동작을 이용하여 에러 정정에 사용될 부가 정보(예를 들면, 복수의 연판정 데이터 또는 데이터의 신뢰성에 대한 정보)를 자체적으로 발생할 수 있다. 따라서 칩 사이즈의 증가 없이 플래시 메모리의 읽기 동작시 에러 정정의 효율을 높일 수 있고, 읽혀진 멀티 비트 데이터의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명에 따른 플래시 메모리와, 그것을 포함하는 메모리 시스템의 개략적인 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 시스템의 상세 구성을 예시적으로 보여주는 도면이다.
도 3은 도 1 및 도 2에 도시된 플래시 메모리의 상세 구성을 예시적으로 보여주는 도면이다.
도 4 및 도 5는 프로그램 동작에 의해 3-비트 멀티 비트 플래시 메모리의 각 셀에 형성될 수 있는 문턱 전압 분포를 예시적으로 보여주는 도면이다.
도 6 및 도 7은 에러 정정 효율을 높이기 위한, 본 발명의 실시예에 따른 데이터 읽기 방법을 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 읽기 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 플래시 메모리를 포함하는 SSD(Solid State Disk) 시스템의 구성을 예시적으로 보여주는 도면이다.
도 11은 본 발명에 따른 메모리 시스템의 구성을 예시적으로 보여주는 도면이다.
도 12에는 본 발명에 따른 플래시 메모리를 포함하는 컴퓨팅 시스템의 구성을 예시적으로 보여주는 도면이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.

도 1은 본 발명에 따른 플래시 메모리(100)와, 그것을 포함하는 메모리 시스템(1000)의 개략적인 구성을 보여주는 도면이다.

도 1을 참조하면, 본 발명의 메모리 시스템(1000)은 플래시 메모리(100)와 메모리 컨트롤러(200)로 구성될 수 있다. 메모리 컨트롤러(200)는 플래시 메모리(100)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(200) 내부에는 플래시 메모리(100)로부터 읽혀진 데이터의 에러를 정정하기 위한 에러 정정 회로(Error Correction Circuit, ECC)(230)가 구비될 수 있다. 에러 정정 회로(230)에는 에러 정정 방식으로서 경판정(hard decision) 방식과 연판정(soft decision) 방식이 적용될 수 있다.

소정의 기준 전압을 인가하였을 때의 메모리 셀의 온/오프 특성에 따라 읽혀진 데이터(이하, 경판정 데이터라 칭함)와 에러 정정 부호(Error Correction Codes)만을 이용하여, 데이터의 에러를 정정하는 기법을 경판정이라 한다. 그리고 경판정 데이터 및 에러 정정 부호와 별도로, 경판정 데이터의 신뢰성에 대한 부가 정보(이하, 연판정 데이터라 칭함)를 추가적으로 이용하여 데이터의 에러를 정정하는 기법을 연판정이라 한다. 본 발명에서는 보다 정교한 에러 정정을 수행하기 위해, 에러 정정 회로(230)에 연판정 방식이 적용되는 경우가 예시적으로 설명될 것이다. 한편, 본 발명에서 에러 정정 회로(230)에 적용될 수 있는 에러 정정 부호의 인코딩 방식 및 디코딩 방식은, 특정 형태에 국한되지 않고 다양한 형태로 구성될 수 있다.

플래시 메모리(100)는 읽기 동작시 소정의 기준전압(예를 들면, Read Ref1, Read Ref2) 당 1 개의 경판정 데이터와 복수의 연판정 데이터를 에러 정정 회로(230)로 제공할 수 있다. 경판정 데이터와 복수의 연판정 데이터는 페이지 버퍼를 통해 플래시 메모리(100)의 메모리 셀들로부터 읽혀질 수 있다. 경판정 데이터와 연판정 데이터들에 대한 페이지 버퍼의 읽기 동작은 플래시 메모리(100)에 구비된 제어 로직(150)의 제어에 의해 수행될 수 있다. 경판정 데이터는 상기 기준 전압을 적용하여 읽혀질 수 있다. 복수의 연판정 데이터는 상기 기준 전압으로부터 가변된 복수의 가변 읽기 전압들을 적용하여 읽혀질 수 있다. 플래시 메모리(100)에서 읽혀진 복수의 연판정 데이터들은 읽혀진 데이터 비트 그대로 에러 정정 회로(230)로 제공될 수 있다. 또한, 상기 복수의 연판정 데이터들은 소정의 데이터 형태로 인코딩된 형태(이하 신뢰성 데이터라 칭함)로 에러 정정 회로(230)로 제공될 수도 있다.

아래에서 상세히 설명되겠지만, 본 발명의 플래시 메모리(100)는, 복수의 연판정 데이터를 소정의 코드로 인코딩하는 별도의 회로(예를 들면, 인코더)를 구비하지 않고도 페이지 버퍼 자체에서 에러 정정에 사용될 신뢰성 데이터를 자체적으로 발생하는 구성을 갖는다. 즉, 복수의 연판정 데이터들, 또는 복수의 연판정 데이터에 대응되는 소정 형태의 신뢰성 데이터를 페이지 버퍼에서 자체적으로 출력할 수 있다. 따라서 칩 사이즈의 증가 없이 플래시 메모리의 읽기 동작시 에러 정정의 효율을 높일 수 있고, 읽혀진 멀티 비트 데이터의 신뢰성을 향상시킬 수 있게 된다.

도 2는 도 1에 도시된 메모리 시스템(1000)의 상세 구성을 예시적으로 보여주는 도면이다. 그리고 도 3은 도 1 및 도 2에 도시된 플래시 메모리(100)의 상세 구성을 예시적으로 보여주는 도면이다.

도 2 및 도 3을 참조하면, 플래시 메모리(100)는 메모리 셀 어레이(110), 행 선택회로(X-SEL)(120), 페이지 버퍼 회로(130), 열 선택회로(Y-SEL)(140), 제어 로직(150), 및 전압 발생 회로(160)를 포함할 수 있다. 그리고 전압 발생회로(160)는 가변 읽기 전압 발생부(variable read voltage generating unit ; 170)를 포함할 수 있다. 플래시 메모리 컨트롤러(200)는 에러 정정 회로(ECC ; 230), 메인 컨트롤러(240), 및 시스템 버스(250)를 포함할 수 있다.

메모리 셀 어레이(110)는 도 3에 도시된 바와 같이 비트 라인들(BL0~BLm-1)에 각각 연결된 복수의 셀 스트링들(또는 낸드 스트링들)(111)을 포함할 수 있다. 각 열의 셀 스트링(111)은 적어도 하나의 스트링 선택 트랜지스터(SST)와, 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 선택 트랜지스터들(SST, GST) 사이에는, 복수 개의 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0~MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0~MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(111)은 대응하는 비트 라인들(BL0～BLm-1)에 각각 전기적으로 연결될 수 있다.

도 3에는 본 발명의 플래시 메모리(100)가 낸드형 플래시 메모리(NAND-type Flash memory)로 구성되는 경우가 예시적으로 도시되어 있다. 그러나 본 발명의 플래시 메모리(100)는 낸드 플래시 메모리에만 국한되는 것은 아니다. 예를 들면, 메모리 셀 어레이(110)는 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 본 발명의 플래시 메모리(100)의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 적용될 수 있다.

제어 회로(150)는 플래시 메모리(100)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다. 전압 발생 회로(160)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압(Vpgm), 읽기 전압(Vread), 패스 전압(Vpass), 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생할 수 있다. 전압 발생 회로(160)의 전압 발생 동작은 제어 회로(150)의 제어에 의해 수행될 수 있다. 전압 발생 회로(160) 내부에는 가변 읽기 전압 발생부(170)가 구비되어 있어, 복수의 연판정 데이터를 읽기 위한 복수의 가변 읽기 전압들을 발생할 수 있다.

행 선택회로(120)(도 2에는 "X-SEL"로 표기됨)는 제어 회로(150)의 제어에 응답해서 메모리 셀 어레이(110)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 행 선택회로(120)는 제어 회로(150)의 제어에 응답해서 전압 발생 회로(160)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.

페이지 버퍼 회로(130)는 제어 회로(150)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽기 위한 감지 증폭기로서 동작한다. 정상 읽기 동작시 열 선택 회로(140)(도 2에는 "Y-SEL"로 표기됨)는 열 어드레스 정보(Y-addr)에 응답하여 페이지 버퍼 회로(130)로부터 읽혀진 데이터를 외부(예를 들면, 메모리 컨트롤러(200) 또는 호스트)로 출력한다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 플래시 메모리(100) 내부의 패스/페일 검증 회로(미 도시됨)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.

프로그램 동작의 경우 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작한다. 페이지 버퍼 회로(130)는 프로그램 동작시 메모리 셀 어레이(110)에 쓰일 데이터를 버퍼(미 도시됨)로부터 입력받고, 입력된 데이터에 따라 비트라인들을 구동한다. 이를 위해 페이지 버퍼 회로(130)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)로 구성될 수 있다. 각각의 페이지 버퍼(PB) 내부에는 복수의 래치들이 구비될 수 있다. 복수의 래치들은 페이지 버퍼(PB)로부터 감지된 경판정 데이터와 복수의 연판정 데이터들을 래치하는 동작과, 감지된 복수의 연판정 데이터들로부터 신뢰성 데이터를 발생하는 동작을 수행할 수 있다. 아래에서 상세히 설명되겠지만, 신뢰성 데이터는 읽기 동작시 각각의 페이지 버퍼에 구비된 래치들의 토글링 동작을 통해 생성될 수 있다.

도 4 및 도 5는 프로그램 동작에 의해 3-비트 멀티 비트 플래시 메모리의 각 셀에 형성될 수 있는 문턱 전압 분포를 예시적으로 보여주는 도면이다.

도 4를 참조하면, 3-비트의 데이터가 프로그램된 메모리 셀의 문턱 전압은 8 레벨의 데이터 상태들(E, P1~P7) 중 어느 하나에 대응될 수 있다. 각각의 데이터 상태는 소정의 문턱전압 윈도우(threshold voltage window)를 형성할 수 있다. 하나의 메모리 셀에는 k 비트(예를 들면, 3-비트)의 데이터가 저장 가능하며, 각각의 비트는 여러 단계의 프로그램 동작을 통해 각각 독립적으로 프로그램될 수 있다. 예를 들면, 3-비트 MLC의 경우, 먼저 3-비트 중 1번째 비트(1st bit)(즉, 최하위 비트(Least Significant Bit ; LSB))에 대한 프로그램이 먼저 수행될 수 있다. 그리고 나서, 2번째 비트 및 3번째 비트에 대한 프로그램이 순차적으로 수행될 수 있다.

프로그램된 MLC의 이상적인 데이터 상태는 인접 데이터 상태와 소정의 전압 간격이 유지되어, 읽기 마진(read margin)이 충분히 확보될 수 있어야 한다. 그러나 멀티 비트 플래시 메모리의 실제 구현에 있어서 각 데이터 상태의 문턱전압 분포는 도 5에 도시된 바와 같이 이상적이지 못한 형태(점선 표시 부분 참조)로 변형될 수 있다. 이러한 현상은 하나의 메모리 셀에 저장된 데이터의 비트 수가 증가함에 따라 더욱 심각해질 것이다. 또한, 그러한 현상은 전하 손실, 시간의 경과, 온도의 증가, 인접한 셀의 프로그래밍시 생기는 커플링, 인접한 셀의 읽기, 셀 결함 등과 같은 다양한 원인들로 인해 더욱 심각해질 것이다. 이러한 원인들로 인해 발생되는 읽기 에러들은 에러 정정 회로(230)를 통해서 해결될 것이다. 정확한 데이터의 판정과 에러 정정을 위해서는, 메모리 셀에 대한 정확한 판독이 선행되어야 할 것이다.

메모리 셀에 프로그램된 3-비트의 데이터 중 2 번째 비트의 값을 판독하는 데에는 2 개의 기준전압들(Read Ref1, Read Ref2)이 사용될 수 있다. 예를 들면, 제 1 기준전압(Read Ref1) 및 제 2 기준전압(Read Ref2)이 인가되었을 때의 메모리 셀의 온/오프 상태에 따라서 2번째 비트의 값이 "1" 또는 "0"의 값으로 판독될 수 있다.

데이터 판독에 사용되는 기준전압(Read Ref1)은 도 4에 도시된 이상적인 형태의 문턱 전압들의 분포를 기준으로 하여 결정될 수 있다. 따라서 이러한 기준전압(Read Ref1)을 이용하여 도 5에 도시된 이상적이지 못한 상태의 문턱전압 분포의 데이터 상태를 판독하는 경우에는 상대적으로 많은 에러들이 발생할 수 있다. 이는 결국 데이터의 판정 및 에러 정정 동작에 있어 좋지 않은 영향을 끼치게 될 것이다. 따라서 본 발명에서는 보다 정확한 데이터 판정 및 에러 정정을 수행하기 위해, 기준전압들 이외에 복수의 가변 읽기 전압들을 추가적으로 이용하여 읽기 동작을 복수회 실행한다. 그리고 복수의 읽기 동작들에 의해 얻어진 복수의 읽기 데이터들을 에러 정정 회로(230)로 제공하여, 데이터 판정 및 에러 정정에 이용될 수 있도록 한다.

도 6 및 도 7은 에러 정정 효율을 높이기 위한, 본 발명의 실시예에 따른 데이터 읽기 방법을 설명하기 위한 도면이다. 도 7에 도시된 출력 읽기 데이터 패턴은 도 2 및 도 3에 도시된 플래시 메모리(100)로부터 출력될 수 있다.

도 6 및 도 7을 참조하면, 읽기 동작시 제 1 기준 전압(Read Ref1)과 제 2 기준 전압(Read Ref2) 사이의 문턱전압 구간은 데이터 "0"으로 판독될 수 있다. 그리고 제 1 기준 전압(Read Ref1) 보다 낮은 문턱전압 구간과, 제 2 기준 전압(Read Ref2) 보다 높은 문턱전압 구간은 데이터 "1"로 판독될 수 있다. B 영역 및 C 영역과 같이 인접한 문턱전압 분포가 겹치지 않는 경우에는, 제 1 및 제 2 기준 전압들(Read Ref1, Read Ref2)을 이용한 판독 결과(즉, 경판정 데이터)만으로 정확한 데이터 판정 및 에러 정정이 가능할 것이다. 경판정 동작시, B 영역의 문턱전압 분포를 갖는 메모리 셀은 "0"의 데이터 상태를 갖는 메모리 셀로 판정될 것이다.

하지만, 인접한 문턱전압 분포들이 겹치는 경우에는, 경판정 데이터만으로는 읽기 동작 및 에러 정정의 정확도를 보증할 수 없게 될 것이다. 예를 들면, A 영역에 문턱 전압이 존재하는 메모리 셀은, 경판정시 "0"의 데이터 상태를 갖는 P2 상태의 메모리 셀로 판정될 것이다. 그러나 A 영역(도 6의 참조번호 164)에 문턱 전압이 존재하는 메모리 셀은 P2 상태의 메모리 셀일 가능성도 높지만, P1 상태의 메모리 셀일 확률 또한 상당히 높다. 따라서 이 경우에는 해당 메모리 셀이 P1 상태의 메모리 셀일 확률이 높은지 또는 P2 상태의 메모리 셀일 확률이 높은지에 대해 고려되어야 할 것이다. 예를 들면, A 영역에 문턱 전압이 존재하는 메모리 셀이 "0"의 데이터 상태를 가질 확률은, "0"의 데이터 상태로 판정되는 영역들(도 6의 164, 165, 166) 중 가장 낮다. 이러한 경우를 연판정 방식에서는 weak "0"으로 인식될 수 있다. 한편, B 영역의 메모리 셀이 "1"의 데이터 상태를 갖는 확률은 거의 0에 가깝다. 그러므로 연판정 동작시 B 영역의 메모리 셀은 strong "0"의 상태로 인식될 수 있다. 메모리 셀이 "0"의 데이터로 인식되는 구간(예를 들면, 도 6의 164, 165, 166)에서 문턱전압분포가 B 영역에 가까워질수록 메모리 셀이 "0"의 데이터 상태를 가질 확률은 점점 높아지게 된다.

본 발명에서는 보다 정확한 데이터 판정 및 에러 정정을 수행하기 위해, 기준전압뿐만 아니라 복수의 가변 읽기 전압들을 추가적으로 이용하여 읽기 동작을 복수회 실행한다. 그리고 복수회 실행된 읽기 동작들로부터 얻어진 읽기 데이터들은 별도의 회로(예를 들면, 인코더 등)를 거치지 않고 페이지 버퍼(PB)로부터 직접 에러 정정 회로(230)로 제공되어 에러 정정에 이용될 수 있도록 한다.

도 6 및 도 7에는 본 발명에서 메모리 셀에 프로그램된 3-비트의 데이터 중 2 번째 비트의 값을 읽기 위해 인가되는 읽기 전압들(V1～V7, V8～V14)이 예시적으로 도시되어 있다. 읽기 동작에 사용될 복수의 전압들(V1～V7, V8～V14) 사이의 구간(161～166)은 동일한 크기를 갖도록 구성될 수도 있고, 각기 다르게 구성될 수도 있다. 읽기 전압들(V1～V7, V8～V14)의 개수, 및 각 읽기 전압들(V1～V7, V8～V14) 사이의 전압 차이는 다양하게 구성될 수 있다. 또한, 상기 전압 차이는 고정된 값을 가질 수도 있고, 사용자의 지정에 따라 또는 동작 모드 등에 따라 가변될 수도 있다.

읽기 전압들(V1～V7, V8～V14)은 기준 전압과 가변 읽기 전압으로 구분될 수 있다. 예를 들어 메모리 셀에 프로그램되어 있는 3-비트의 데이터 중 2 번째 비트의 값을 읽기 위해서는, 2 개의 기준전압들(Read Ref1, Read Ref2)이 사용될 수 있다. 제 1 기준 전압(Read Ref1)은 V4로, 제 2 기준 전압(Read Ref2)은 V11로 각각 표시되어 있다. 상기 기준전압들(Read Ref1, Read Ref2)이 적용되어 읽혀진 데이터를 경판정 데이터라 한다. 본 발명에서, 각각의 기준 전압(Read Ref1, Read Ref2)에는 복수의 가변 읽기 전압이 대응될 수 있다. 제 1 기준 전압(Read Ref1)에는 V1～V3 및 V5～V7의 가변 읽기 전압들이 대응될 수 있다. 그리고 제 2 기준 전압(Read Ref2)에는 V8～V10 및 V12～V14의 가변 읽기 전압들이 대응될 수 있다. 복수의 가변 읽기 전압들에 의해 읽혀진 데이터를 연판정 데이터라 한다. 예시적인 실시예에 있어서, 1개의 경판정 데이터에 대해 6 개의 연판정 데이터가 추가적으로 더 획득되어, 총 7 비트의 데이터가 읽기 데이터로서 출력될 수 있다. 여기서, 1개의 경판정 데이터에 대응되는 연판정 데이터의 개수는, 특정 형태에 국한되지 않고 다양하게 구성될 수 있다. 도 7에는 본 발명이 실시예에 따라 획득될 수 있는 7 비트의 읽기 데이터의 패턴이 예시적으로 도시되어 있다.

에러 정정 회로(230)는 플래시 메모리(100)로부터 제공된 7비트의 읽기 데이터 패턴을 근거로 하여 데이터를 판별하고, 판별된 결과를 근거로 하여 에러 정정을 수행할 수 있다. 플래시 메모리(100)로부터 제공된 7 비트의 읽기 데이터 패턴 중 0의 개수가 많을수록 "0"으로 판정될 확률이 증가하게 된다. 그리고 7 비트의 읽기 데이터 패턴 중 1의 개수가 많을수록 "1"로 판정될 확률이 증가하게 된다.

예를 들면, 7 비트의 읽기 데이터 패턴이 "0, 0, 0, 0, 1, 1, 1"인 경우, 해당 메모리 셀은 A 영역에 속하는 메모리 셀로 인식될 수 있으며, 이는 연판정에서 weak "0"을 의미할 수 있다. 7 비트의 읽기 데이터 패턴이 "0, 0, 0, 1, 1, 1, 1"인 경우, 해당 메모리 셀은 [이는 ]연판정에서 weak "1"을 의미할 수 있다. 7 비트의 읽기 데이터 패턴이 "0, 0, 0, 0, 0, 0, 0"인 경우, 해당 메모리 셀은 B 영역에 속하는 메모리 셀로 인식될 수 있으며, 이는 연판정에서 strong "0"을 의미할 수 있다. 그리고 7 비트의 읽기 데이터 패턴이 "1, 1, 1, 1, 1, 1, 1"인 경우, 해당 메모리 셀은 C 영역에 속하는 메모리 셀로 인식될 수 있으며, 이는 연판정에서 strong "1"을 의미할 수 있다. 이와 같은 구성에 따르면, 연판정 동작시 7 비트의 읽기 데이터 패턴을 분석함에 의해서, 메모리 셀의 문턱 전압 분포가 어느 영역(예를 들면, 도 6의 161～166)에 존재하는지를 정확히 알 수 있게 된다. 따라서 보다 정확한 에러 정정이 가능해진다.

여기서, 7 비트의 읽기 데이터 패턴을 구성하는 각각의 데이터는, 각각의 읽기 전압이 인가되었을 때 페이지 버퍼(PB)에서 감지된 데이터 값을 의미할 수 있다. 이는, 본 발명의 플래시 메모리(100)가 인코더와 같은 별도의 회로를 구비하지 않고도 페이지 버퍼(PB) 자체적으로 에러 정정에 사용될 부가 정보(예를 들면, 복수의 연판정 데이터)를 발생함을 의미할 수 있다.

각각의 읽기 전압들(V1～V7, V8～V14)은 도 2에 도시된 제어 로직(150)의 제어에 의해 전압 발생 회로(160)로부터 발생될 수 있다. 전압 발생회로(160)에는 가변 읽기 전압 발생부(170)가 구비될 수 있다. 가변 읽기 전압 발생부(170)는 제어 로직(150)의 제어에 의해 복수의 가변 읽기 전압들(V1～V3, V5～V7, V8～V10, V12～V14)을 발생할 수 있다. 각각의 읽기 전압들(V1～V7, V8～V14)의 레벨은 특정 형태에 국한되지 않고 다양하게 구성될 수 있다.

도 7에 도시된 7 비트의 읽기 데이터의 패턴은, 제어 로직(150)의 제어에 의해 각각의 페이지 버퍼(PB)를 통해 획득될 수 있다. 각각의 페이지 버퍼(PB) 내부에는 감지된 데이터를 래치하는 복수의 래치들이 구비될 수 있다. 예를 들어, 1개의 페이지 버퍼(PB)에 7 개의 래치가 구비되는 경우, 상기 7 비트의 읽기 데이터는 상기 7개의 래치를 통해 래치될 수 있을 것이다. 그리고 예를 들어, 1 개의 페이지 버퍼(PB)에 2 개의 래치가 구비되는 경우, 제 1 래치는 상기 7 비트의 읽기 데이터가 감지될 때마다 이를 래치하는 기능을 수행하고, 제 2 래치는 페이지 버퍼(PB)가 데이터를 감지하는 동안 제 1 래치에 래치된 데이터를 백업하여 출력하는 기능을 수행할 수 있다.

한편, 각각의 페이지 버퍼(PB)에서 복수의 읽기 전압들(V1～V7, V8～V14)을 이용한 복수의 읽기 동작은, 다양한 방식으로 구현 가능하다. 예를 들면, 프리챠지(precharge) 및 감지(sensing) 동작을 순차적으로 반복함에 의해 획득될 수 있고, 한번의 프리챠지 동작에 대해 복수의 감지 동작을 수행함에 의해 획득될 수도 있다. 각각의 페이지 버퍼(PB)에서 수행되는 복수의 읽기 동작 또는 복수의 데이터 비트들에 대한 감지 동작은 다양한 형태로 구성 가능하다.

도 8 및 도 9는 본 발명의 다른 실시예에 따른 읽기 방법을 설명하기 위한 도면이다.

도 8에는 페이지 버퍼(PB)에서 출력되는 경판정 데이터와, 이에 대응되는 신뢰성 데이터의 형태가 예시적으로 도시되어 있다. 그리고 도 9에는 도 8에 도시된 데이터 패턴을 발생하는 페이지 버퍼(PB)의 래치 구조가 예시적으로 도시되어 있다. 도 8에 도시된 출력 읽기 데이터 패턴은, 인코더와 같은 추가회로를 구비하지 않고 도 2 및 도 3에 도시된 페이지 버퍼 회로(130)로부터 직접 출력될 수 있다. 도 9에 도시된 페이지 버퍼(PB)의 구조는 도 2 및 도 3에 도시된 페이지 버퍼 회로(130)에 구비된 페이지 버퍼(PB)와 실질적으로 동일하다.

이 실시예에 있어서, 복수의 읽기 동작에 적용되는 복수의 읽기 전압들의 형태는 도 6 및 도 7과 동일하게 구성될 수 있다. 그리고 페이지 버퍼(PB)에서 감지되는 읽기 데이터 패턴의 형태는 도 7과 동일하게 구성될 수 있다. 그러나 본 발명의 실시예에 따르면, 페이지 버퍼(PB)에서 출력되는 데이터 패턴의 형태는 도 7과 달리 3 비트의 구성을 가질 수 있다. 즉, 3 비트로 구성된 읽기 데이터 패턴 1개를 출력하기 위해서는 7회의 읽기 동작이 반복적으로 수행될 수 있다. 7회의 반복된 읽기 동작에서 감지되는 데이터 형태는 도 7과 동일하나, 실제로 출력되는 데이터는 도 8과 같이 소정의 데이터 패턴을 가질 수 있다. 본 발명에서, 페이지 버퍼(PB)에서 감지된 복수의 데이터는 별도의 회로(예를 들면, 인코더 등)를 거치지 않고 에러 정정 회로(230)의 연판정에 사용될 수 있는 신뢰성 데이터로 직접 출력된다. 예시적인 실시예에 있어서, 페이지 버퍼(PB)를 통해 출력되는 읽기 데이터는 1 비트의 경판정 데이터와 2 비트의 신뢰성 데이터로 구성될 수 있다. 여기서, 신뢰성 데이터의 및 출력되는 읽기 데이터의 비트 수 및 구성 형태는 특정 형태에 국한되지 않고 다양하게 구성될 수 있다.

도 9를 참조하면, 3 비트의 읽기 데이터를 출력하기 위해 각각의 페이지 버퍼(PB) 내부에는 적어도 3개의 래치들이 구비될 수 있다. 도 9에는 1개의 페이지 버퍼(PB)에 3개의 래치들(L1～L3)이 구비된 경우가 예시적으로 도시되어 있다.

3개의 래치들(L1～L3) 중 하나(예를 들면, L3)는 경판정 데이터를 래치하는데 이용될 수 있다. 나머지 2개의 래치들(예를 들면, L1 및 L2)은 페이지 버퍼(PB)의 감지 결과에 응답해서 2 비트의 신뢰성 데이터를 생성하는데 이용될 수 있다. 예시적인 실시예에 있어서, 신뢰성 데이터는 페이지 버퍼(PB)의 감지 결과가 "0" 이 될 때마다 L1 및 L2 래치들이 래치되어 있던 값과 다른 값으로 토글링 됨에 의해 발생될 수 있다.

3개의 래치들(L1～L3)은 각각 "1"의 상태로 초기화될 수 있다. 래치들(L1～L3)이 초기화된 상태에서, 각각의 기준전압에 대응되는 서로 다른 복수 개(예를 들면, 7개)의 읽기 전압이 적용된 복수 회(예를 들면, 7회)의 읽기 동작이 수행될 수 있다.

예를 들면, 문턱전압의 분포가 도 6의 161 구간에 속하는 메모리 셀로부터 감지된 읽기 결과는 "0, 1, 1, (1), 1, 1, 1"의 패턴을 가지게 된다. 여기서, (1)로 표시된 데이터는 경판정 데이터로서, L3 래치에 래치될 수 있다. 경판정 데이터는 L1 및 L2 래치들의 토글링에 관여하지 않도록 구성될 수 있다. 이 경우, 연판정 데이터에는 "0"이 총 1개가 존재하므로, L1 래치에 래치된 값만 "1"에서 "0"로 토글링 되고, L2 래치는 초기 값인 "1"의 데이터 상태를 그대로 유지하게 된다. 그러므로 도 6의 161 구간에 대응되는 출력 읽기 데이터는 "01"의 신뢰성 데이터와, "1"의 경판정 데이터로 구성될 수 있다. 연판정 동작시, 에러 정정 회로(230)는, 플래시 메모리(100)로부터 입력된 "01"의 신뢰성 데이터와, "1"의 경판정 데이터로부터, 해당 메모리 셀의 문턱전압 분포가 도 6의 161 구간에 속한다는 것을 인식할 수 있게 된다.

문턱전압의 분포가 도 6의 162 구간에 속하는 메모리 셀로부터 감지된 읽기 결과는 "0, 0, 1, (1), 1, 1, 1"의 패턴을 가지게 된다. 이 경우, 연판정 데이터에는 "0"이 총 2개 존재한다. 연판정 데이터에 "0"이 1개 존재하는 경우의 신뢰성 데이터는 "01"의 값이다. 그러므로 연판정 데이터에 "0"이 2개 존재하는 경우에는 L1 래치가 "0"의 데이터를 유지한 상태에서 L2 래치가 "1"에서 "0"으로 토글링 되어, "00"의 신뢰성 데이터를 구성할 수 있다. 이 경우, 경판정 데이터는 "1"의 값을 갖는다.

문턱전압의 분포가 도 6의 163 구간에 속하는 메모리 셀로부터 감지된 읽기 결과는 "0, 0, 0, (1), 1, 1, 1"의 패턴을 가지게 된다. 이 경우, 연판정 데이터에 "0"이 총 3개가 존재한다. 연판정 데이터에 "0"이 2개 존재하는 경우의 신뢰성 데이터는 "00"의 값이다. 그러므로 연판정 데이터에 "0"이 3개 존재하는 경우에는 L1 래치가 "0"에서 "1"로 토글링 되고, L2 래치는 "0"의 상태를 그대로 유지한다. 그러므로 도 6의 163 구간에 속하는 메모리 셀로부터 읽혀진 출력 읽기 데이터는 "10"의 신뢰성 데이터와 "1"의 경판정 데이터로 구성될 수 있으며, 이는 연판정에서 weak "1"을 의미할 수 있다.

문턱전압의 분포가 도 6의 164 구간에 속하는 메모리 셀로부터 감지된 읽기 결과는 "0, 0, 0, (0), 1, 1, 1"의 패턴을 가지게 된다. 여기서, (0)로 표시된 데이터는 경판정 데이터로서, L3 래치에 래치될 수 있다. 경판정 데이터는 L1 및 L2 래치들의 토글링에 관여하지 않도록 구성될 수 있다. 이 경우, 연판정 데이터에 "0"이 3개가 존재하므로, 164 구간에 속하는 메모리 셀로부터 읽혀진 출력 읽기 데이터는 "10"의 신뢰성 데이터와 "0"의 경판정 데이터로 구성될 수 있다. 이는 연판정에서 weak "0"을 의미할 수 있다.

문턱전압의 분포가 도 6의 165 구간에 속하는 메모리 셀로부터 감지된 읽기 결과는 "0, 0, 0, (0), 0, 1, 1"의 패턴을 가지게 된다. 이 경우, 연판정 데이터에 "0"이 총 4개가 존재한다. 연판정 데이터에 "0"이 3개 존재하는 경우의 신뢰성 데이터는 "10"의 값이다. 그러므로 연판정 데이터에 "0"이 4개 존재하는 경우에는 "1"의 값을 갖는 L1 래치가 "1"에서 "0"로 토글링 되고, L2 래치는 "0"의 상태를 그대로 유지한다. 그러므로 도 6의 165 구간에 속하는 메모리 셀로부터 읽혀진 출력 읽기 데이터는 "00"의 신뢰성 데이터와, "0"의 경판정 데이터로 구성될 수 있다.

문턱전압의 분포가 도 6의 166 구간에 속하는 메모리 셀로부터 감지된 읽기 결과는 "0, 0, 0, (0), 0, 0, 1"의 패턴을 가지게 된다. 이 경우, 연판정 데이터에 "0"이 총 5개가 존재한다. 연판정 데이터에 "0"이 4개 존재하는 경우의 신뢰성 데이터는 "00"의 값이다. 그러므로 연판정 데이터에 "0"이 5개 존재하는 경우에는 "0"의 값을 갖는 L2 래치가 "0"에서 "1"로 토글링 되고, L1 래치는 "0"의 상태를 그대로 유지한다. 그러므로 도 6의 166 구간에 속하는 메모리 셀로부터 읽혀진 출력 읽기 데이터는 "01"의 신뢰성 데이터와, "0"의 경판정 데이터로 구성될 수 있다.

그리고 메모리 셀로부터 감지된 읽기 결과가 "0, 0, 0, (0), 0, 0, 0"의 패턴을 가지게 되는 경우에는, 연판정 데이터에 "0"이 총 6개가 존재한다. 연판정 데이터에 "0"이 5개 존재하는 경우의 신뢰성 데이터는 "01"의 값이다. 그러므로 연판정 데이터에 "0"이 6개 존재하는 경우에는 "0"의 값을 갖는 L1 래치가 "0"에서 "1"로 토글링 되고, L1 래치는 "1"의 상태를 그대로 유지한다. 그러므로 모든 데이터가 "0"의 값을 갖는 데이터 패턴이 감지된 경우의 출력 읽기 데이터는 "11"의 신뢰성 데이터와 "0"의 경판정 데이터로 구성될 수 있다. 이는 연판정에서 strong "0"을 의미할 수 있다. 이와 동일한 방법으로, V8 내지 V14의 읽기 전압들을 적용하여 페이지 버퍼(PB)에서 감지된 데이터들에 대응되는 출력 데이터 값들이 출력될 수 있다.

앞에서 설명한 바와 같이, 본 발명에서 페이지 버퍼(PB)로부터 출력되는 신뢰성 데이터는, "01, 00, 10 및 11"의 값을 가질 수 있다. 데이터의 신뢰도의 크기는 11 > 01 > 00 > 10의 순으로 구성될 수 있다.

이상에서 설명된 본 발명의 읽기 방법은, 플래시 메모리(100)의 수명을 판단하는 지표 중의 하나인 소거/프로그램 주기(#P/E cycle)가 소정 횟수 이상이거나, 소정 개수 이상의 에러가 발생되었거나, 또는 정밀한 읽기 동작 또는 정교한 에러 정정 동작을 필요로 하는 경우 등에 대해 선택적으로 실행되도록 제어될 수 있다. 본 발명에 따른 읽기 방법은 위에서 언급된 경우 이외에도 다양한 경우에 대해 적용될 수 있다. 또한, 이상에서 설명된 본 발명의 읽기 방법은 멀티 레벨 셀에 저장된 상위 비트(예를 들면, 하나 또는 그 이상의 MSB 비트)에 대한 읽기 동작은 물론, 하위 비트(예를 들면, LSB 비트)에 대한 읽기 동작에도 모두 적용될 수 있다.

도 10은 본 발명의 실시예에 따른 플래시 메모리(100)를 포함하는 SSD(Solid State Disk) 시스템(1002)의 구성을 예시적으로 보여주는 도면이다.

도 10을 참조하면, SSD 시스템(1002)은 호스트(1100)와 SSD(1200)를 포함할 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 플래시 메모리(100)를 포함할 수 있다.

SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공할 수 있다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 따라서 SSD(1200)와의 인터페이싱을 제공할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩할 수 있다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 플래시 메모리(100)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.

버퍼 메모리(1220)는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 구성될 수 있다. 그러나 이는 버퍼 메모리(1220)를 구성하는 일예로서, 특정 형태의 메모리에만 국한되지 않고, 다양한 형태로 변경될 수 있다.

버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리(100)로부터 읽혀진 데이터가 임시로 저장될 수 있다. 호스트(1100)의 읽기 요청시, 플래시 메모리(100)에 존재하는 데이터가 버퍼 메모리(1220)에 저장되어 있는 경우에는, 버퍼 메모리(1220)는 저장되어 있는 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원할 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.

플래시 메모리(100)는 SSD(1200)의 주 메모리로서 사용될 수 있다. 이를 위해, 플래시 메모리(100)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 구성될 수 있다. 그러나 SSD(1200)에 구비되는 플래시 메모리(100)의 형태는 낸드 플래시 메모리에만 국한되는 것은 아니다. 예를 들면, 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등도 적용될 수 있다. 그리고 SSD(1200) 내에는 복수의 채널들이 구비될 수 있으며, 각각의 채널에는 복수의 플래시 메모리(100)들이 접속될 수 있다. 이상에서는, 주 메모리로서 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 주 메모리로서 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리들과, DRAM, SRAM 등의 휘발성 메모리 장치들 중 적어도 하나가 사용될 수도 있다.

도 10에 도시된 플래시 메모리(100)는 도 2 및 도 3에 도시된 플래시 메모리 장치와 실질적으로 동일하게 구성될 수 있다. 플래시 메모리(100)는 소정의 기준 전압과, 기준전압으로부터 가변된 복수의 가변 읽기 전압들을 적용하여 멀티-레벨 셀에 대한 읽기 동작을 복수 회 수행할 수 있다. 복수 회 수행된 읽기 동작으로부터 얻어진 읽기 데이터는 경판정 데이터와 복수의 연판정 데이터로 구성될 수 있다. 본 발명의 플래시 메모리(100)는 에러 정정 회로(230)로 읽기 데이터를 제공함에 있어서, 복수의 연판정 데이터들을 그대로 제공할 수도 있고, 복수의 연판정 데이터들이 소정의 데이터 형태로 인코딩된 형태(즉, 신뢰성 데이터)로 제공할 수도 있다. 본 발명의 플래시 메모리(100)에서 제공되는 연판정 데이터 및 신뢰성 데이터는 인코더와 같은 별도의 회로를 구비하지 않고도 플래시 메모리(100) 내에 구비된 페이지 버퍼에서 자체적으로 발생될 수 있다.

도 11은 본 발명에 따른 메모리 시스템(2000)의 구성을 예시적으로 보여주는 도면이다.

도 11을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 플래시 메모리(100)와 메모리 컨트롤러(2100)를 포함할 수 있다.

도 11에 도시된 플래시 메모리(100)는 도 2 및 도 3에 도시된 플래시 메모리 장치와 실질적으로 동일하게 구성될 수 있다. 또한, 도 11에 도시된 플래시 메모리(100)는 이상에서 설명된 본 발명의 읽기 동작과 동일한 방식의 읽기 동작이 적용될 수 있다. 메모리 컨트롤러(2100)는 플래시 메모리(100)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 도 2에 도시된 메모리 컨트롤러(200)와 동일하게 구성될 수 있다. 따라서 동일한 구성에 대한 중복된 설명은 이하 생략하기로 한다.

플래시 메모리(100)와 메모리 컨트롤러(2100)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. SRAM(2110)은 프로세싱 유닛(2120)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2100)에 구비된 에러 정정 회로(2140)는 도 2에 도시된 에러 정정 회로(230)와 실질적으로 동일하게 구성될 수 있다. 에러 정정 회로(2140)는 플래시 메모리(100)로부터 제공된 복수의 연판정 데이터 또는 신뢰성 데이터를 이용하여, 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2150)는 본 발명의 플래시 메모리(100)와 인터페이싱 할 수 있다. 프로세싱 유닛(2120)은 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.

플래시 메모리(100)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(2000)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 또한, 메모리 컨트롤러(2100)에는 랜덤 연산을 수행하기 위한 구성이 더 포함될 수 있다.

도 12에는 본 발명에 따른 플래시 메모리(100)를 포함하는 컴퓨팅 시스템(3000)의 구성을 예시적으로 보여주는 도면이다.

도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 마이크로프로세서(3200), 램(3300), 사용자 인터페이스(3400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 메모리 시스템(3100)을 포함할 수 있다.

메모리 시스템(3100)은 메모리 컨트롤러(3110), 및 플래시 메모리(100)를 포함할 수 있다. 메모리 컨트롤러(3110)는 시스템 버스(3600)를 통해 CPU(3200)와 플래시 메모리(100)와의 물리적 연결을 제공한다. 즉, 메모리 컨트롤러(3110)는 CPU(3200)의 버스 포맷(Bus format)에 대응하여 플래시 메모리(100)와의 인터페이싱을 제공할 수 있다.

도 12에 도시된 플래시 메모리(100)는 도 2 및 도 3에 도시된 플래시 메모리 장치와 실질적으로 동일하게 구성될 수 있다. 또한, 도 12에 도시된 플래시 메모리(100)는 이상에서 설명된 본 발명의 읽기 동작과 동일한 방식의 읽기 동작이 적용될 수 있다. 따라서 동일한 구성에 대한 중복된 설명은 이하 생략하기로 한다.

본 발명에 따른 컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 시스템(3100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예를 들면, 도 12에 도시된 메모리 시스템(3100)은 도 10에 도시된 SSD(1200)를 구성할 수 있다. 이 경우, 메모리 컨트롤러(3110)는 SSD 컨트롤러로서 동작하게 될 것이다.

본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100 : 플래시 메모리 110 : 셀 어레이
120 : 디코딩 회로 130 : 기입 독출회로
150 : 제어 로직 160 : 전압 발생 회로
1000 : SSD 시스템 2000 : 메모리 시스템
3000 : 컴퓨팅 시스템

Claims

복수의 메모리 셀들로 구성된 메모리 셀 어레이;
상기 복수의 메모리 셀들에 대한 읽기 동작을 제어하는 제어 로직;
상기 제어 로직의 제어에 응답해서, 선택된 복수의 메모리 셀들 각각으로부터 경판정 데이터 및 복수의 연판정 데이터들을 감지하고, 상기 감지된 경판정 데이터 및 복수의 연판정 데이터를 읽기 결과로서 출력하는 페이지 버퍼 회로; 그리고
상기 제어 로직의 제어에 응답해서, 상기 경판정 데이터 및 상기 복수의 연판정 데이터들을 읽기 위한 복수의 읽기 전압들을 발생하는 전압 발생회로를 포함하되,
상기 읽기 결과는 1 비트의 상기 경판정 데이터와, j 비트(j는 양의 정수)의 상기 복수의 연판정 데이터를 포함하는 플래시 메모리 장치.
제 1 항에 있어서,
상기 전압 발생회로는 상기 경판정 데이터를 읽기 위한 기준전압과, 상기 복수의 연판정 데이터를 읽기 위한 복수의 가변 읽기 전압들을 발생하는 플래시 메모리 장치.
제 2 항에 있어서,
상기 복수의 가변 읽기 전압들 각각은 상기 기준 전압과 다른 레벨을 갖는 플래시 메모리 장치.
제 2 항에 있어서,
상기 기준 전압 및 상기 복수의 가변 읽기 전압들 각각은 서로 다른 레벨을 갖는 플래시 메모리 장치.
삭제
제 1 항에 있어서,
상기 읽기 결과에 포함된 상기 복수의 연판정 데이터는 상기 페이지 버퍼 회로에 의해 감지된 형태로 출력되거나 또는, 신뢰성 데이터로 인코딩되어 출력되는 플래시 메모리 장치.
복수의 메모리 셀들로 구성된 메모리 셀 어레이;
상기 복수의 메모리 셀들에 대한 읽기 동작을 제어하는 제어 로직;
상기 제어 로직의 제어에 응답해서, 선택된 복수의 메모리 셀들 각각으로부터 경판정 데이터 및 복수의 연판정 데이터들을 감지하고, 상기 감지된 경판정 데이터 및 복수의 연판정 데이터를 읽기 결과로서 출력하는 페이지 버퍼 회로; 그리고
상기 제어 로직의 제어에 응답해서, 상기 경판정 데이터 및 상기 복수의 연판정 데이터들을 읽기 위한 복수의 읽기 전압들을 발생하는 전압 발생회로를 포함하되,
상기 읽기 결과에 포함된 상기 복수의 연판정 데이터는 상기 페이지 버퍼 회로에 의해 감지된 형태로 출력되거나 또는, 신뢰성 데이터로 인코딩되어 출력되고,
상기 신뢰성 데이터는 상기 페이지 버퍼 회로에서 인코딩되는 플래시 메모리 장치.
선택된 메모리 셀들 각각으로부터 경판정 데이터를 읽기 위한 기준전압과, 복수의 가변 읽기 전압들을 발생하는 단계;
상기 선택된 메모리 셀들 각각에 대해 상기 기준전압 및 상기 복수의 가변 읽기 전압들을 인가하여 상기 경판정 데이터와 복수의 연판정 데이터를 감지하는 단계; 그리고
상기 감지된 상기 경판정 데이터와 복수의 연판정 데이터를 읽기 결과로서 출력하는 단계를 포함하되,
상기 복수의 연판정 데이터는 상기 감지된 형태로 출력되거나 신뢰성 데이터로 인코딩되어 출력되고,
상기 신뢰성 데이터는 페이지 버퍼에서 인코딩되는 플래시 메모리 장치의 읽기 방법.
선택된 메모리 셀들 각각으로부터 경판정 데이터를 읽기 위한 기준전압과, 복수의 가변 읽기 전압들을 발생하는 단계;
상기 선택된 메모리 셀들 각각에 대해 상기 기준전압 및 상기 복수의 가변 읽기 전압들을 인가하여 상기 경판정 데이터와 복수의 연판정 데이터를 감지하는 단계; 그리고
상기 감지된 상기 경판정 데이터와 복수의 연판정 데이터를 읽기 결과로서 출력하는 단계를 포함하되,
상기 복수의 연판정 데이터는 상기 감지된 형태로 출력되거나 신뢰성 데이터로 인코딩되어 출력되고,
상기 읽기 결과는 1 비트의 상기 경판정 데이터와, j 비트(j는 양의 정수)의 상기 복수의 연판정 데이터를 포함하는 플래시 메모리 장치의 읽기 방법.
선택된 메모리 셀들 각각으로부터 경판정 데이터를 읽기 위한 기준전압과, 복수의 가변 읽기 전압들을 발생하는 단계;
상기 선택된 메모리 셀들 각각에 대해 상기 기준전압 및 상기 복수의 가변 읽기 전압들을 인가하여 상기 경판정 데이터와 복수의 연판정 데이터를 감지하는 단계; 그리고
상기 감지된 상기 경판정 데이터와 복수의 연판정 데이터를 읽기 결과로서 출력하는 단계를 포함하되,
상기 복수의 연판정 데이터는 상기 감지된 형태로 출력되거나 신뢰성 데이터로 인코딩되어 출력되고,
상기 신뢰성 데이터는 상기 선택된 메모리 셀들 각각에 대응되는 상기 복수의 연판정 데이터의 값에 응답해서, 상기 선택된 메모리 셀들 각각에 대응되는 페이지 버퍼의 적어도 두 개의 래치들에 래치된 값이 토글링 되어 인코딩되는 플래시 메모리 장치의 읽기 방법.
선택된 메모리 셀들 각각으로부터 경판정 데이터를 읽기 위한 기준전압과, 복수의 가변 읽기 전압들을 발생하는 단계;
상기 선택된 메모리 셀들 각각에 대해 상기 기준전압 및 상기 복수의 가변 읽기 전압들을 인가하여 상기 경판정 데이터와 복수의 연판정 데이터를 감지하는 단계; 그리고
상기 감지된 상기 경판정 데이터와 복수의 연판정 데이터를 읽기 결과로서 출력하는 단계를 포함하되,
상기 복수의 연판정 데이터는 상기 감지된 형태로 출력되거나 신뢰성 데이터로 인코딩되어 출력되고,
상기 읽기 결과는 1 비트의 상기 경판정 데이터와, i 비트(i는 양의 정수)의 상기 신뢰성 데이터를 포함하는 플래시 메모리 장치의 읽기 방법.