KR101497548B1 - 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법 - Google Patents

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Abstract

플래시 메모리 장치, 및 이의 프로그램 및 독출 방법이 개시된다. 본 발명의 실시예에 따른 플래시 메모리 장치는, 대응되는 워드 라인과 비트 라인 사이에 연결되고, 이레이즈 상태 및 제 1 프로그램 상태 내지 제 N-1 프로그램 상태를 갖는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이; 상기 메모리 셀들 중 상기 특정 프로그램 상태의 메모리 셀을 검출하는 상태 검출기; 및 상기 상태 검출기로부터 검출 결과를 전송받아, 상기 특정 프로그램 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들이 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태로 프로그램되도록, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들에 대한 프로그램 전압을 제어하는 제어 로직을 구비한다.

Description

플래시 메모리 장치, 및 이의 프로그램 및 독출 방법 {Flash memory device, and method of programming and reading the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 인접하는 메모리 셀간의 프로그램 교란 문제를 해결할 수 있는 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법에 관한 것이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
플래시 메모리는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 SLC(Single-Level Cell) 플래시 메모리와 하나의 메모리 셀에 두 비트 이상의 데이터를 저장하는 MLC(Multi-Level Cell) 플래시 메모리로 구분된다. MLC 플래시 메모리 장치에서는 특히, 데이터의 신뢰성 확보가 중요시 된다.
본 발명이 이루고자하는 기술적 과제는 인접하는 메모리 셀간의 프로그램 교란 문제를 해결할 수 있는 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법을 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 m 비트 멀티레벨 플래시 메모리 장치는, 대응되는 워드 라인과 비트 라인 사이에 연결되고, 이레이즈 상태 및 제 1 프로그램 상태 내지 제 N-1 프로그램 상태를 갖는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이; 상기 메모리 셀들 중 상기 이레이즈 상태의 메모리 셀을 검출하는 상태 검출기; 및 상기 상태 검출기로부터 검출 결과를 전송받아, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들이 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태로 프로그램되도록, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들에 대한 프로그램 전압을 제어하는 제어 로직을 구비한다.
바람직하게는, 상기 제어 로직은 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태가, 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태 중 대응되는 프로그램 상태에 대한 전압 분포보다 낮은 전압 방향으로 이동된 전압 분포를 갖도록, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들의 프로그램 전압을 조절할 수 있다.
바람직하게는, 상기 제어 로직은 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태가 k(k는 N-2 이하의 자연수)개 구비되도록 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들의 프로그램 전압을 조절할 수 있다.
바람직하게는, 상기 제어 로직은 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들의 프로그램 상태를 검증하는 검증 전압이 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태에 대응되도록 조절할 수 있다. 이때, 상기 제어 로직은 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태에 대한 검증 전압의 전압 레벨을, 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태 중 대응되는 프로그램 상태에 대한 검증 전압보다 낮게 설정할 수 있다.
바람직하게는, 상기 제어 로직은 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들의 프로그램 상태를 독출하는 독출 전압이 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태에 대응되도록 조절할 수 있다. 이때, 상기 제어 로직은 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태에 대한 독출 전압이, 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태의 전압 분포와 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태 중 대응되는 프로그램 상태에 대한 전압 분포의 가운데 위치하는 전압의 크기를 갖도록 설정할 수 있다.
바람직하게는, 상기 제어 로직은 상기 m비트 멀티레벨 플래시 메모리 장치가 LSB 페이지에 대한 프로그램을 수행한 후 MSB 페이지를 프로그램하는 때에, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들에 대한 프로그램 전압을 제어할 수 있습니다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템 장치는 상기 m 비트 멀티레벨 플래시 메모리 장치; 및 상기 m 비트 멀티레벨 플래시 메모리 장치로의 데이터 기입 동작 및 상기 M비트멀티레벨 플래시 메모리 장치로부터의 데이터 독출 동작을 제어하는 메모리 컨트롤러를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치를 나타내는 블럭도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는 데이터를 저장하기 위한 메모리 셀 어레이(110), 입출력 인터페이스(150)를 통해 제공되는 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)의 대응되는 워드 라인을 선택하는 로우 디코더(140), 선택된 워드 라인에 대응되는 페이지를 저장하는 페이지 버퍼(120) 및 입출력 인터페이스(150)를 통해 제공되는 어드레스(ADDR)에 응답하여 대응되는 페이지 버퍼의 비트 라인을 선택하여 데이터(DTA)를 기입 또는 독출하는 칼럼 디코더(130)을 구비한다.
도 1의 플래시 메모리 장치(100)는 또한, 입출력 인터페이스(150)를 통해 제공되는 명령어(CMD) 등에 응답하여 도 1의 각 구성 요소들은 제어하는 제어 신호(XCON)를 생성하는 제어 로직(160) 및 제어 신호(XCON)에 대응되는 동작 전압(Vopr)을 도 1의 각 구성 요소들에게 인가하는 전압 생성기(120)를 더 구비한다.
나아가, 도 1의 플래시 메모리 장치(100)는 메모리 셀 어레이(110)의 메모리 셀들의 프로그램 상태를 검출하여, 그 검출 결과(XDET)를 제어 로직(160)에 전달한다. 다만, 도 1은 페이지 버퍼(120)의 데이터(DTA)를 검출하는 것으로 도시하고 있으나, 페이지 버퍼의 데이터는 메모리 셀 어레이의 데이터와 대응되므로, 양자를 구분하지 아니함을 알려둔다.
제어 로직(160)은 검출 결과에 응답하여, 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태에 따른 문턱 전압, 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들에 대한 검증 전압 및 독출 전압이 조절되도록 전압 생성기(120)를 제어한다.
이에 대하여 더 자세히 설명한다. 다만, 제어 로직이 이레이즈 상태가 아닌 다른 프로그램 상태에 인접한 메모리 셀들의 프로그램 전압 등을 조절할 수도 있을 것이나, 설명의 편의를 위해 이하에서는 이레이즈 상태에 한정하여 설명된다.
도 2는 도 1의 메모리 셀 어레이의 메모리 셀들의 프로그램 상태의 일 예를 나타내는 도면이다.
도 2를 참조하면, 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들은 각각 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2) 및 제 3 프로그램 상태(P3)로 프로그램 될 수 있다. 설명의 편의를 위해, 도 2는 이레이즈(erase) 상태(E)의 메모리 셀에 인접한 메모리 셀들 중에는 이레이즈 상태가 존재하지 아니하는 것으로 도시한다. 그러나, 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중에는 이레이즈 상태가 존재하더라도, 동일한 이레이즈 상태의 인접한 메모리 셀들 간에는 후술되는 전하의 이동이 야기되지 아니하고, 이레이즈 상태의 다른 메모리 셀에 인접한 다른 메모리 셀들에는 후술되는 메모리 셀들과 동일하게 취급될 수 있음을 알려둔다.
다시 도 2를 참조하면, 2-비트 멀티레벨 플래시 메모리 장치에서의 각 프로그램 상태에 대한 셀 문턱 전압 분포는 도 3에 도시되는 바와 같다. 이레이즈 상태(E) 및 프로그램 상태들(P1, P2, P3)은, 각각 "11", "10", "00" 및 "01"의 데이터 값을 나타낼 수 있다. 이때, 2-비트 멀티레벨 플래시 메모리 장치는 도 4에 도시되는 바와 같이, LSB 페이지에 대한 프로그램을 먼저 수행한 후 MSB 페이지에 대한 프로그램을 수행하여 도 3과 같은 전압 분포를 가질 수 있다.
도 1의 플래시 메모리 장치에서는 메모리 셀의 각 프로그램 상태를 검증하기 위해, 도 3에 도시되는 바와 같이, 각 프로그램 상태의 셀 문턱 전압 분포가 시작되는 전압보다 조금 낮은 전압으로 검증 전압이 설정될 수 있다. 또한, 독출 전압은 각 프로그램 상태의 셀 문턱 전압 분포의 가운데 위치하는 전압의 크기로 독출 전압이 설정될 수 있다.
그런데, 도 2와 같이 이레이즈 상태(E)의 메모리 셀들은, 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들이 제 1 프로그램 상태(P1), 제 2 프로그램 상태 (P2), 제 3 프로그램 상태(P3) 등으로 프로그램됨에 따라 디스터브(disturb)를 받아서 도 3의 이레이즈 셀 문턱 전압분포가 높은 전압 방향으로 이동하게 된다. 또한, 이레이즈 상태(E)의 메모리 셀에 인접하여 각각 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2) 및 제 3 프로그램 상태(P3)로 프로그램되는 메모리 셀들의 문턱 전압 분포는 시간이 지남에 따라 도 3의 셀 문턱 전압 분포보다 낮은 전압 방향으로 이동되거나 산포가 넓어질 수 있다.
이와 같이 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들의 문턱 전압 분포가 달라지는 경우, 플래시 메모리 장치는 프로그램 또는 독출에 대하여 오동작을 수행할 수 있다. 따라서, 본 발명의 실시예에 따른 플래시 메모리 장치는 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태를 검증하고 독출함에 있어, 검증 전압 및/또는 독출 전압을 도 3과 달리 설정한다.
이하에서는 구체적인 예를 들어, 본 발명의 실시예에 따른 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태의 셀 문턱 전압 분포를 설명한다.
도 5는 도 1의 플래시 메모리 장치에서의 본 발명의 제 1 실시예에 따른 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태에 대한 셀 문턱 전압 분포를 나타내는 도면이다.
도 1 및 도 5를 참조하면, 도 1의 상태 검출기(170)가 이레이즈 상태(E)의 메모리 셀을 검출하면, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메 모리 셀들 중 제 1 프로그램 상태(P1)로 프로그램되어야 할 메모리 셀이 제 1 수정 프로그램 상태(P1')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 도 5의 (a)에 도시되는 바와 같이, 제 1 수정 프로그램 상태(P1')에 대한 전압 분포는 제 1 프로그램 상태(P1)보다 낮은 전압 영역에서 형성됨을 알 수 있다.
이때, 제어 로직(160)은 도 5의 (a)에 도시되는 바와 같이, 제 1 수정 프로그램 상태(P1')로 프로그램된 메모리 셀에 대하여, 제 1 검증 전압(Vvrf1)이 아닌 제 1 수정 검증 전압(Vvrf1')으로 검증 동작을 수행할 수 있다. 제 1 수정 검증 전압(Vvrf1')은 제 1 검증 전압(Vvrf1)보다 낮은 전압으로 설정될 수 있다.
마찬가지로, 도 5의 (b)에 도시되는 바와 같이, 제 1 수정 프로그램 상태(P1')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 1 독출 전압(Vred1)이 아닌 제 1 수정 독출 전압(Vred1')으로 독출 동작을 수행되도록 제어할 수 있다. 이때, 제 1 수정 독출 전압(Vred1')은 제 1 독출 전압(Vred1)보다 낮은 전압으로 설정될 수 있다.
다만, 도 5의 (b)는 본 발명의 제 1 실시예에서 프로그램 상태가 조절되지 아니한 제 2 프로그램 상태(P2)에 대한 제 2 독출 전압(Vred2)은 조절되지 아니하는 것으로 도시하고 있으나, 제 2 독출 전압(Vred2)이 제 1 수정 프로그램 상태(P1')와 제 2 프로그램 상태(P2)에 대한 전압 분포의 가운데에 위치하는 전압 값으로 설정되도록 조절될 수도 있다.
도 6은 도 1의 플래시 메모리 장치에서의 본 발명의 제 2 실시예에 따른 이레 이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태에 대한 셀 문턱 전압 분포를 나타내는 도면이다.
도 1 및 도 6을 참조하면, 도 1의 상태 검출기(170)가 이레이즈 상태(E)의 메모리 셀을 검출하면, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중 제 2 프로그램 상태(P2)로 프로그램되어야 할 메모리 셀이 제 2 수정 프로그램 상태(P2')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 도 6의 (a)에 도시되는 바와 같이, 제 2 수정 프로그램 상태(P2')에 대한 전압 분포는 제 2 프로그램 상태(P2)보다 낮은 전압 영역에서 형성됨을 알 수 있다.
이때, 제어 로직(160)은 도 6의 (a)에 도시되는 바와 같이, 제 2 수정 프로그램 상태(P2')로 프로그램된 메모리 셀에 대하여, 제 2 검증 전압(Vvrf2)이 아닌 제 2 수정 검증 전압(Vvrf2')으로 검증 동작을 수행할 수 있다. 제 2 수정 검증 전압(Vvrf2')은 제 2 검증 전압(Vvrf2)보다 낮은 전압으로 설정될 수 있다.
마찬가지로, 도 6의 (b)에 도시되는 바와 같이, 제 2 수정 프로그램 상태(P2')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 2 독출 전압(Vred2)이 아닌 제 2 수정 독출 전압(Vred2')으로 독출 동작을 수행되도록 제어할 수 있다. 이때, 제 2 수정 독출 전압(Vred2')은 제 2 독출 전압(Vred2)보다 낮은 전압으로 설정될 수 있다.
다만, 도 6의 (b)는 본 발명의 제 2 실시예에서 프로그램 상태가 조절되지 아니한 제 3 프로그램 상태(P3)에 대한 제 3 독출 전압(Vred3)은 조절되지 아니하는 것으로 도시하고 있으나, 제 3 독출 전압(Vred3)이 제 2 수정 프로그램 상태(P2')와 제 3 프로그램 상태(P3)에 대한 전압 분포의 가운데에 위치하는 전압 값으로 설정되도록 조절될 수도 있다.
도 7은 도 1의 플래시 메모리 장치에서의 본 발명의 제 2 실시예에 따른 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태에 대한 셀 문턱 전압 분포를 나타내는 도면이다.
도 1 및 도 7을 참조하면, 도 1의 상태 검출기(170)가 이레이즈 상태(E)의 메모리 셀을 검출하면, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중 제 3 프로그램 상태(P3)로 프로그램되어야 할 메모리 셀이 제 3 수정 프로그램 상태(P3')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 도 7의 (a)에 도시되는 바와 같이, 제 3 수정 프로그램 상태(P3')에 대한 전압 분포는 제 3 프로그램 상태(P3)보다 낮은 전압 영역에서 형성됨을 알 수 있다.
이때, 제어 로직(160)은 도 7의 (a)에 도시되는 바와 같이, 제 3 수정 프로그램 상태(P3')로 프로그램된 메모리 셀에 대하여, 제 3 검증 전압(Vvrf3)이 아닌 제 3 수정 검증 전압(Vvrf3')으로 검증 동작을 수행할 수 있다. 제 3 수정 검증 전압(Vvrf3')은 제 3 검증 전압(Vvrf3)보다 낮은 전압으로 설정될 수 있다.
마찬가지로, 도 7의 (b)에 도시되는 바와 같이, 제 3 수정 프로그램 상태(P3')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 3 독출 전압(Vred3)이 아닌 제 3 수정 독출 전압(Vred3')으로 독출 동작을 수행되도록 제어할 수 있다. 이 때, 제 3 수정 독출 전압(Vred3')은 제 3 독출 전압(Vred3)보다 낮은 전압으로 설정될 수 있다.
이렇듯, 본 발명의 실시예에 따른 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법은, 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들에 대하여 하나의 프로그램 상태를 더 설정하고 그에 대응되는 검증 전압 및 독출 전압을 설정함으로써, 플래시 메모리 장치의 프로그램 및 독출에 대한 신뢰성을 향상시킬 수 있다.
도 8은 도 1의 플래시 메모리 장치에서의 본 발명의 제 4 실시예에 따른 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태에 대한 셀 문턱 전압 분포를 나타내는 도면이다.
도 1 및 도 8을 참조하면, 도 1의 상태 검출기(170)가 이레이즈 상태(E)의 메모리 셀을 검출하면, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중 제 1 프로그램 상태(P1)로 프로그램되어야 할 메모리 셀이 제 1 수정 프로그램 상태(P1')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 또한, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중 제 2 프로그램 상태(P2)로 프로그램되어야 할 메모리 셀이 제 2 수정 프로그램 상태(P2')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 이때, 제 1 수정 프로그램 상태(P1')에 대한 전압 분포는 제 1 프로그램 상태(P1)보다 낮은 전압 영역에서 형성되고, 제 2 수정 프로그램 상태(P2')에 대한 전압 분포는 제 2 프로그램 상태(P2)보다 낮은 전압 영역에서 형성될 수 있다.
이 경우, 제어 로직(160)은 도 8의 (a)에 도시되는 바와 같이, 제 1 수정 프로그램 상태(P1')로 프로그램된 메모리 셀에 대하여, 제 1 검증 전압(Vvrf1)이 아닌 제 1 수정 검증 전압(Vvrf1')으로 검증 동작을 수행할 수 있다. 또한, 제어 로직(160)은 제 2 수정 프로그램 상태(P2')로 프로그램된 메모리 셀에 대하여, 제 2 검증 전압(Vvrf2)이 아닌 제 2 수정 검증 전압(Vvrf2')으로 검증 동작을 수행할 수 있다. 이때, 제 1 수정 검증 전압(Vvrf1')은 제 1 검증 전압(Vvrf1)보다 낮은 전압으로 설정되고 제 2 수정 검증 전압(Vvrf2')은 제 2 검증 전압(Vvrf2)보다 낮은 전압으로 설정될 수 있다.
마찬가지로, 도 8의 (b)에 도시되는 바와 같이, 제 1 수정 프로그램 상태(P1')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 1 독출 전압(Vred1)이 아닌 제 1 수정 독출 전압(Vred1')으로 독출 동작을 수행되도록 제어할 수 있다. 또한, 제 2 수정 프로그램 상태(P2')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 2 독출 전압(Vred2)이 아닌 제 2 수정 독출 전압(Vred2')으로 독출 동작을 수행되도록 제어할 수 있다. 이때, 제 1 수정 독출 전압(Vred1')은 제 1 독출 전압(Vred1)보다 낮은 전압으로 설정되고, 제 2 수정 독출 전압(Vred2')은 제 2 독출 전압(Vred2)보다 낮은 전압으로 설정될 수 있다.
다만, 도 8의 (b)는 본 발명의 제 4 실시예에서 프로그램 상태가 조절되지 아니한 제 3 프로그램 상태(P3)에 대한 제 3 독출 전압(Vred3)은 조절되지 아니하는 것으로 도시하고 있으나, 제 3 독출 전압(Vred3)이 제 2 수정 프로그램 상태(P2')와 제 3 프로그램 상태(P3)에 대한 전압 분포의 가운데에 위치하는 전압 값으로 설 정되도록 조절될 수도 있다.
도 9는 도 1의 플래시 메모리 장치에서의 본 발명의 제 5 실시예에 따른 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태에 대한 셀 문턱 전압 분포를 나타내는 도면이다.
도 1 및 도 9를 참조하면, 도 1의 상태 검출기(170)가 이레이즈 상태(E)의 메모리 셀을 검출하면, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중 제 2 프로그램 상태(P2)로 프로그램되어야 할 메모리 셀이 제 2 수정 프로그램 상태(P2')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 또한, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중 제 3 프로그램 상태(P3)로 프로그램되어야 할 메모리 셀이 제 3 수정 프로그램 상태(P3')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 이때, 제 2 수정 프로그램 상태(P2')에 대한 전압 분포는 제 2 프로그램 상태(P2)보다 낮은 전압 영역에서 형성되고, 제 3 수정 프로그램 상태(P3')에 대한 전압 분포는 제 3 프로그램 상태(P3)보다 낮은 전압 영역에서 형성될 수 있다.
이 경우, 제어 로직(160)은 도 9의 (a)에 도시되는 바와 같이, 제 2 수정 프로그램 상태(P2')로 프로그램된 메모리 셀에 대하여, 제 2 검증 전압(Vvrf2)이 아닌 제 2 수정 검증 전압(Vvrf2')으로 검증 동작을 수행할 수 있다. 또한, 제어 로직(160)은 제 3 수정 프로그램 상태(P3')로 프로그램된 메모리 셀에 대하여, 제 3 검증 전압(Vvrf3)이 아닌 제 3 수정 검증 전압(Vvrf3')으로 검증 동작을 수행할 수 있다. 이때, 제 2 수정 검증 전압(Vvrf2')은 제 2 검증 전압(Vvrf2)보다 낮은 전압 으로 설정되고 제 3 수정 검증 전압(Vvrf3')은 제 3 검증 전압(Vvrf3)보다 낮은 전압으로 설정될 수 있다.
마찬가지로, 도 9의 (b)에 도시되는 바와 같이, 제 2 수정 프로그램 상태(P2')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 2 독출 전압(Vred2)이 아닌 제 2 수정 독출 전압(Vred2')으로 독출 동작을 수행되도록 제어할 수 있다. 또한, 제 3 수정 프로그램 상태(P3')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 3 독출 전압(Vred3)이 아닌 제 3 수정 독출 전압(Vred3')으로 독출 동작을 수행되도록 제어할 수 있다. 이때, 제 2 수정 독출 전압(Vred2')은 제 3 독출 전압(Vred3)보다 낮은 전압으로 설정되고, 제 3 수정 독출 전압(Vred3')은 제 3 독출 전압(Vred3)보다 낮은 전압으로 설정될 수 있다.
도 10은 도 1의 플래시 메모리 장치에서의 본 발명의 제 6 실시예에 따른 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태에 대한 셀 문턱 전압 분포를 나타내는 도면이다.
도 1 및 도 10을 참조하면, 도 1의 상태 검출기(170)가 이레이즈 상태(E)의 메모리 셀을 검출하면, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중 제 1 프로그램 상태(P1)로 프로그램되어야 할 메모리 셀이 제 1 수정 프로그램 상태(P1')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 또한, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중 제 3 프로그램 상태(P3)로 프로그램되어야 할 메모리 셀이 제 3 수정 프로그램 상태(P3')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 이때, 제 1 수정 프로그램 상태(P1')에 대한 전압 분포는 제 1 프로그램 상태(P1)보다 낮은 전압 영역에서 형성되고, 제 3 수정 프로그램 상태(P3')에 대한 전압 분포는 제 3 프로그램 상태(P3)보다 낮은 전압 영역에서 형성될 수 있다.
이 경우, 제어 로직(160)은 도 10의 (a)에 도시되는 바와 같이, 제 1 수정 프로그램 상태(P1')로 프로그램된 메모리 셀에 대하여, 제 1 검증 전압(Vvrf1)이 아닌 제 1 수정 검증 전압(Vvrf1')으로 검증 동작을 수행할 수 있다. 또한, 제어 로직(160)은 제 3 수정 프로그램 상태(P3')로 프로그램된 메모리 셀에 대하여, 제 3 검증 전압(Vvrf3)이 아닌 제 3 수정 검증 전압(Vvrf3')으로 검증 동작을 수행할 수 있다. 이때, 제 1 수정 검증 전압(Vvrf1')은 제 1 검증 전압(Vvrf1)보다 낮은 전압으로 설정되고 제 3 수정 검증 전압(Vvrf3')은 제 3 검증 전압(Vvrf3)보다 낮은 전압으로 설정될 수 있다.
마찬가지로, 도 10의 (b)에 도시되는 바와 같이, 제 1 수정 프로그램 상태(P1')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 1 독출 전압(Vred1)이 아닌 제 1 수정 독출 전압(Vred1')으로 독출 동작을 수행되도록 제어할 수 있다. 또한, 제 3 수정 프로그램 상태(P3')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 3 독출 전압(Vred3)이 아닌 제 3 수정 독출 전압(Vred3')으로 독출 동작을 수행되도록 제어할 수 있다. 이때, 제 1 수정 독출 전압(Vred1')은 제 1 독출 전압(Vred1)보다 낮은 전압으로 설정되고, 제 3 수정 독출 전압(Vred3')은 제 3 독출 전압(Vred3)보다 낮은 전압으로 설정될 수 있다.
다만, 도 10의 (b)는 본 발명의 제 6 실시예에서 프로그램 상태가 조절되지 아 니한 제 2 프로그램 상태(P2)에 대한 제 2 독출 전압(Vred2)은 조절되지 아니하는 것으로 도시하고 있으나, 제 2 독출 전압(Vred2)이 제 1 수정 프로그램 상태(P1')와 제 2 프로그램 상태(P2)에 대한 전압 분포의 가운데에 위치하는 전압 값으로 설정되도록 조절될 수도 있다.
이렇듯, 본 발명의 실시예에 따른 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법은, 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들에 대하여 두 개의 프로그램 상태를 더 설정하고 그에 대응되는 검증 전압 및 독출 전압을 설정함으로써, 플래시 메모리 장치의 프로그램 및 독출에 대한 신뢰성을 향상시킬 수 있다.
도 11은 도 1의 플래시 메모리 장치에서의 본 발명의 제 6 실시예에 따른 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태에 대한 셀 문턱 전압 분포를 나타내는 도면이다.
도 1 및 도 11을 참조하면, 도 1의 상태 검출기(170)가 이레이즈 상태(E)의 메모리 셀을 검출하면, 제어 로직(160)은 이레이즈 상태(E)의 메모리 셀에 인접한 메모리 셀들 중 제 1 프로그램 상태(P1) 내지 제 3 프로그램 상태(P3)로 프로그램되어야 할 메모리 셀들이 제 1 수정 프로그램 상태(P1') 내지 제 3 수정 프로그램 상태(P3')가 되도록 해당 메모리 셀에 인가되는 프로그램 전압을 조절할 수 있다. 이때, 제 1 수정 프로그램 상태(P1') 내지 제 3 수정 프로그램 상태(P3')에 대한 전압 분포는 각각 대응되는 프로그램 상태보다 낮은 전압 영역에서 형성될 수 있다.
이 경우, 제어 로직(160)은 도 11의 (a)에 도시되는 바와 같이, 제 1 수정 프 로그램 상태(P1') 내지 제 3 수정 프로그램 상태(P3')로 프로그램된 메모리 셀에 대하여, 제 1 검증 전압(Vvrf1) 내지 제 3 검증 전압(Vvrf3)이 아닌 제 1 수정 검증 전압(Vvrf1') 내지 제 3 수정 검증 전압(Vvrf3') 중 대응되는 전압으로 검증 동작을 수행할 수 있다. 이때, 제 1 수정 검증 전압(Vvrf1') 내지 제 3 수정 검증 전압(Vvrf3')은 대응되는 검증 전압보다 낮은 전압으로 설정될 수 있다.
마찬가지로, 도 11의 (b)에 도시되는 바와 같이, 제 1 수정 프로그램 상태(P1') 내지 제 3 수정 프로그램 상태(P3')로 프로그램된 메모리 셀에 대하여, 제어 로직(160)은 제 1 독출 전압(Vred1) 내지 제 3 독출 전압(Vred3)이 아닌 제 1 수정 독출 전압(Vred1') 내지 제 3 수정 독출 전압(Vred3') 중 대응되는 전압으로 독출 동작을 수행되도록 제어할 수 있다. 이때, 제 1 수정 독출 전압(Vred1') 내지 제 3 수정 독출 전압(Vred3')은 각각 대응되는 독출 전압보다 낮은 전압으로 설정될 수 있다.
이렇듯, 본 발명의 실시예에 따른 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법은, 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들에 대하여 세 개의 프로그램 상태를 더 설정하고 그에 대응되는 검증 전압 및 독출 전압을 설정함으로써, 플래시 메모리 장치의 프로그램 및 독출에 대한 신뢰성을 향상시킬 수 있다.
이상에서는 2-비트 멀티레벨 플래시 메모리 장치에 대한 동작을 설명하였다. 그러나 이에 한정되는 것은 아니고 3-비트 이상의 멀티레벨 플래시 메모리 장치에서도 본 발명의 기술적 사상이 적용될 수 있다. 예를 들어, 이레이즈 상태 및 제 1 프로그램 상태 내지 제 7 프로그램 상태를 갖는 3비트 멀티레벨 플래시 메모리 장치의 경우, 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀에 대하여 추가적인 제 8 프로그램 상태로 프로그램 할 수도 있다. 그 밖의 3-비트 이상의 멀티레벨 플래시 메모리 장치에서의 프로그램 및 독출 방법에 대하여는 상기의 기재로부터 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있는 사항이므로, 이에 대한 자세한 설명은 생략한다.
또한, PRAM, MRAM, FeRAM, DRAM 등의 플래시 메모리 이외의 다른 메모리 장치에서도 본 발명의 기술적 사상이 적용될 수 있다.
도 12는 본 발명의 실시예에 따른 플래시 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
본 발명에 따른 컴퓨팅 시스템 장치(1200)는 버스(1260)에 전기적으로 연결된 마이크로프로세서(1230), 사용자 인터페이스(1250), 그리고 메모리 컨트롤러(1212) 및 플래시 메모리 장치(1211)를 구비하는 메모리 시스템 장치(1210)을 포함할 수 있다. 플래시 메모리 장치(1211)에는 마이크로프로세서(1230)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(1212)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템 장치(1200)는 나아가, 램(1240) 및 파워 공급 장치(1220)을 더 구비할 수 있다.
본 발명에 따른 컴퓨팅 시스템 장치(1200)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명에 따른 컴퓨팅 시스템 장 치(1000)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
바람직하게는, 메모리 컨트롤러(1212)와 플래시 메모리 장치(1211)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
상기에서 설명된 본 발명에 따른 플래시 메모리 장치는 도 13에 도시되는 바와 같이, 메모리 컨트롤러(1320)와 함께, 메모리 카드(1300)를 구성할 것이다. 이러한 경우, 메모리 컨트롤러(1320)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 도 13의 메모리 컨트롤러(1320)에 구비되고 있는 CPU(1322), SRAM(1321), HOST I/F(1323), ECC(1324), MEMORY I/F(1325) 및 버스(1326)의 구조 및 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
상기에서 설명된 본 발명에 따른 플래시 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
예를 들어, 도 1의 플래시 메모리 장치는 이레이즈 상태의 메모리 셀의 검출 및 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들에 인가되는 전압의 제어를 각각 상태 검출기 및 제어 로직에 의하고 있으나, 이에 한정되는 것은 아니고, 도 12에 도시되는 메모리 컨트롤러 등에 의하여도 수행될 수 있다.
또한, 이상에서는 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀에 대한 프로그램 상태만을 달리하였으나, 이에 한정되는 것은 아니다. 도 14에 도시되는 바와 같이, 특정 데이터의 패턴(pattern)을 이레이즈 상태 및 제 1 프로그램 상태 내지 제 N-1 프로그램 상태가 아닌 다른 프로그램 상태 (제 N 프로그램 상태)로 프로그램할 수도 있다. 이때, 특정 데이터 패턴은 자주 반복되어 프로그램되는 데이터 값일 수 있다.
예를 들어, 도 14의 (a)와 같이, 이레이즈 상태 및 제 1 프로그램 상태(P1) 내지 제 3 프로그램 상태(P3)를 구비하는 2비트 멀티-레벨 플래시 메모리 장치에서, 데이터 패턴 "1110"이 자주 반복되어 프로그램된다면, 데이터 패턴 "1110"을 제 4 프로그램 상태(P4)로 프로그램될 수 있다. 이를 위해, 도 1의 제어 로직(160)은 프로그램하고자 하는 데이터로부터 특정된 데이터 패턴이 있는지를 검출하고 특정 데이터 패턴에 대응되는 프로그램 전압이 메모리 셀에 인가되도록 제어할 수 있다. 마찬가지로, 도 14의 (b)에서와 같이 2-비트 멀티레벨 메모리에서 '1101'의 데이터가 자주 반복된다면 이 데이터를 특정 데이터 패턴으로 설정하고, 해당 데이터 패턴에 대하여 제 4 프로그램 상태(P4)로 프로그램할 수 있다.
또한, 상기 제어 로직은 프로그램될 데이터로부터 상기 특정 데이터 패턴을 결정할 수 있고, host 등의 외부 인터페이스로부터 상기 특정 데이터 패턴에 대한 정보를 받을 수 있다. 상기의 특정 데이터 패턴은 메모리 셀 어레이의 특정 영역에 기록될 수 있다. 나아가, 도 14의 (a)에 도시되는 바와 같이, 제 N 프로그램 상태는 이레이즈 상태 및 제 1 프로그램 상태 내지 제 N-1 프로그램 중 인접하여 위치하는 프로그램 상태들 사이에 위치할 수 있고, 도 14의 (b)와 같이 제 N-1 프로그램 상태보다 높은 전압 상태로 위치할 수도 있다.
상기와 같은 본 발명의 실시예에 따른 프로그램 방법은, 복수개의 celll에 프로그램되어질 데이터를 묶어서 하나의 cell에 제 N 프로그램 상태로 프로그램하므로 데이터를 압축하는 효과가 있다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치를 나타내는 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 메모리 셀들의 프로그램 상태의 일 예를 나타내는 도면이다.
도 3은 2-비트 멀티레벨 플래시 메모리 장치에서의 각 프로그램 상태에 대한 셀 문턱 전압 분포를 나타내는 도면이다.
도 4는 2-비트 멀티레벨 플래시 메모리 장치에서의 LSB 페이지에 대한 프로그램 후 MSB 프로그램을 수행하는 동작을 나타내는 도면이다.
도 5 내지 도 11은 도 1의 플래시 메모리 장치에서의 이레이즈 상태의 메모리 셀에 인접한 메모리 셀들의 프로그램 상태에 대한 셀 문턱 전압 분포를 나타내는 도면이다.
도 12는 본 발명의 실시예에 따른 플래시 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
도 13은 본 발명의 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 나타내는 블럭도이다.
도 14는 본 발명의 실시예에 따른 데이터 압축과 결합한 프로그램 방법을 설명하기 위한 도면이다.

Claims (10)

  1. m(m은 자연수)비트 멀티레벨 플래시 메모리 장치에 있어서,
    대응되는 워드 라인과 비트 라인 사이에 연결되고, 이레이즈 상태 및 제 1 프로그램 상태 내지 제 N(N은 2m)-1 프로그램 상태를 갖는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 메모리 셀들 중 상기 이레이즈 상태의 메모리 셀을 검출하는 상태 검출기; 및
    상기 상태 검출기로부터 검출 결과를 전송받아, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들이 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태로 프로그램되도록, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들에 대한 프로그램 전압을 제어하는 제어 로직을 구비하는 것을 특징으로 하는 m비트 멀티레벨 플래시 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어 로직은,
    상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태가, 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태 중 대응되는 프로그램 상태에 대한 전압 분포보다 낮은 전압 방향으로 이동된 전압 분포를 갖도록, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들의 프로그램 전 압을 조절하는 것을 특징으로 하는 m비트 멀티레벨 플래시 메모리 장치.
  3. 제 1 항에 있어서, 상기 제어 로직은,
    상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태가 k(k는 N-2 이하의 자연수)개 구비되도록 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들의 프로그램 전압을 조절하는 것을 특징으로 하는 m비트 멀티레벨 플래시 메모리 장치.
  4. 제 1 항에 있어서, 상기 제어 로직은,
    상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들의 프로그램 상태를 검증하는 검증 전압이 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태에 대응되도록 조절하는 것을 특징으로 하는 m비트 멀티레벨 플래시 메모리 장치.
  5. 제 4 항에 있어서, 상기 제어 로직은,
    상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태에 대한 검증 전압의 전압 레벨을, 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태 중 대응되는 프로그램 상태에 대한 검증 전압보다 낮게 설정하는 것을 특징으로 하는 m비트 멀티레벨 플래시 메모리 장치.
  6. 제 1 항에 있어서, 상기 제어 로직은,
    상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들의 프로그램 상태를 독출하는 독출 전압이 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태에 대응되도록 조절하는 것을 특징으로 하는 m비트 멀티레벨 플래시 메모리 장치.
  7. 제 6 항에 있어서, 상기 제어 로직은,
    상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태에 대한 독출 전압이, 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태의 전압 분포와 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태 중 대응되는 프로그램 상태에 대한 전압 분포의 가운데 위치하는 전압의 크기를 갖도록 설정하는 것을 특징으로 하는 m비트 멀티레벨 플래시 메모리 장치.
  8. 제 1 항에 있어서, 상기 제어 로직은,
    상기 M비트멀티레벨 플래시 메모리 장치가 LSB 페이지에 대한 프로그램을 수행한 후 MSB 페이지를 프로그램하는 때에, 상기 이레이즈 상태의 메모리 셀에 인접하여 위치하는 메모리 셀들에 대한 프로그램 전압을 제어하는 것을 특징으로 하는 m비트 멀티레벨 플래시 메모리 장치.
  9. m(m은 자연수)비트 멀티레벨 플래시 메모리 장치에 있어서,
    대응되는 워드 라인과 비트 라인 사이에 연결되고, 이레이즈 상태 및 제 1 프로그램 상태 내지 제 N(N은 2m)-1 프로그램 상태를 갖는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 메모리 셀들 중 인접하여 위치하는 메모리 셀들에 프로그램 하고자 하는 데이터들이 제 1 데이터 패턴을 갖는지를 검출하는 상태 검출기; 및
    상기 상태 검출기로부터 검출 결과를 전송받아, 상기 인접하여 위치하는 메모리 셀들 중 하나의 메모리 셀이, 상기 제 1 데이터 패턴을 상기 이레이즈 상태 및 상기 제 1 프로그램 상태 내지 상기 제 N-1 프로그램 상태와 다른 프로그램 상태로 프로그램되도록, 메모리 셀들에 대한 프로그램 전압을 제어하는 제어 로직을 구비하는 것을 특징으로 하는 m비트 멀티레벨 플래시 메모리 장치.
  10. 제 1 항의 m비트 멀티레벨 플래시 메모리 장치; 및
    상기 m비트 멀티레벨 플래시 메모리 장치로의 데이터 기입 동작 및 상기 m비트 멀티레벨 플래시 메모리 장치로부터의 데이터 독출 동작을 제어하는 메모리 컨트롤러를 구비하는 것을 특징으로 하는 메모리 시스템 장치.
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