KR20120004742A - 비휘발성 메모리 및 이의 프로그램 방법 - Google Patents

비휘발성 메모리 및 이의 프로그램 방법 Download PDF

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KR20120004742A
KR20120004742A KR1020100065392A KR20100065392A KR20120004742A KR 20120004742 A KR20120004742 A KR 20120004742A KR 1020100065392 A KR1020100065392 A KR 1020100065392A KR 20100065392 A KR20100065392 A KR 20100065392A KR 20120004742 A KR20120004742 A KR 20120004742A
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Abstract

비휘발성 메모리의 동작방법이 개시된다. 비휘발성 메모리의 동작방법은, 목표 레벨로 다수의 메모리 셀을 프로그램하는 단계; 상기 목표 레벨보다 더 높은 보정 레벨을 기준으로 상기 다수의 메모리 셀을 검증해, 상기 보정 레벨 이하로 언더 프로그램된 메모리 셀을 선별하는 단계; 및 상기 선별된 메모리 셀에 대해 상기 보정 레벨로 프로그램하는 단계를 포함한다.

Description

비휘발성 메모리 및 이의 프로그램 방법{NON-VOLATILE MEMORY AND METHOD FOR OPERATING THE SAME}
본 발명은 비휘발성 메모리에 관한 것으로, 특히 비휘발성 메모리의 프로그램 동작에 관한 것이다.
일반적인 반도체 메모리 장치에서는 하나의 메모리 셀에 1비트의 데이터가 저장된다. 하지만, NAND플래쉬와 같은 비휘발성 메모리 장치에서 하나의 메모리 셀에 2비트의 데이터를 저장하여 저장 용량을 증가시키고, 집적도를 높이는 효과를 얻을 수 있다.
비휘발성 메모리에서는 메모리 셀에 저장된 데이터에 따라 메모리 셀의 문턱전압이 달라진다. 메모리 셀에 1비트의 데이터가 저장되는 경우, 문턱전압이 0V보다 낮으면 '1'데이터가 저장된 것으로 판단하고, 문턱전압이 0V보다 높으면 '0'데이터가 저장된 것으로 판단한다.
도 1은 메모리 셀에 2비트의 데이터가 저장되는 경우에 이상적인 문턱전압의 분포를 나타낸다.
도 1을 참조하면, 메모리 셀의 문턱전압의 레벨이 PV1보다 낮으면 '11'의 데이터가 저장된 것으로 판단된다. 메모리 셀의 문턱전압의 레벨이 PV1~PV2인 사이이면 '01'의 데이터가 저장된 것으로 판단된다. 메모리 셀의 문턱전압이 PV2~PV3에 해당하면 '00'의 데이터가 저장된 것으로 판단된다. 그리고 메모리 셀의 문턱전압이 PV3 이상이면 '10'의 데이터가 저장된 것으로 판단된다.
도 1은 프로그램 동작의 결과 메모리 셀이 매우 이상적인 문턱전압의 분포를 갖는 경우를 나타낸 것이다. 그러나 비휘발성 메모리 내에는 다수의 슬로우 셀(slow cell: 셀 특성상 보통의 메모리 셀보다 천천히 프로그램되는 메모리 셀) 및 소스 라인 바운싱(source line bouncing: 검증(verify) 동작 중 과도한 셀 전류로 인해 그라운드(ground)에 바운싱이 발생되어 본래의 검증 레벨보다 낮게 프로그램되는 현상)등의 이유로 인하여, 실제로는 도 2와 같이 언더(under) 프로그램된 셀들이 존재하게 된다.
도 2를 참조하면, '01'의 데이터를 갖는 메모리 셀들 중 일부의 메모리 셀이 PV1보다 낮은 문턱전압을 가지며, '00'의 데이터를 갖는 메모리 셀들 중 일부의 메모리 셀들이 PV2보다 낮은 문턱전압을 가지며, '10'의 데이터를 갖는 메모리 셀들 중 일부의 메모리 셀들이 PV3보다 낮은 문턱전압을 갖는 것을 확인할 수 있다.
이와 같이, 본래 가져야 하는 문턱전압보다 낮은 문턱전압을 갖는 언더 프로그램된 셀들이 존재하면, 리드 동작시 잘못된 데이터가 검출되는 페일이 발생한다.
본 발명은 언더 프로그램을 방지하는 비휘발성 메모리 및 이의 프로그램 방법을 제공하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명의 일실시예에 따른 비휘발성 메모리의 동작 방법은, 목표 레벨로 다수의 메모리 셀을 프로그램하는 단계; 상기 목표 레벨보다 더 높은 보정 레벨을 기준으로 상기 다수의 메모리 셀을 검증해, 상기 보정 레벨 이하로 언더 프로그램된 메모리 셀을 선별하는 단계; 및 상기 선별된 메모리 셀에 대해 상기 보정 레벨로 프로그램하는 단계를 포함한다.
상기 목표 레벨로 프로그램하는 단계와 상기 보정 레벨로 프로그램하는 단계는 ISPP 방식으로 이루어지고, 상기 보정 레벨로 프로그램하는 단계에서의 ISPP 스텝이 상기 목표 레벨로 프로그램하는 단계의 ISPP 스텝보다 작은 것을 특징으로 할 수 있다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리의 동작 방법은, 목표 레벨로 다수의 메모리 셀을 프로그램하는 단계; 상기 목표 레벨보다 낮은 제1보정 레벨과 상기 목표 레벨보다 높은 제1보정 레벨을 기준으로 상기 다수의 메모리 셀을 리드하는 단계; 및 상기 다수의 메모리 셀 중 문턱전압이 상기 제1보정 레벨보다 높고 상기 제2보정 레벨보다 낮은 메모리 셀에 대해 상기 제2보정 레벨로 프로그램하는 단계를 포함한다.
상기 목표 레벨로 프로그램하는 단계와 상기 제2보정 레벨로 프로그램하는 단계는 ISPP 방식으로 이루어지고, 상기 제2보정 레벨로 프로그램하는 단계에서의 ISPP 스텝이 상기 목표 레벨로 프로그램하는 ISPP 스텝보다 작은 것을 특징으로 할 수 있다.
또한, 본 발명의 일실시예에 따른 비휘발성 메모리는, 다수의 메모리 셀; 및 상기 다수의 메모리 셀을 프로그램하기 위한 하나 이상의 회로들을 포함하며, 상기 하나 이상의 회로들은 목표 레벨로 상기 다수의 메모리 셀을 프로그램한 후, 상기 목표 레벨보다 더 높은 보정 레벨을 기준으로 상기 다수의 메모리 셀을 검증해, 상기 보정 레벨 이하로 언더 프로그램된 메모리 셀을 선별하고, 상기 선별된 메모리 셀에 대해 상기 보정 레벨로 프로그램한다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리는, 다수의 메모리 셀; 및 상기 다수의 메모리 셀을 프로그램하기 위한 하나 이상의 회로들을 포함하며, 상기 하나 이상의 회로들은 목표 레벨로 상기 다수의 메모리 셀을 프로그램한 후, 상기 목표 레벨보다 낮은 제1보정 레벨과 상기 목표 레벨보다 높은 제2보정 레벨을 기준으로 상기 다수의 메모리 셀을 리드하고, 상기 다수의 메모리 셀 중 문턱전압이 상기 제1보정 레벨보다 높고 상기 제2보정 레벨보다 낮은 메모리 셀에 대해 상기 제2보정 레벨로 프로그램한다.
본 발명에 따르면, 일반적인 프로그램 동작의 완료 후에, 언더 프로그램된 메모리 셀들을 선별하기 위한 검증(리드) 동작이 한번 더 수행되고, 선별된 메모리 셀들에 대한 프로그램 동작이 다시 이루어진다.
따라서 비휘발성 메모리 내에 언더 프로그램된 메모리 셀이 존재하지 않게 되며, 그 결과 비휘발성 메모리의 신뢰성을 크게 향상시킬 수 있다.
도 1은 메모리 셀에 2비트의 데이터가 저장되는 경우에 이상적인 문턱전압의 분포를 나타낸 도면.
도 2는 언더 프로그램된 경우 문턱전압의 분포를 나타낸 도면.
도 3은 본 발명에 따른 비휘발성 메모리를 설명하기 위한 블록도.
도 4는 본 발명의 일실시예에 따른 비휘발성 메모리의 동작방법을 나타낸 순서도이며, 도 5a,b는 이를 설명하기 위한 도면임.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리의 동작방법을 나타낸 순서도이며, 도 7a,b는 이를 설명하기 위한 도면임.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 비휘발성 메모리를 설명하기 위한 블록도이다.
도 3을 참조하면, 비휘발성 메모리는, 메모리 어레이(310), 제어 회로(320), 전압 발생 회로(330), 로우 디코더(340), 페이지 버퍼 그룹(350), 열선택기(360), 입출력 회로(370), 그리고 페스/페일 회로(380)를 포함한다.
메모리 어레이(310)는 복수의 메모리 블록들을 포함한다. 도 3에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 페이지로 구성된다. 각각의 페이지는 복수의 메모리 셀로 구성된다. 비휘발성 메모리에서, 메모리 블록은 소거(erase)의 단위이고, 페이지는 리드(read) 또는 프로그램(program)의 단위이다.
한편, 각각의 메모리 블록은 복수의 메모리 스트링들(ST1 내지 ST4)을 포함한다. 도 3에는 그 중 네개의 메모리 스트링들(ST1 내지 ST4)이 도시되어 있다. 각각의 메모리 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인에 연결된다. 메모리 스트링들(ST1 내지 ST4)은 각각 대응하는 비트라인(BL1 내지 BL4)과 공통 소스 라인(CSL) 사이에 연결된다.
제어 회로(320)는 명령 신호에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(350)에 포함된 페이지 버퍼들(350a 내지 350d)을 제어하기 위한 제어신호들(PB SIGNALS)을 출력한다. 또한, 제어 회로(320)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(320)는 패스/페일 체크 회로(380)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 그 이후의 동작을 제어한다. 제어 회로(320)가 비휘발성 메모리 내의 회로들을 어떻게 제어하느냐에 따라서 프로그램, 리드, 소거 동작 등의 알고리즘이 변경된다.
전압 공급 회로(330, 340)는 제어 회로(320)의 신호(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 소거 또는 리드 동작에 필요한 동작전압들을 선택된 메모리 블록의 스트링들(ST1 내지 ST4)로 공급한다. 이러한 전압 공급 회로(330, 340)는 전압 발생 회로(330) 및 로우 디코더(340)를 포함한다.
전압 발생 회로(330)는 제어 회로(320)의 내부 명령 신호인 동작 신호들(READ, PGM, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 로우 디코더로 전달한다.
로우 디코더(340)는 제어 회로(320)의 로우 어드레스 신호들(RADD)에 응답하여 전압 발생 회로(330)에서 생성된 동작 전압들을 메모리 어레이(310)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1 내지 ST4)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(350)은 비트라인들(BL1 내지 BL4)과 각각 연결되는 페이지 버퍼들(350a 내지 350d)을 포함한다. 제어 회로(320)의 제어 신호들(PB SIGNALS)에 응답하여 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼들(150a 내지 150d)은 메모리 셀들(ca0, cb, cc0, cd0)의 프로그램 동작, 소거 동작 또는 리드 동작시 비트라인들(BL1 내지 BL4)을 프리차지 하거나, 비트라인들(BL1 내지 BL4)의 전압 변화에 따라 검출된 메모리 셀들(Ca0, Cb0, Cc0, Cd0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼(350)는 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BL4)의 전압을 조절하고, 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 저장된 데이터를 검출한다.
컬럼 선택 회로(360)는 제어 회로(320)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼들(150a 내지 150d)을 선택한다.
입출력 회로(370)는 외부로부터 입력된 데이터를 페이지 버퍼들(350a 내지 350d)로 입력하기 위하여 제어 회로(320)에 제어에 따라 데이터를 컬럼 선택 회로(360)에 전달한다. 컬럼 선택 회로(360)가 전달된 데이터를 페이지 버퍼들(350a 내지 350d)에 차례대로 입력하면 페이지 버퍼들(350a 내지 350d)은 입력된 데이터를 내부 래치에 저장한다. 또한, 입출력 회로(370)는 페이지 버퍼들(350a 내지 350d)로부터 컬럼 선택 회로(360)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(380)는 메모리 셀들에 데이터를 저장하기 위하여, 즉 선택된 메모리 셀들의 문턱전압을 높이기 위하여, 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하는 프로그램 동작을 실시한 후에 실시되는 프로그램 검증 동작에서 선택된 메모리 셀들의 문턱전압들이 모두 최소한 목표 전압까지 높아졌는지를 체크한다. 그리고, 패스/페일 체크 회로(380)는 체크 결과에 따라 체크 신호(CS)를 제어 회로(320)로 출력한다.
제어 회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 발생 회로(330)를 제어하는데, 패스/페일 체크 회로(380)의 체크 신호(CS)에 따라 제어 회로(320)가 전압 발생 회로(330)를 제어할 수도 있다.
도 4는 본 발명의 일실시예에 따른 비휘발성 메모리의 동작방법을 나타낸 순서도이며, 도 5a,b는 이를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 비휘발성 메모리의 동작방법은, 목표 레벨(PV1)로 다수의 메모리 셀을 프로그램하는 단계(S411~414); 목표 레벨(PV1)보다 더 높은 보정 레벨(PV1+α)을 기준으로 다수의 메모리 셀을 검증해 보정 레벨(PV1+α) 이하로 언더 프로그램된 메모리 셀을 선별하는 단계(S421~422); 및 선별된 메모리 셀에 대해 보정 레벨(PV1+α)로 프로그램하는 단계(S431~434)를 포함한다.
단계(S411~414)에서는 목표 레벨(PV1)을 목표로 ISPP(Incremental Step Pulse Program) 방식에 의한 프로그램 동작이 수행된다. 상세하게, 프로그램 전압이 인가되고(S411), 문턱전압이 목표 레벨(PV1)을 넘었는지에 대한 검증(verify) 동작이 이루어지고(S412), 검증이 완료되지 않으면(S413) 프로그램 전압을 높여(S414), 다시 인가하는(S411) 방식으로 이루어진다.
단계(S411~414)에서는 목표 레벨(PV1)을 목표로 하여 프로그램 동작이 이루어지지만, 단계(S411~414)의 완료 이후에도, 슬로우 셀 및 소스 라인 바운싱 등의 요인으로 인하여, 도 5a에 도시된 바와 같이 문턱전압이 목표 레벨(PV1) 이하인 메모리 셀들이 존재하게 된다.
단계(S421~422)에서는 목표 레벨(PV1)보다 더 높은 보정 레벨(PV1+α)을 기준으로 메모리 셀에 대한 검증이 이루어지며, 검증결과 보정 레벨(PV1+α)보다 낮은 문턱전압의 분포를 갖는 메모리 셀들이 선별되어(S422) 후속 단계(S431~434)를 진행하게 된다. 도 5b에서 빗금으로 표시된 메모리 셀들은 후속 단계(S431~434)가 수행되도록 선별된 메모리 셀들을 나타낸다.
단계(S431~434)에서는 단계(S421~422)에서 선별된 메모리 셀(도 5b의 빗금으로 표시된 메모리 셀)들을 대상으로 보정 레벨(VP1+α)을 목표로 하여 다시 프로그램 동작이 이루어진다. 상세하게 프로그램 전압이 인가되고(S431), 문턱전압이 보정 레벨(VP1+α)을 넘었는지에 대한 검증 동작이 이루어지고(S432), 검증이 완료되지(S433) 않으면 프로그램 전압을 높여(S434) 다시 인가하는(S431) 방식으로 이루어진다. 단계(S431~434)에 의해서 언더 프로그램된 메모리 셀의 문턱전압이 높아지기에, 비휘발성 메모리 내에 언더 프로그램된 메모리 셀이 더 이상 존재하지 않게 된다.
단계(S411~414)와 단계(S431~434)에서는 모두 ISPP 방식으로 프로그램 동작이 이루어지지만, 단계(S431~434)는 단지 언더 프로그램된 메모리 셀의 문턱전압만을 높여주기 위해 실시되는 것이므로 단계(S434)에서의 ISPP 스텝이 단계(S414)에서의 ISPP 스텝보다 작게 설정된다.
상기한 실시예에서는 목표 레벨을 PV1으로 하여 메모리 셀을 프로그램하는 경우에, 언더 프로그램을 방지하기 위한 방법을 설명하였으나, 목표 레벨을 PV2, PV3(도 1 참조) 등으로 하여 메모리 셀을 프로그램하기 위하여 도 4의 방법이 사용될 수 있음은 당연하다.
보정 레벨(VP1+α)은 목표 레벨(VP1) 이하로 언더 프로그램된 메모리 셀들을 선별하기 위해 사용되는 전압 레벨이므로, 보정 레벨(VP1+α)과 목표 레벨(VP1)의 차이(α)는 PV1과 PV2와의 전압 레벨 차이의 20% 이하로 설정되는 것이 바람직하다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리의 동작방법을 나타낸 순서도이며, 도 7a,b는 이를 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리의 동작방법은, 목표 레벨(VP1)로 다수의 메모리 셀을 프로그램하는 단계(S611~614); 목표 레벨(VP1)보다 낮은 제1보정 레벨(VP-α)과 목표 레벨(VP1)보다 높은 제2보정 레벨(VP1+α)을 기준으로 다수의 메모리 셀을 리드하는 단계(621~622); 및 다수의 메모리 셀 중 문턱전압이 제1보정 레벨(VP1-α)보다 높고 제2보정 레벨(VP1+α)보다 낮은 메모리 셀에 대해 제2보정 레벨(VP1+α)로 프로그램하는 단계(631~634)를 포함한다.
단계(S611~614)에서는 목표 레벨(PV1)을 목표로 ISPP 방식에 의한 프로그램 동작이 수행된다. 상세하게, 프로그램 전압이 인가되고(S611), 문턱전압이 목표 레벨(PV1)을 넘었는지에 대한 검증 동작이 이루어지고(S612), 검증이 완료되지 않으면(S613) 프로그램 전압을 높여(S614), 다시 인가하는 방식(S611)으로 이루어진다.
단계(S611~S614)에서는 목표 레벨(VP1)을 목표로 하여 프로그램 동작이 이루어지지만, 단계(S611~S614)의 완료 이후에도, 슬로우 셀 및 소스 라인 바운싱 등의 요인으로 인하여, 도 7a에 도시된 바와 같이 문턱전압이 목표 레벨(VP1) 이하인 메모리 셀들이 존재하게 된다.
단계(S621~622)에서는 제1보정 레벨(VP1-α)과 제2보정 레벨(VP1+α)을 기준으로 리드 동작이 수행되고(S621), 문턱전압이 제1보정 레벨(VP1-α)보다 높고 제2보정 레벨(VP1+α)보다 낮은 메모리 셀들이 선별되어(S622) 후속 단계(S631~634)를 진행하게 된다. 도 7b에서 빗금으로 표시된 메모리 셀들은 후속 단계(S631~634)가 수행되도록 선별된 메모리 셀들을 나타낸다.
단계(S631~634)에서는 단계(S621~622)에서 선별된 메모리 셀들(도 7b에서 빗금으로 표시된 메모리 셀)을 대상으로 제2보정 레벨을 목표로 하여 다시 프로그램 동작이 수행된다.
단계(S611~614)와 단계(S631~634)는 모두 ISPP 방식으로 프로그램 동작이 이루어지지만, 단계(S631~634)는 단지 언더 프로그램된 메모리 셀의 문턱전압만을 높여주기 위해 실시되는 것이므로 단계(S634)에서의 ISPP 스텝이 단계(S614)에서의 ISPP 스텝보다 작게 설정된다.
상기한 실시예에서는 목표 레벨을 PV1으로 하여 프로그램된 메모리 셀의 언더 프로그램을 방지하기 위한 방법을 설명하였으나, 목표 레벨을 PV2, PV3 등으로 하여 메모리 셀을 프로그램하기 위하여서도 도 6의 방법이 사용될 수 있음은 당연하다.
제1보정 레벨(VP1-α)과 목표 레벨(VP1) 간의 차이 및 제2보정 레벨(VP1+α)과 목표 레벨(VP1) 간의 차이는 PV1과 PV2의 전압 레벨 차이의 20%이하로 설정되는 것이 바람직하다.
상기한 도 6의 다른 실시예에서 단계(S611~614)와 단계(S621~622, S631~634)는 반드시 연속적이 아니라, 별도로 수행될 수도 있다. 즉, 이미 메모리 셀이 특정 목표전압을 기준으로 프로그램된 이후라면, 비휘발성 메모리의 동작 중 그 어느 때라도 단계(S621~622, S631~634)가 수행될 수 있다. 예를 들어, 데이터에 따라 PV1, PV2, PV3을 기준으로 메모리 셀이 프로그램된 이후에, 비휘발성 메모리의 아이들(idle) 구간에서 단계(S621~622)의 방식에 따라 PV1-α~PV1+α, PV2-α~PV2+α, PV3-α~PV3+α의 문턱전압을 분포를 갖는 메모리 셀이 선별된 후, 단계(S631~634)에서 설명한 방식대로 더 프로그램될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
310: 메모리 어레이 320: 제어 회로
330: 전압 발생 회로 340: 로우 디코더
350: 페이지 버퍼 그룹 360: 열선택기
370: 입출력 회로 380: 패스/페일 회로

Claims (8)

  1. 목표 레벨로 다수의 메모리 셀을 프로그램하는 단계;
    상기 목표 레벨보다 더 높은 보정 레벨을 기준으로 상기 다수의 메모리 셀을 검증해, 상기 보정 레벨 이하로 언더 프로그램된 메모리 셀을 선별하는 단계; 및
    상기 선별된 메모리 셀에 대해 상기 보정 레벨로 프로그램하는 단계
    를 포함하는 비휘발성 메모리의 동작 방법.
  2. 제 1항에 있어서,
    상기 목표 레벨로 다수의 메모리 셀을 프로그램하는 단계는
    프로그램 전압을 상기 다수의 메모리 셀에 인가하는 단계;
    상기 목표 레벨을 기준으로 상기 다수의 메모리 셀을 검증하는 단계; 및
    상기 검증이 실패한 메모리 셀에 대해 상기 프로그램 전압을 소정의 레벨만큼 증가시켜 다시 인가하는 단계를 포함하는
    비휘발성 메모리의 동작 방법.
  3. 제 1항에 있어서,
    상기 선별된 메모리 셀에 대해 상기 보정 레벨로 프로그램하는 단계는
    프로그램 전압을 상기 선별된 메모리 셀에 인가하는 단계;
    상기 보정 레벨을 기준으로 상기 다수의 메모리 셀을 검증하는 단계; 및
    상기 검증이 실패한 메모리 셀에 대해 상기 프로그램 전압을 소정의 레벨만큼 증가시켜 다시 인가하는 단계를 포함하는
    비휘발성 메모리의 동작 방법.
  4. 제 1항에 있어서,
    상기 목표 레벨로 프로그램하는 단계와 상기 보정 레벨로 프로그램하는 단계는 ISPP 방식으로 이루어지고,
    상기 보정 레벨로 프로그램하는 단계에서의 ISPP 스텝이 상기 목표 레벨로 프로그램하는 단계의 ISPP 스텝보다 작은
    비휘발성 메모리의 동작 방법.
  5. 목표 레벨로 다수의 메모리 셀을 프로그램하는 단계;
    상기 목표 레벨보다 낮은 제1보정 레벨과 상기 목표 레벨보다 높은 제2보정 레벨을 기준으로 상기 다수의 메모리 셀을 리드하는 단계; 및
    상기 다수의 메모리 셀 중 문턱전압이 상기 제1보정 레벨보다 높고 상기 제2보정 레벨보다 낮은 메모리 셀에 대해 상기 제2보정 레벨로 프로그램하는 단계
    를 포함하는 비휘발성 메모리의 동작 방법.
  6. 제 5항에 있어서,
    상기 목표 레벨로 프로그램하는 단계와 상기 제2보정 레벨로 프로그램하는 단계는 ISPP 방식으로 이루어지고,
    상기 제2보정 레벨로 프로그램하는 단계에서의 ISPP 스텝이 상기 목표 레벨로 프로그램하는 ISPP 스텝보다 작은
    비휘발성 메모리의 동작 방법.
  7. 다수의 메모리 셀; 및
    상기 다수의 메모리 셀을 프로그램하기 위한 하나 이상의 회로들을 포함하며,
    상기 하나 이상의 회로들은
    목표 레벨로 상기 다수의 메모리 셀을 프로그램한 후, 상기 목표 레벨보다 더 높은 보정 레벨을 기준으로 상기 다수의 메모리 셀을 검증해, 상기 보정 레벨 이하로 언더 프로그램된 메모리 셀을 선별하고, 상기 선별된 메모리 셀에 대해 상기 보정 레벨로 프로그램하는
    비휘발성 메모리.
  8. 다수의 메모리 셀; 및
    상기 다수의 메모리 셀을 프로그램하기 위한 하나 이상의 회로들을 포함하며,
    상기 하나 이상의 회로들은
    목표 레벨로 상기 다수의 메모리 셀을 프로그램한 후, 상기 목표 레벨보다 낮은 제1보정 레벨과 상기 목표 레벨보다 높은 제1보정 레벨을 기준으로 상기 다수의 메모리 셀을 리드하고, 상기 다수의 메모리 셀 중 문턱전압이 상기 제1보정 레벨보다 높고 상기 제2보정 레벨보다 낮은 메모리 셀에 대해 상기 제2보정 레벨로 프로그램하는
    비휘발성 메모리.
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