KR20120005831A - 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

메모리 장치의 동작 방법은, 선택된 메모리 셀들을 프로그램하기 위한 제1 프로그램 동작을 실시하는 단계, 기준 검증 전압보다 낮은 제1 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제1 프로그램 검증 동작을 실시하는 단계, 상기 제1 검증 전압보다 문턱전압이 낮은 메모리 셀들을 프로그램하기 위한 제2 프로그램 동작을 실시하는 단계, 상기 제1 검증 전압보다 높은 제2 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제2 프로그램 검증 동작을 실시하는 단계, 및 프로그램 전압을 상승시켜 상기 선택된 메모리 셀들이 목표 프로그램 레벨보다 높아지도록 제3 프로그램 동작을 실시하는 단계를 포함할 수 있다.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.
전기적으로 프로그램과 소거가 가능하며, 일정 주기로 데이터를 재작성하는 리프레쉬 기능이 필요 없는 불휘발성 메모리 소자의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록하는 동작을 가리킨다. 메모리 소자의 고집적화를 위해 복수개의 메모리 셀들이 직렬로 접속되어 한 개의 스트링을 구성하는 낸드 플래시 메모리 소자가 개발되었는데, 이러한 플래시 메모리 소자에 있어서는 메모리 셀들의 문턱전압 분포의 균일도가 성능에 중요한 영향을 미친다.
도 1a는 종래 플래시 메모리 장치의 메모리 셀의 프로그램 동작을 수행할 때의 셀 문턱전압 변화 및 문턱전압 분포를 설명하기 위한 그래프이며, 도 1b는 프로그램 동작을 위한 프로그램 전압 및 프로그램 검증 전압을 나타내는 파형도이다.
도 1a 및 도 1b에 도시되는 바와 같이, 문턱전압 레벨(CLO)이 낮은 메모리 셀들을 프로그램하면 저장되는 데이터에 따라 문턱전압이 높은 레벨(CL1)로 이동한다. 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하며, 프로그램 루프는 ISPP(Incremental Step Pulse Program) 방식으로 실시된다. 즉, 먼저, 프로그램 동작을 위한 프로그램 전압(PGM)을 선택된 워드라인에 인가한 후 메모리 셀들의 문턱전압들이 목표 레벨(PVB)보다 높아졌는지를 확인하기 위한 프로그램 검증 동작을 수행한다. 문턱 전압이 목표 전압(PVB)보다 낮은 메모리 셀이 존재하면 다시 한 번 프로그램 전압(PGM)을 인가하고, 이어서 프로그램 검증 동작을 반복한다.
이 때, 도 1b에 도시되는 바와 같이 프로그램 전압(PGM)의 크기는 프로그램 동작이 반복 실시될 때마다 스텝 전압(Vstep)만큼씩 증가한다. 그러나, 프로그램 검증 동작에서 검증 전압(Verify)은 항상 일정한 값으로 유지된다. 즉, 셀들의 문턱전압이 목표 전압(PVB)보다 큰 값인지 여부를 판단하기 위해 검증 전압(Verify)의 크기는 항상 목표 전압(PVB)과 동일한 값으로 유지된다.
플래시 메모리 장치의 메모리 셀들은 서로 다른 전기적 특성을 가질 수 있다. 예를 들어, 프로그램 속도가 빠른 셀(FC)이 존재하는가 하면 프로그램 속도가 느린 셀(SC) 또한 존재한다. 이 경우, 프로그램 루프가 최종적으로 완료되는 시점을 결정하는 것은 프로그램 속도가 느린 셀(SC)이다. 즉, 프로그램 속도가 느린 셀(SC)까지 프로그램이 완료되어야 전체 프로그램 루프가 모두 완료되므로, 프로그램 속도가 느린 셀(SC)의 문턱전압이 목표 전압(PVB)보다 높아질 때까지 프로그램 전압을 인가하는 프로그램 동작이 반복적으로 실시될 수밖에 없다. 이와 같이 셀간 프로그램 속도의 차이가 존재함에도 불구하고 모든 셀들에 대해 동일한 프로그램 전압(PGM)을 이용하여 동일한 시간 동안 프로그램 동작을 수행하므로 도 1a에 도시되는 바와 같이 패스트 프로그램 셀(FC)의 문턱전압은 슬로우 프로그램 셀(SC)의 문턱전압이 목표 전압(PVB)보다 높아질 때까지 프로그램 간섭 현상에 의해 계속적으로 높아지므로 양 문턱전압 간 차이는 점점 커지게 되고, 결국 프로그램 완료 후 최종 셀 문턱전압 분포가 넓어지게 된다.
본 발명의 실시예는 패스트 프로그램 셀과 슬로우 프로그램 셀의 문턱전압 차이를 줄여 문턱전압 분포 폭을 좁힐 수 있다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 선택된 메모리 셀들을 프로그램하기 위한 제1 프로그램 동작을 실시하는 단계, 기준 검증 전압보다 낮은 제1 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제1 프로그램 검증 동작을 실시하는 단계, 상기 제1 검증 전압보다 문턱전압이 낮은 메모리 셀들을 프로그램하기 위한 제2 프로그램 동작을 실시하는 단계, 상기 제1 검증 전압보다 높은 제2 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제2 프로그램 검증 동작을 실시하는 단계, 프로그램 전압을 상승시켜 상기 선택된 메모리 셀들이 목표 프로그램 레벨보다 높아지도록 제3 프로그램 동작을 실시하는 단계를 포함할 수 있다.
상기 메모리 장치의 동작 방법은, 상기 선택된 메모리 셀들의 문턱전압들을 상기 목표 프로그램 전압까지 상승시키기 위하여 상기 제2 프로그램 동작 및 상기 제2 프로그램 검증 동작을 반복 실시할 수 있다.
상기 제2 프로그램 동작이 실시될 때마다 상기 선택된 워드라인들로 인가되는 프로그램 전압의 레벨이 정해진 값만큼씩 상승할 수 있다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 선택된 메모리 셀들을 프로그램하기 위한 제1 프로그램 동작을 실시하는 단계, 기준 검증 전압보다 낮은 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제1 프로그램 검증 동작을 실시하는 단계, 프로그램 전압 및 검증 전압의 레벨을 상승시키는 바이어스 설정 동작을 실시하는 단계, 상기 제1 검증 전압보다 문턱전압이 낮은 메모리 셀들에 상승된 프로그램 전압을 인가하여 제2 프로그램 동작을 실시하는 단계, 및 상승된 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제2 프로그램 검증 동작을 실시하는 단계를 포함할 수 있다.
상기 선택된 메모리 셀들의 문턱전압들이 목표 프로그램 전압보다 높아질 때까지 상기 바이어스 설정 동작, 상기 제2 프로그램 동작 및 상기 제2 프로그램 검증 동작이 반복 실시될 수 있다.
상기 검증 전압은 상기 기준 검증 전압보다 낮은 레벨에서 상기 기준 검증 전압의 레벨까지 상승할 수 있다.
상기 검증 전압은 상기 제2 프로그램 검증 동작이 실시될 때마다 정해진 값만큼씩 상승할 수 있다.
상기 제2 프로그램 동작 단계에서는, 상기 제1 프로그램 검증 동작 또는 상기 제2 프로그램 검증 동작에서 문턱전압이 상기 목표 프로그램 전압보다 낮고 상기 프로그램 검증 전압보다 높은 메모리 셀이 프로그램 금지 상태로 설정될 수 있다.
상기 제2 프로그램 동작 단계에서는, 상기 프로그램 검증 전압이 상승한 후 상기 프로그램 금지 상태로 설정된 메모리 셀의 문턱전압이 상기 프로그램 검증 전압보다 낮아지면 상기 메모리 셀이 프로그램 허용 상태로 변경될 수 있다.
본 발명의 실시예에 따른 메모리 장치는, 워드라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 블록, 상기 메모리 셀들의 프로그램 동작 또는 프로그램 검증 동작을 포함하는 프로그램 루프를 실시하도록 구성된 동작 회로 그룹, 및 상기 메모리 셀들의 문턱전압들이 목표 프로그램 전압보다 높아질 때까지 상기 프로그램 루프를 반복 실시하고, 상기 프로그램 루프가 실시될 때마다 상기 프로그램 검증 동작에서 상기 워드라인에 인가되는 프로그램 검증 전압이 기준 검증 전압보다 낮은 검증 전압에서 상기 기준 검증 전압까지 높아지도록 상기 동작 회로 그룹을 제어하는 제어회로를 포함할 수 있다.
상기 제어회로는 상기 프로그램 검증 전압이 상기 기준 검증 전압까지 높아진 후에 문탁전압이 상기 목표 프로그램 전압보다 낮은 메모리 셀이 검출되면, 검출된 메모리 셀의 문턱전압이 상기 목표 프로그램 전압보다 높아질 때까지 상기 프로그램 루프를 반복 실시하도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성될 수 있다.
상기 제어회로는 상기 프로그램 루프가 실시될 때마다 상기 프로그램 동작에서 상기 워드라인에 인가되는 프로그램 전압이 정해진 값만큼씩 높아지도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성될 수 있다.
상기 제어회로는 상기 프로그램 검증 동작에서 문턱전압이 상기 목표 프로그램 전압보다 낮고 상기 프로그램 검증 전압보다 높은 메모리 셀을 프로그램 금지 상태로 설정하도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성될 수 있다.
상기 제어회로는 상기 프로그램 검증 전압이 높아진 후 상기 프로그램 금지 상태로 설정된 메모리 셀의 문턱전압이 상기 프로그램 검증 전압보다 낮아지면 프로그램 허용 상태로 변경하도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성될 수 있다.
본 발명의 실시예는 메모리 셀의 프로그램 검증 동작을 위한 검증 전압의 크기를 낮은 전압에서부터 점차 증가시켜 패스트 프로그램 셀에 대해서는 프로그램이 수행되지 않는 대기 구간이 제공될 수 있도록 함으로써 패스트 프로그램 셀과 슬로우 프로그램 셀 간 문턱전압 상승의 정도를 균형적으로 조절하여 전체적인 셀 문턱전압 분포 폭을 감소시킨다. 또한, 이에 따라 리텐션(retention) 및 사이클링(cycling) 특성 개선 및 수율 향상을 기대할 수 있다.
도 1a는 종래 플래시 메모리 장치의 메모리 셀에 프로그램 동작을 수행할 때의 셀 문턱전압 변화 및 문턱전압 분포를 설명하기 위한 도면이다.
도 1b는 종래 플래시 메모리 장치의 메모리 셀에 가해지는 프로그램 전압 및 프로그램 검증 전압의 크기를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 전체 구성을 나타내는 도면이다.
도 3a는 본 발명의 일 실시예에 따라 메모리 셀에 프로그램을 수행할 때의 셀 문턱전압 변화 및 프로그램 검증을 위한 검증 전압의 변화를 설명하기 위한 도면이다.
도 3b는 본 발명의 일 실시예에 따라 메모리 셀에 가해지는 프로그램 전압 및 프로그램 검증 전압의 크기 변화를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
메모리 장치의 구성
도 2는 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치는 메모리 어레이(210), 메모리 어레이(210)에 포함된 메모리 셀들의 프로그램 동작 또는 프로그램 검증 동작을 수행하도록 구성된 동작 회로 그룹(230, 240, 250, 260, 270, 280), 및 메모리 셀들에 프로그램 동작 및 프로그램 검증 동작에 필요한 전압이나 신호가 인가되도록 동작 회로 그룹(230, 240, 250, 260, 270, 280)을 제어하는 제어회로(220)를 포함한다.
낸드 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 발생 회로(230), 로우 디코더(240), 페이지 버퍼 그룹(250), 열선택 회로(260), 입출력 회로(270), 그리고 패스/페일 체크 회로(280)를 포함한다. 이하의 설명에서는 본 발명의 메모리 장치가 낸드 플래시 메모리 장치인 것으로 가정하여 설명하겠으나, 본 발명의 메모리 장치는 이와는 다른 플래시 메모리 장치(예를 들면, 노어(NOR) 플래시 메모리 장치) 등일 수도 있다.
메모리 어레이(210)는 복수의 메모리 블록들을 포함한다. 도 2에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
제어회로(220)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(250)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어회로(220)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(220)는 프로그램 검증 동작 시 패스/페일 체크 회로(280)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
전압 공급 회로(230, 240)는 제어회로(220)의 신호들(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 프로그램 검증 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(230) 및 로우 디코더(240)를 포함한다. 본 발명의 전압 공급 회로(230, 240)는 메모리 셀에 프로그램을 위한 프로그램 전압 및 프로그램 검증 전압을 인가한다. 프로그램 동작 및 프로그램 검증 동작은 반복적으로 수행되며, 검증 동작 시 검증 전압 이상의 문턱전압을 갖는 것으로 판정된 메모리 셀에 대해서는 후속하는 프로그램이 수행되지 않게 된다. 본 발명의 실시예는 프로그램 검증 전압을 프로그램의 목표 문턱전압 값보다 작은 값에서부터 점차적으로 증가시킨다. 이에 따라, 패스트 프로그램 셀과 슬로우 프로그램 셀 간의 문턱전압 상승 속도 차이가 줄어들게 되고 전체적인 셀 문턱전압 분포 폭이 줄어들게 된다. 이에 대해서는 후에 상세히 설명하기로 한다.
전압 발생 회로(230)는 제어회로(220)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 프로그램 검증, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass)을 글로벌 라인들로 출력한다.
로우 디코더(240)는 제어회로(220)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(230)에서 발생된 동작 전압들을 메모리 어레이(210)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1 내지 STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(250)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어회로(220)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(250)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 프로그램 검증 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(250)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.
컬럼 선택 회로(260)는 제어회로(220)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(250)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(260)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력 회로(270)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(250)으로 입력하기 위하여 제어회로(220)에 제어에 따라 데이터를 컬럼 선택 회로(260)에 전달한다. 컬럼 선택 회로(260)가 전달된 데이터를 페이지 버퍼 그룹(250)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(270)는 페이지 버퍼 그룹(250)의 페이지 버퍼들로부터 컬럼 선택 회로(260)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(280)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 체크 회로(280)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
제어회로(220)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 크기를 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 발생 회로(230)를 제어한다. 이때, 패스/페일 체크 회로(280)의 체크 신호(CS)에 따라 제어회로(220)가 전압 발생 회로(230)를 제어할 수도 있다.
특히, 제어회로(220)는 동작 회로 그룹(230, 240, 250, 260, 270, 280)을 제어하여, 메모리 셀들에 인가되는 프로그램 전압 및 프로그램 검증 전압의 크기를 조절한다.
이하에서는, 상기에서 설명한 메모리 장치에서의 프로그램 동작 및 프로그램 검증 동작에 대해 상세하게 설명하기로 한다.
프로그램 동작 및 프로그램 검증 동작
도 3a는 본 발명의 실시예에 따라 메모리 셀에 프로그램 동작을 수행할 때의 셀 문턱전압 변화 및 프로그램의 검증 전압의 변화를 나타내는 도면이며, 도 3b는 프로그램 전압 및 프로그램 검증 전압의 크기 및 그 변화를 나타내는 도면이다.
도 3a에 도시되는 바와 같이, 메모리 셀들을 낮은 문턱전압(CL0)으로부터 높은 문턱전압(CL1)으로 프로그램하고자 하는 경우를 가정하여 설명하기로 한다. 즉, 모든 셀들의 문턱전압이 목표 전압(PVB) 이상의 값이 되도록 프로그램 동작을 수행하는 경우를 가정하여 설명한다.
도 2 및 도 3b를 참조하면, 패스트 프로그램 셀과 슬로우 프로그램 셀을 포함하는 메모리 셀들의 문턱전압들이 목표 전압(PVB)보다 높아지도록 프로그램 동작과 프로그램 검증 동작을 포함하는 프로그램 루프가 반복 실시된다. 구체적으로, 프로그램 루프가 반복적으로 실시될 때마다 프로그램 동작에서 인가되는 프로그램 전압(PGM)의 레벨이 일정한 값만큼씩 상승한다. 이러한 프로그램 동작 방법은 이미 잘 알려져 있으므로 구체적인 설명은 생략하기로 한다.
한편, 프로그램 루프가 반복 실시될 때마다 프로그램 검증 동작에서 선택된 워드라인에 인가되는 검증 전압이 기준 검증 전압(PVB)보다 낮은 검증 전압에서부터 기준 검증 전압(PVB)까지 일정한 값만큼씩 상승한다. 구체적으로 설명하면 다음과 같다.
먼저, 프로그램 검증 전압이 기준 검증 전압(PVB)보다 낮은 검증 전압(MPVB0)으로부터 기준 검증 전압(PVB)까지 상승하는 과정을 설명하기로 한다.
제1 프로그램 루프에서, 선택된 워드라인(WL0)에 연결된 메모리 셀들(Ca0~Ck0)의 프로그램 동작을 실시한다. 이어서, 선택된 워드라인(WL0)에 기준 검증 전압(PVB)보다 낮은 제1 레벨의 검증 전압(MPVB0)을 인가하여 프로그램 검증 동작을 실시한다. 프로그램된 메모리 셀들 중 패스트 프로그램 셀(예, Ca0)의 문턱전압은 검증 전압(MPVB0)보다 높게 센싱되고 슬로우 프로그램 셀(예, Cb0)의 문턱전압은 검증 전압(MPVB0)보다 낮게 센싱될 수 있다. 이로 인해, 프로그램 검증 동작에서 페이지 버퍼 그룹(150)은 문턱전압이 목표 프로그램 전압(PVB)보다 낮지만 제1 검증 전압(MPVB0)보다 높은 패스트 프로그램 셀(Ca0)을 프로그램 금지 상태로 설정할 수 있다.
제1 프로그램 루프가 완료된 후에는 프로그램 전압(PGM) 및 프로그램 검증 전압(Verify)의 레벨을 상승시키는 바이어스 설정 동작이 수행될 수 있다.
제2 프로그램 루프에서, 선택된 워드라인(WL0)에 연결된 메모리 셀들(Ca0~Ck0)의 프로그램 동작을 실시한다. 프로그램 동작을 위한 프로그램 전압(PGM)은 바이어스 설정 동작에 의해 제1 프로그램 루프에서보다 상승된 상태로 인가된다. 이 때, 패스트 프로그램 셀(Ca0)은 프로그램 금지 상태로 설정되어 있으므로, 패스트 프로그램 셀(Ca0)의 문턱전압은 상승하지 않고 슬로우 프로그램 셀(Cb0)의 문턱전압만 상승한다. 따라서, 패스트 프로그램 셀(Ca0)의 문턱전압이 상승하는 속도를 늦출 수 있다. 이로 인해, 패스트 프로그램 셀(Ca0)과 슬로우 프로그램 셀(Cb0)의 문턱전압이 상승하는 속도의 차이를 줄일 수 있다.
이어서, 선택된 워드라인(WL0)에 제1 레벨보다 스텝 검증 전압(PVstep)만큼 높은 제2 레벨의 검증 전압(MPVB1)을 인가하여 프로그램 검증 동작을 실시한다. 검증 전압은 위의 바이어스 설정 동작에 의해 상승될 수 있다. 패스트 프로그램 셀(Ca0)의 문턱전압이 제2 레벨의 검증 전압(MPVB1)보다 낮으면 패스트 프로그램 셀(Ca0)은 프로그램 금지 상태에서 프로그램 허용 상태로 설정이 변경된다. 마찬가지로, 슬로우 프로그램 셀(Cb0)의 문턱전압이 제2 레벨의 검증 전압(MPVB1)보다 낮으면 슬로우 프로그램 셀(Cb0)은 계속해서 프로그램 허용 상태로 설정된다.
검증 전압이 기준 검증 전압(PVB)까지 상승할 때까지 상기에서 서술한 프로그램 루프를 반복 실시한다.
한편, 프로그램 검증 전압이 기준 검증 전압(PVB)까지 상승하더라도 패스트 프로그램 셀(Ca0)이나 슬로우 프로그램 셀(Cb0)의 문턱전압이 목표 전압(PVB)까지 높아지지 않으면, 프로그램되는 메모리 셀들의 문턱전압들이 모두 목표 프로그램 전압보다 높아질 때까지 프로그램 루프는 반복 실시된다. 프로그램 검증 전압이 기준 검증 전압(PVB)까지 상승한 후에는, 프로그램 루프를 반복 실시하더라도 검증 전압의 레벨은 변하지 않고 기준 검증 전압의 레벨을 유지한다. 다만, 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨은 스텝 전압만큼씩 계속해서 상승한다.
상기에서 설명한 바와 같이, 프로그램 루프가 반복적으로 실시되는 동안 프로그램 검증 전압을 기준 검증 전압보다 낮은 전압에서 기준 검증 전압까지 상승시키고, 패스트 프로그램 셀의 문턱전압이 슬로우 프로그램 셀의 문턱전압보다 빠르게 상승하면 일시적으로 패스트 프로그램 셀을 프로그램 금지 상태로 설정한다. 이에 따라, 패스트 프로그램 셀과 슬로우 프로그램 셀의 프로그램 속도 차이를 줄일 수 있고, 최종적으로 프로그램 루프가 완료된 후 메모리 셀들의 문턱전압 분포 폭을 좁힐 수 있다. 한편, 데이터 리텐션(retention) 및 사이클링(cycling) 특성이 개선될 수 있으며, 셀 문턱전압 분포 마진을 확대할 수 있어 수율의 향상도 꾀할 수 있게 된다.
제1 프로그램 및 검증 단계 이후에는 검증을 위한 검증 전압(Verify)의 크기가 더 이상 증가하지 않는 제2 프로그램 및 검증 단계가 수행될 수 있다. 전술한 바와 같이 제2 프로그램 및 검증 단계는 선택적으로 수행될 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
210: 메모리 어레이
220: 제어회로
230: 전압 발생 회로
240: 로우 디코더
250: 페이지 버퍼 그룹
260: 컬럼 선택 회로
270: 입출력 회로
280: 패스/페일 체크 회로

Claims (14)

  1. 선택된 메모리 셀들을 프로그램하기 위한 제1 프로그램 동작을 실시하는 단계;
    기준 검증 전압보다 낮은 제1 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제1 프로그램 검증 동작을 실시하는 단계;
    상기 제1 검증 전압보다 문턱전압이 낮은 메모리 셀들을 프로그램하기 위한 제2 프로그램 동작을 실시하는 단계;
    상기 제1 검증 전압보다 높은 제2 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제2 프로그램 검증 동작을 실시하는 단계; 및
    프로그램 전압을 상승시켜 상기 선택된 메모리 셀들이 목표 프로그램 레벨보다 높아지도록 제3 프로그램 동작을 실시하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 선택된 메모리 셀들의 문턱전압들을 상기 목표 프로그램 전압까지 상승시키기 위하여 상기 제2 프로그램 동작 및 상기 제2 프로그램 검증 동작을 반복 실시하는 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제2 프로그램 동작이 실시될 때마다 상기 선택된 워드라인들로 인가되는 프로그램 전압의 레벨이 정해진 값만큼씩 상승하는 메모리 장치의 동작 방법.
  4. 선택된 메모리 셀들을 프로그램하기 위한 제1 프로그램 동작을 실시하는 단계;
    기준 검증 전압보다 낮은 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제1 프로그램 검증 동작을 실시하는 단계;
    프로그램 전압 및 검증 전압의 레벨을 상승시키는 바이어스 설정 동작을 실시하는 단계;
    상기 제1 검증 전압보다 문턱전압이 낮은 메모리 셀들에 상승된 프로그램 전압을 인가하여 제2 프로그램 동작을 실시하는 단계; 및
    상승된 검증 전압을 상기 선택된 메모리 셀들에 인가하여 제2 프로그램 검증 동작을 실시하는 단계를 포함하는 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 선택된 메모리 셀들의 문턱전압들이 목표 프로그램 전압보다 높아질 때까지 상기 바이어스 설정 동작, 상기 제2 프로그램 동작 및 상기 제2 프로그램 검증 동작을 반복 실시하는 메모리 장치의 동작 방법.
  6. 제2항 또는 제5항에 있어서,
    상기 검증 전압은 상기 기준 검증 전압보다 낮은 레벨에서 상기 기준 검증 전압의 레벨까지 상승하는 메모리 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 검증 전압은 상기 제2 프로그램 검증 동작이 실시될 때마다 정해진 값만큼씩 상승하는 메모리 장치의 동작 방법.
  8. 제1항 또는 제4항에 있어서,
    상기 제2 프로그램 동작 단계에서는, 상기 제1 프로그램 검증 동작 또는 상기 제2 프로그램 검증 동작에서 문턱전압이 상기 목표 프로그램 전압보다 낮고 상기 프로그램 검증 전압보다 높은 메모리 셀이 프로그램 금지 상태로 설정되는 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 제2 프로그램 동작 단계에서는, 상기 프로그램 검증 전압이 상승한 후 상기 프로그램 금지 상태로 설정된 메모리 셀의 문턱전압이 상기 프로그램 검증 전압보다 낮아지면 상기 메모리 셀이 프로그램 허용 상태로 변경되는 메모리 장치의 동작 방법.
  10. 워드라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 블록;
    상기 메모리 셀들의 프로그램 동작 또는 프로그램 검증 동작을 포함하는 프로그램 루프를 실시하도록 구성된 동작 회로 그룹; 및
    상기 메모리 셀들의 문턱전압들이 목표 프로그램 전압보다 높아질 때까지 상기 프로그램 루프를 반복 실시하고, 상기 프로그램 루프가 실시될 때마다 상기 프로그램 검증 동작에서 상기 워드라인에 인가되는 프로그램 검증 전압이 기준 검증 전압보다 낮은 검증 전압에서 상기 기준 검증 전압까지 높아지도록 상기 동작 회로 그룹을 제어하는 제어회로를 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 제어회로는, 상기 프로그램 검증 전압이 상기 기준 검증 전압까지 높아진 후에 문탁전압이 상기 목표 프로그램 전압보다 낮은 메모리 셀이 검출되면, 검출된 메모리 셀의 문턱전압이 상기 목표 프로그램 전압보다 높아질 때까지 상기 프로그램 루프를 반복 실시하도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 메모리 장치.
  12. 제10항에 있어서,
    상기 제어회로는, 상기 프로그램 루프가 실시될 때마다 상기 프로그램 동작에서 상기 워드라인에 인가되는 프로그램 전압이 정해진 값만큼씩 높아지도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 메모리 장치.
  13. 제10항에 있어서,
    상기 제어회로는, 상기 프로그램 검증 동작에서 문턱전압이 상기 목표 프로그램 전압보다 낮고 상기 프로그램 검증 전압보다 높은 메모리 셀을 프로그램 금지 상태로 설정하도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 메모리 장치.
  14. 제13항에 있어서,
    상기 제어회로는, 상기 프로그램 검증 전압이 높아진 후 상기 프로그램 금지 상태로 설정된 메모리 셀의 문턱전압이 상기 프로그램 검증 전압보다 낮아지면 프로그램 허용 상태로 변경하도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 메모리 장치.
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* Cited by examiner, † Cited by third party
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US9251910B2 (en) 2014-02-06 2016-02-02 SK Hynix Inc. Semiconductor memory device and operating method thereof
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US9508438B2 (en) 2014-06-12 2016-11-29 SK Hynix Inc. Semiconductor memory device, memory system having the same and operating method thereof

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