KR101145463B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 다수의 페이지들에 각각 포함된 메모리 셀들을 포함하는 메모리 어레이와, 선택된 페이지에 포함된 메모리 셀들의 LSB 프로그램 루프, CSB 프로그램 루프, MSB 프로그램 루프 및 서브 프로그램 루프를 수행하도록 구성된 동작 회로 그룹, 및 LSB 프로그램 루프, CSB 프로그램 루프 또는 MSB 프로그램 루프를 실시하기 전에, 문턱전압이 음전위의 목표 전압보다 낮은 소거 상태의 메모리 셀들의 문턱전압들을 음전위의 목표 전압보다 높게 상승시키기 위한 서브 프로그램 루프가 실시되도록 동작 회로 그룹을 제어하는 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 불휘발성 메모리 셀을 포함하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
데이터 저장 용량을 증가시키기 위하여 메모리 셀의 사이즈를 줄이는 대신에 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 반도체 메모리 장치와 이의 동작 방법이 적용되고 있다.
하나의 메모리 셀에 2비트 이상의 데이터를 저장되는 경우, 메모리 셀들의 문턱전압들은 프로그램 동작에 의해 2n개(n은 데이터의 비트 수)의 레벨들에 분포하게 된다. 그리고, 메모리 셀들에 저장된 데이터는 소거 동작에 의해 삭제된다. 소거 동작이 실시된 메모리 셀들의 문턱전압들은 가장 낮은 레벨에 분포하게 되며, 통상적으로 0V보다 낮은 값을 갖는다.
즉, 소거 동작에 의해 메모리 셀들의 문턱전압들이 가장 낮은 레벨까지 낮아지게 되는데, 서로 다른 레벨들에 분포한 문턱전압들이 낮은 레벨까지 낮아지기 때문에 소거 동작이 완료된 메모리 셀들의 문턱전압 분포가 상당히 넓어진다. 소거 상태에서 문턱전압 분포가 넓으면 프로그램 동작의 특성이 저하된다. 예를 들어, 소거 상태의 문턱전압 분포에서 문턱전압이 가장 낮은 메모리 셀을 가장 높은 레벨까지 프로그램하는 경우 주변 메모리 셀들에 간섭 현상이 심하게 발생되어 주변 메모리 셀들의 문턱전압들의 변동폭이 증가된다. 이로 인해, 저장된 데이터가 간섭 현상에 의해 변경되는 등의 이유로 인하여 오류가 발생하게 된다.
본 발명의 실시예는 소거 레벨의 문턱전압 분포에서 낮은 레벨의 문턱전압을 상승시켜 문턱전압 분포폭을 좁힘으로써 메모리 셀들을 프로그램할 때 발생되는 간섭 현상을 감소시켜 프로그램 동작 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 3비트의 데이터 중 하위 비트의 데이터를 선택된 페이지의 메모리 셀들에 저장하기 위해 제1 프로그램 전압 및 제1 검증 전압을 이용하여 LSB 프로그램 루프를 실시하는 단계와, 문턱전압이 음전위의 목표 전압보다 낮은 소거 상태의 메모리 셀들의 문턱전압들이 음전위의 목표 전압보다 높아지도록 소거 상태의 메모리 셀들의 서브 프로그램 루프를 실시하는 단계와, 3비트의 데이터 중 중간 비트의 데이터를 선택된 페이지의 메모리 셀들에 저장하기 위해 제2 프로그램 전압 및 제2 검증 전압을 이용하여 CSB 프로그램 루프를 실시하는 단계, 및 3비트의 데이터 중 상위 비트의 데이터를 선택된 페이지의 메모리 셀들에 저장하기 위해 제3 프로그램 전압 및 제3 검증 전압을 이용하여 MSB 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 2비트의 데이터 중 하위 비트의 데이터를 선택된 페이지의 메모리 셀들에 저장하기 위해 제1 프로그램 전압 및 제1 검증 전압을 이용하여 LSB 프로그램 루프를 실시하는 단계와, 문턱전압이 음전위의 목표 전압보다 낮은 소거 상태의 메모리 셀들의 문턱전압들이 음전위의 목표 전압보다 높아지도록 소거 상태의 메모리 셀들의 서브 프로그램 루프를 실시하는 단계, 및 2비트의 데이터 중 상위 비트의 데이터를 선택된 페이지의 메모리 셀들에 저장하기 위해 제2 프로그램 전압 및 제2 검증 전압을 이용하여 MSB 프로그램 루프를 실시하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 페이지들에 각각 포함된 메모리 셀들을 포함하는 메모리 어레이와, 선택된 페이지에 포함된 메모리 셀들의 LSB 프로그램 루프, CSB 프로그램 루프, MSB 프로그램 루프 및 서브 프로그램 루프를 수행하도록 구성된 동작 회로 그룹, 및 LSB 프로그램 루프, CSB 프로그램 루프 또는 MSB 프로그램 루프를 실시하기 전에, 문턱전압이 음전위의 목표 전압보다 낮은 소거 상태의 메모리 셀들의 문턱전압들을 음전위의 목표 전압보다 높게 상승시키기 위한 서브 프로그램 루프가 실시되도록 동작 회로 그룹을 제어하는 제어 회로를 포함한다.
본 발명의 실시예는 소거 레벨의 문턱전압 분포에서 낮은 레벨의 문턱전압을 상승시켜 문턱전압 분포폭을 좁힘으로써 메모리 셀들을 프로그램할 때 발생되는 간섭 현상을 감소시켜 프로그램 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예에 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 반도체 메모리 장치의 동작 방법에 의해 변경되는 문턱전압의 변화를 나타내는 파형도이다.
도 5는 도 3에서 실시하는 서브 프로그램 루브를 설명하기 위한 회로도이다.
도 6은 본 발명의 다른 실시예에 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 7a 내지 도 7c는 본 발명의 다른 실시예에 반도체 메모리 장치의 동작 방법에 의해 변경되는 문턱전압의 변화를 나타내는 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 블록(110MB)에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170), 동작 회로 그룹(130, 140, 150, 160, 170)을 제어하도록 구성된 제어 회로(120)를 포함한다. 낸드 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열선택 회로(160) 및 입출력 회로(170)를 포함한다.
메모리 어레이(110)의 메모리 블록들(110MB)을 다수의 메모리 셀들을 포함하며 구체적으로 설명하면 다음과 같다.
도 2를 참조하면, 각각의 메모리 블록(110MB)은 비트라인들(BL1 내지 BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST0, ..., STk)을 포함한다. 즉, 스트링들(ST1, ..., STk)은 대응하는 비트 라인들(BL1, ..., BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0, ..., Can), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0, ..., Can)의 게이트들은 워드라인들(WL0, ..., WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0, ..., Ck0)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.
다시, 도 1을 참조하면, 제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들(Vpgm, Vpv, Vread, Vpass)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작을 위한 동작 전압들을 글로벌 라인들로 출력한다. 프로그램 동작 또는 리드 동작을 실시할 때 전압 발생 회로(130)는 선택된 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm), 프로그램 검증 전압(Vpv[0:7]) 또는 리드 전압(Vread)을 출력하고, 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 출력하고, 셀렉트 라인들에 인가하기 위한 전압들(Vdsl, Vssl, Vsl)을 출력한다. 특히, 전압 발생 회로(130)는 메모리 셀들이 형성된 벌크(또는 P-well)에 하기 위한 벌크 바이어스(Vpwell)를 출력한다. 이후에 설명되는 서브 프로그램 검증 동작에서, 전압 발생 회로(130)는 양전위의 벌크 바이어스(Vpwell)을 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 셀 어레이(110)의 메모리 셀 블록들 중 선택된 메모리 셀 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달한다.
페이지 버퍼 그룹(150)은 다수의 페이지 버퍼들(미도시)을 포함한다. 페이지 버퍼들은 비트라인들(BL1, ..., BLk)과 각각 연결될 수 있으며, 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인들마다 연결될 수도 있다. 각각의 페이지 버퍼는 제어 회로(120)의 제어 신호들(PB SIGNALS)에 따라 셀들(Ca0, ..., Ck0)에 데이터를 저장하거나 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1, ..., BLk)의 전압을 조절한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼로 메모리 셀에 저장하기 위한 데이터가 입력되거나 메모리 셀로부터 센싱된 데이터가 선택된 페이지 버퍼로부터 출력된다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
상기의 구성들을 포함하는 반도체 메모리 장치는 하나의 메모리 셀에 2비트의 데이터를 저장하거나 3비트의 데이터를 저장하기 위하여 다른 방식으로 프로그램 동작이 진행된다. 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가할수록 메모리 셀들의 문턱전압 분포 수가 증가하기 때문에 각각의 문턱전압 분포 폭을 좁히고 문턱전압 분포들 사이의 간격을 넓혀야 한다. 이를 위해서는 프로그램 동작 시 발생되는 간섭 현상을 최소화해야 한다. 이하, 간섭 현상을 줄일 수 있는 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 3은 본 발명의 실시예에 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 4a 내지 도 4d는 본 발명의 실시예에 반도체 메모리 장치의 동작 방법에 의해 변경되는 문턱전압의 변화를 나타내는 파형도이다.
도 1, 도 2, 도 3 및 도 4a를 참조하면, 단계(S301)에서 3비트의 데이터 중 하위 비트의 데이터를 메모리 셀들에 저장하기 위하여 LSB 프로그램 루프를 실시한다. LSB 프로그램 루프는 LSB 프로그램 동작 및 LSB 프로그램 검증 동작을 포함한다. LSB 프로그램 동작을 위해, 동작 회로 그룹의 전압 공급 회로(130, 140)는 선택된 페이지의 메모리 셀들에 프로그램 전압(Vpgm)을 인가한다. 그리고, 동작 회로 그룹의 페이지 버퍼 그룹(150)은 하위 비트의 데이터로 소거 데이터(예, '1')가 저장되는 메모리 셀들의 비트라인들에 프로그램 금지 전압(예, 전원전압)을 인가하고, 하위 비트의 데이터로 프로그램 데이터(예, '0')가 저장되는 메모리 셀들의 비트라인들에는 프로그램 허용 전압(예, 접지 전압)을 인가한다. 이에 따라, 소거 데이터(예, '1')가 하위 비트로 저장되는 메모리 셀들의 문턱전압은 0V보다 낮은 상태를 유지한다. 그리고, 프로그램 데이터(예, '0')가 하위 비트로 저장되는 메모리 셀들의 문턱전압은 적어도 0V보다 높아지며, 바람직하게는 제1 검증 전압(Vpv1)보다 높아진다.
LSB 프로그램 동작이 실시된 후 LSB 프로그램 검증 동작이 실시된다. LSB 프로그램 검증 동작에서 문턱전압이 목표 레벨까지 상승하지 않은 메모리 셀이 검출되면 프로그램 전압의 레벨을 상승시키고 상승된 프로그램 전압(Vpgm)을 메모리 셀들에 인가하여 LSB 프로그램 동작을 추가로 실시하고 LSB 프로그램 검증 동작을 재실시한다. 상기에서 설명한 LSB 프로램 루프의 동작 방법은 이후에 실시되는 CSB 프로그램 루프나 MSB 프로그램 루프에서도 동일하게 적용된다.
LSB 프로그램 루프가 완료된 후 단계(S303)에서 소거 상태를 유지하는 메모리 셀들이 존재하는지를 검출한다. 메모리 셀들에 저장하기 위한 데이터의 하위 비트들이 페이지 버퍼 그룹에 래치되어 있으므로, 래치되어 있는 하위 비트들을 제어 회로(120)가 검출하면 소거 상태를 유지하는 메모리 셀들이 존재하는지를 확인할 수 있다. 예를 들어, 래치된 하위 비트의 데이터가 모두 프로그램 데이터(예, '0')인 경우, 소거 상태의 메모리 셀들은 존재하지 않는다.
도 1, 도 2, 도 3 및 도 4b를 참조하면, 소거 상태의 메모리 셀들이 존재하는 것으로 확인되면, 단계(S305)에서 문턱전압이 음전위의 목표 전압(Vpv0)보다 낮은 소거 상태의 메모리 셀들의 문턱전압들이 음전위의 목표 전압(Vpv0)보다 높아지도록 소거 상태의 메모리 셀들의 서브 프로그램 루프를 실시한다. 서브 프로그램 루프는 서브 검증 동작과 서브 프로그램 동작을 포함한다.
문턱전압이 음전위의 목표 전압(Vpv0)보다 낮은 메모리 셀들을 검출하기 위해서는 서브 검증 동작에서 음전위의 검증 전압이 메모리 셀들의 워드라인에 인가되어야 한다. 하지만, 음전위의 검증 전압을 생성하기 위해서는 음전압 생성 회로가 추가로 구비되어야 하기 때문에 전체적인 회로의 면적이 증가하게 된다. 따라서, 양전압만을 사용하여 문턱전압이 음전위의 목표 전압(Vpv0)보다 낮은 소거 상태의 메모리 셀들을 검출하는 것이 바람직하다. 양전압만을 사용하여 문턱전압이 음전위의 목표 전압(Vpv0)보다 낮은 소거 상태의 메모리 셀들을 검출하는 서브 검증 동작을 구체적으로 설명하면 다음과 같다.
도 5는 도 3에서 실시하는 서브 프로그램 루브를 설명하기 위한 회로도이다.
도 4b 및 도 5를 참조하면, 선택된 페이지의 메모리 셀들에 접지 전압(Vsel; 예, 0V)을 인가하고, 메모리 셀들이 형성되는 벌크(예, P-well)에 양전압(Vpwell)을 인가한다. 여기서, 벌크에 인가되는 양전압(Vpwell)은 음전위의 목표 전압(Vpv0)의 절대값에 대응하는 레벨로 인가된다. 그리고, 벌크에 양전압(Vpwell)이 인가됨에 따라 비선택 페이지의 메모리 셀들의 워드라인들에 양전압(Vpwell)만큼 상승시킨 패스 전압(Vpass+Vpwell)을 인가하고, 비트라인들에도 양전압(Vpwell)만큼 상승시킨 프리차지 전압(Vpre+Vpwell)을 인가한다. 뿐만 아니라, 셀렉트 라인들(DSL, SSL)과 소스 라인(SL)에도 양전압만큼 상승시킨 전압들(Vdsl+Vpwell, Vssl+Vpwell, Vsl+Vpwell)을 각각 인가한다. 이로써, 선택된 페이지의 메모리 셀들의 워드라인과 벌크 사이의 전압차는 음전위의 목표 전압(Vpv0)과 대응하게 되고, 메모리 셀들에 음전위의 목표 전압(Vpv0)에 대응하는 음전위의 검증 전압을 인가하는 효과를 수 있다.
상기의 조건으로 전압들이 인가되면, 문턱전압이 음전위의 목표 전압(Vpv0)보다 낮은 메모리 셀들의 비트라인에 인가된 프리차지 전압(Vpre+Vpwell)이 디스차되고, 문턱전압이 음전위의 목표 전압(Vpv0)보다 높은 메모리 셀들의 비트라인에 인가된 프리차지 전압(Vpre+Vpwell)은 그대로 유지된다. 이렇게 비트라인의 전압 변화를 페이지 버퍼 그룹이 센싱하여 문턱전압이 목표 전압(Vpv0)보다 낮은 메모리 셀들을 검출한다.
이후, 검출된 메모리 셀들의 문턱전압이 음전위의 목표 전압(Vpv0)보다 높아지도록 서브 프로그램 동작이 실시된다. 서브 프로그램 동작을 위해, 동작 회로 그룹의 전압 공급 회로(130, 140)는 선택된 페이지의 메모리 셀들에 프로그램 전압(Vpgm)을 인가한다. 그리고, 문턱전압이 음전위의 목표 전압(Vpv0)보다 높은 메모리 셀들의 비트라인들에 프로그램 금지 전압(예, 전원전압)을 인가하고, 문턱전압이 음전위의 목표 전압(Vpv0)보다 낮은 메모리 셀들의 비트라인들에는 프로그램 허용 전압(예, 접지 전압)을 인가한다. 이에 따라, 문턱전압이 음전위의 목표 전압(Vpv0)보다 낮은 메모리 셀들의 문턱전압이 상승하게 된다. 메모리 셀들의 문턱전압들이 모두 음전위의 목표 전압(Vpv0)보다 높아질 때까지 서브 프로그램 루프가 반복적으로 실시된다.
만일, LSB 프로그램 루프가 완료된 후, 단계(S303)에서 소거 상태의 메모리 셀이 검출되지 않으면 서브 프로그램 루프는 생략하고 바로 CSB 프로그램 루프를 실시할 수 있다.
다시, 도 1, 도 2, 도 3 및 도 4c를 참조하면, 단계(S307)에서 3비트의 데이터 중 중간 비트를 저장하기 위한 CSB 프로그램 루프가 실시된다. CSB 프로그램 루프는 CSB 프로그램 동작 및 CSB 프로그램 검증 동작을 포함한다. CSB 프로그램 동작을 위해, 동작 회로 그룹의 전압 공급 회로(130, 140)는 선택된 페이지의 메모리 셀들에 프로그램 전압(Vpgm)을 인가한다. 그리고, 동작 회로 그룹의 페이지 버퍼 그룹(150)은 중간 비트의 데이터로 소거 데이터(예, '1')가 저장되는 메모리 셀들의 비트라인들에 프로그램 금지 전압(예, 전원전압)을 인가하고, 중간 비트의 데이터로 프로그램 데이터(예, '0')가 저장되는 메모리 셀들의 비트라인들에는 프로그램 허용 전압(예, 접지 전압)을 인가한다.
이에 따라, LSB 프로그램 루프에 의해 저장된 하위 비트의 레벨과 CSB 프로그램 동작에 의해 저장되는 중간 비트의 레벨에 따라서, 메모리 셀들의 문턱전압들이 4개의 서로 다른 레벨들에 분포하게 된다. CSB 프로그램 동작이 실시된 후 CSB 프로그램 검증 동작이 실시된다. CSB 프로그램 검증 동작에서 문턱전압이 목표 레벨까지 상승하지 않은 메모리 셀이 검출되면 프로그램 전압의 레벨을 상승시키고 상승된 프로그램 전압(Vpgm)을 메모리 셀들에 인가하여 CSB 프로그램 동작을 추가로 실시하고, CSB 프로그램 검증 동작을 재실시한다.
도 1, 도 2, 도 3 및 도 4d를 참조하면, 단계(S309)에서, 3비트의 데이터 중 상위 비트를 저장하기 위한 MSB 프로그램 루프가 실시된다. MSB 프로그램 루프는 MSB 프로그램 동작 및 MSB 프로그램 검증 동작을 포함한다. MSB 프로그램 동작을 위해, 동작 회로 그룹의 전압 공급 회로(130, 140)는 선택된 페이지의 메모리 셀들에 프로그램 전압(Vpgm)을 인가한다. 그리고, 동작 회로 그룹의 페이지 버퍼 그룹(150)은 상위 비트의 데이터로 소거 데이터(예, '1')가 저장되는 메모리 셀들의 비트라인들에 프로그램 금지 전압(예, 전원전압)을 인가하고, 상위 비트의 데이터로 프로그램 데이터(예, '0')가 저장되는 메모리 셀들의 비트라인들에는 프로그램 허용 전압(예, 접지 전압)을 인가한다.
이에 따라, LSB 프로그램 루프와 CSB 프로그램 루프에 의해 저장된 하위 비트 및 중간 비트의 레벨들과 MSB 프로그램 동작에 의해 저장되는 상위 비트의 레벨에 따라서, 메모리 셀들의 문턱전압들이 8개의 서로 다른 레벨들에 분포하게 된다. MSB 프로그램 동작이 실시된 후 MSB 프로그램 검증 동작이 실시된다. MSB 프로그램 검증 동작에서 문턱전압이 목표 레벨(PV1~PV7)까지 각각 상승하지 않은 메모리 셀이 검출되면 프로그램 전압의 레벨을 상승시키고 상승된 프로그램 전압(Vpgm)을 메모리 셀들에 인가하여 MSB 프로그램 동작을 추가로 실시하고, MSB 프로그램 검증 동작을 재실시한다.
이로써, 3비트의 데이터를 저장하기 위한 전체 프로그램 루프가 완료된다.
상기에서, CSB 프로그램 루프를 실시하기 전에 서브 프로그램 루프를 실시하여 소거 상태의 메모리 셀들의 문턱전압 분포의 폭을 좁히고 가장 낮은 레벨의 문턱전압을 상승시킴으로써, CSB 프로그램 루프에서 문턱전압의 상승폭을 줄일 수 있다. 따라서, CSB 프로그램 루프에서 발생되는 프로그램 간섭 현상을 감소시킬 수 있다.
상기에서는 LSB 프로그램 루프가 완료된 후 CSB 프로그램 루프가 실시되기 전에 서브 프로그램 루프가 실시되는 경우를 설명하였으나, LSB 프로그램 루프가 실시되기 전에 서브 프로그램 루프를 먼저 실시할 수도 있다. 이 경우에는, LSB 프로그램 루프를 실시하기 전에 소거 상태의 메모리 셀들의 문턱전압 분포의 폭을 좁히고 가장 낮은 레벨의 문턱전압을 상승시킴으로써, LSB 프로그램 루프에서 문턱전압의 상승폭을 줄일 수 있다. 따라서, LSB 프로그램 루프에서 발생되는 프로그램 간섭 현상을 감소시킬 수 있다.
또한, CSB 프로그램 루프가 완료된 후 MSB 프로그램 루프가 실시되기 전에 서브 프로그램 루프를 먼저 실시할 수도 있다. 이 경우에는, MSB 프로그램 루프를 실시하기 전에 소거 상태의 메모리 셀들의 문턱전압 분포의 폭을 좁히고 가장 낮은 레벨의 문턱전압을 상승시킴으로써, MSB 프로그램 루프에서 문턱전압의 상승폭을 줄일 수 있다. 따라서, MSB 프로그램 루프에서 발생되는 프로그램 간섭 현상을 감소시킬 수 있다.
한편, 서브 프로그램 루프는 2비트의 데이터를 하나의 메모리 셀에 저장하는 프로그램 루프에도 적용할 수 있다.
도 6은 본 발명의 다른 실시예에 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 7a 내지 도 7c는 본 발명의 다른 실시예에 반도체 메모리 장치의 동작 방법에 의해 변경되는 문턱전압의 변화를 나타내는 파형도이다.
도 1, 도 2, 도 6 및 도 7a를 참조하면, 단계(S601)에서 LSB 프로그램 루프가 실시된다. LSB 프로그램 루프는 도 3의 단계(S301)에서 설명한 LSB 프로그램 루프와 동일한 방법으로 실시될 수 있다.
도 1, 도 2, 도 6 및 도 7b를 참조하면, 단계(S603)에서 2비트의 데이터 중 하위 비트를 저장하기 위한 LSB 프로그램 루프가 완료된 후에 소거 상태의 메모리 셀이 존재하는지 검출한다. 소거 상태의 메모리 셀이 검출되면, 단계(S605)에서 소거 상태의 메모리 셀들의 서브 프로그램 루프를 실시한다. 상기의 단계들(S603, S605)은 도 3에서 설명한 단계들(S301, S303, S305)과 동일한 방법으로 진행될 수 있다.
도 1, 도 2, 도 6 및 도 7c를 참조하면, 단계(S607)에서, 2비트의 데이터 중 상위 비트를 저장하기 위한 MSB 프로그램 루프가 실시된다. MSB 프로그램 루프는 MSB 프로그램 동작 및 MSB 프로그램 검증 동작을 포함한다. MSB 프로그램 동작을 위해, 동작 회로 그룹의 전압 공급 회로(130, 140)는 선택된 페이지의 메모리 셀들에 프로그램 전압(Vpgm)을 인가한다. 그리고, 동작 회로 그룹의 페이지 버퍼 그룹(150)은 상위 비트의 데이터로 소거 데이터(예, '1')가 저장되는 메모리 셀들의 비트라인들에 프로그램 금지 전압(예, 전원전압)을 인가하고, 상위 비트의 데이터로 프로그램 데이터(예, '0')가 저장되는 메모리 셀들의 비트라인들에는 프로그램 허용 전압(예, 접지 전압)을 인가한다.
이에 따라, LSB 프로그램 루프에 의해 저장된 하위 비트의 레벨과 MSB 프로그램 동작에 의해 저장되는 상위 비트의 레벨에 따라서, 메모리 셀들의 문턱전압들이 4개의 서로 다른 레벨들에 분포하게 된다. MSB 프로그램 동작이 실시된 후 MSB 프로그램 검증 동작이 실시된다. MSB 프로그램 검증 동작에서 문턱전압이 목표 레벨(PV1~PV3)까지 각각 상승하지 않은 메모리 셀이 검출되면 프로그램 전압의 레벨을 상승시키고 상승된 프로그램 전압(Vpgm)을 메모리 셀들에 인가하여 MSB 프로그램 동작을 추가로 실시하고, MSB 프로그램 검증 동작을 재실시한다.
이로써, 2비트의 데이터를 저장하기 위한 전체 프로그램 루프가 완료된다.
상기에서, MSB 프로그램 루프를 실시하기 전에 서브 프로그램 루프를 실시하여 소거 상태의 메모리 셀들의 문턱전압 분포의 폭을 좁히고 가장 낮은 레벨의 문턱전압을 상승시킴으로써, MSB 프로그램 루프에서 문턱전압의 상승폭을 줄일 수 있다. 따라서, MSB 프로그램 루프에서 발생되는 프로그램 간섭 현상을 감소시킬 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
120 : 제어 회로 130 : 전압 생성 회로
140 : 로우 디코더 150 : 페이지 버퍼 그룹
160 : 열 선택 회로 170 : 입출력 회로

Claims (15)

  1. 3비트의 데이터 중 하위 비트의 데이터를 선택된 페이지의 메모리 셀들에 저장하기 위해 제1 프로그램 전압 및 제1 검증 전압을 이용하여 LSB 프로그램 루프를 실시하는 단계;
    문턱전압이 음전위의 목표 전압보다 낮은 소거 상태의 메모리 셀들의 문턱전압들이 음전위의 목표 전압보다 높아지도록 상기 소거 상태의 메모리 셀들의 서브 프로그램 루프를 실시하는 단계;
    상기 3비트의 데이터 중 중간 비트의 데이터를 상기 선택된 페이지의 메모리 셀들에 저장하기 위해 제2 프로그램 전압 및 제2 검증 전압을 이용하여 CSB 프로그램 루프를 실시하는 단계; 및
    상기 3비트의 데이터 중 상위 비트의 데이터를 상기 선택된 페이지의 메모리 셀들에 저장하기 위해 제3 프로그램 전압 및 제3 검증 전압을 이용하여 MSB 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 CSB 프로그램 루프가 완료된 후 상기 MSB 프로그램 루프가 실시되기 전에 상기 서브 프로그램 루프가 실시되는 반도체 메모리 장치의 동작 방법.
  3. 2비트의 데이터 중 하위 비트의 데이터를 선택된 페이지의 메모리 셀들에 저장하기 위해 제1 프로그램 전압 및 제1 검증 전압을 이용하여 LSB 프로그램 루프를 실시하는 단계;
    문턱전압이 음전위의 목표 전압보다 낮은 소거 상태의 메모리 셀들의 문턱전압들이 음전위의 목표 전압보다 높아지도록 상기 소거 상태의 메모리 셀들의 서브 프로그램 루프를 실시하는 단계; 및
    상기 2비트의 데이터 중 상위 비트의 데이터를 상기 선택된 페이지의 메모리 셀들에 저장하기 위해 제2 프로그램 전압 및 제2 검증 전압을 이용하여 MSB 프로그램 루프를 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 LSB 프로그램 루프가 완료된 후, 상기 하위 비트의 데이터를 이용하여 상기 선택된 페이지에서 소거 상태의 메모리 셀의 존재 여부를 확인하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제 4 항에 있어서,
    상기 소거 상태의 메모리 셀이 존재하지 않으면 상기 서브 프로그램 루프가 실시되지 않는 반도체 메모리 장치의 동작 방법.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 LSB 프로그램 루프를 실시하기 전에 상기 서브 프로그램 루프가 실시되는 반도체 메모리 장치의 동작 방법.
  7. 제 3 항에 있어서,
    상기 LSB 프로그램 루프가 완료된 후 상기 MSB 프로그램 루프가 실시되기 전에 상기 서브 프로그램 루프가 실시되는 반도체 메모리 장치의 동작 방법.
  8. 제 1 항 또는 제 3 항에 있어서, 상기 서브 프로그램 루프는,
    상기 문턱전압이 상기 음전위의 목표 전압보다 낮은 메모리 셀들을 검출하기 위하여 서브 검증 동작을 실시하는 단계; 및
    상기 서브 검증 동작에서 검출된 메모리 셀들의 문턱전압을 상승시키기 위하여 서브 프로그램 전압을 상기 메모리 셀들에 인가하는 서브 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서, 상기 서브 검증 동작에서,
    상기 선택된 페이지의 상기 메모리 셀들에 접지 전압을 인가하고 상기 음전위의 절대값에 대응하는 양전위의 웰 바이어스를 상기 메모리 셀들의 벌크에 인가하는 반도체 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 메모리 셀들의 드레인과 전기적으로 연결되는 비트라인들에 인가되는 비트라인 전압 및 상기 메모리 셀들의 소스와 전기적으로 연결되는 소스 라인에 인가되는 소스 전압을 상기 웰 바이어스의 전위만큼 상승시켜 인가하는 반도체 메모리 장치의 동작 방법.
  11. 다수의 페이지들에 각각 포함된 메모리 셀들을 포함하는 메모리 어레이;
    선택된 페이지에 포함된 메모리 셀들의 LSB 프로그램 루프, CSB 프로그램 루프, MSB 프로그램 루프 및 서브 프로그램 루프를 수행하도록 구성된 동작 회로 그룹; 및
    상기 LSB 프로그램 루프, 상기 CSB 프로그램 루프 또는 상기 MSB 프로그램 루프를 실시하기 전에, 문턱전압이 음전위의 목표 전압보다 낮은 소거 상태의 메모리 셀들의 문턱전압들을 상기 음전위의 목표 전압보다 높게 상승시키기 위한 상기 서브 프로그램 루프가 실시되도록 상기 동작 회로 그룹을 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 서브 프로그램 루프를 실시하기 전에, 상기 동작 회로 그룹이 상기 소거 상태의 메모리 셀의 존재 여부를 확인하도록 구성되는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 소거 상태의 메모리 셀이 존재하지 않으면, 상기 제어 회로는 상기 서브 프로그램 루프가 실시되지 않도록 상기 동작 회로 그룹을 제어하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 서브 프로그램 루프가 실시될 때, 상기 동작 회로 그룹은 상기 선택된 페이지의 상기 메모리 셀들에 접지 전압을 인가하고 상기 목표 전압의 음전위의 절대값에 대응하는 양전위의 웰 바이어스를 상기 메모리 셀들의 벌크에 인가하도록 구성되는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 동작 회로 그룹은 상기 메모리 셀들의 드레인과 전기적으로 연결되는 비트라인들에 인가되는 비트라인 전압 및 상기 메모리 셀들의 소스와 전기적으로 연결되는 소스 라인에 인가되는 소스 전압을 상기 웰 바이어스의 전위만큼 상승시켜 인가하도록 구성되는 반도체 메모리 장치.
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