KR20130034533A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 비트라인과 공통 소스 라인 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 스트링과, 선택된 메모리 셀과 드레인 셀렉트 트랜지스터 쪽으로 인접한 비선택 인접 셀에 제1 전압을, 나머지 셀들을 턴온시키기 위해 나머지 셀들에 제2 전압을, 공통 소스 라인에 비트라인 프리차지 전압보다 높은 제3 전압을 인가하여 비선택 인접 셀의 프로그램 상태 또는 소거 상태에 따라 비트라인의 프리차지 레벨이 변하도록 비트라인을 프리차지하는 동작과, 선택된 셀에 제2 전압보다 낮은 레벨의 리드 전압을, 비선택 인접 셀을 포함한 나머지 셀들에 제2 전압을, 공통 소스 라인에 접지 전압을 각각 인가하는 독출 동작을 수행하도록 구성된 주변 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 메모리 블록을 포함하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
NAND 플래시 메모리 장치의 메모리 어레이는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에 위치하는 다수의 워드라인들에 각각 연결되는 메모리 셀들을 포함한다.
메모리 셀들에 데이터를 저장하기 위하여 소스 셀렉트 라인과 인접한 첫 번째 워드라인에 연결된 메모리 셀들부터 드레인 셀렉트 라인과 인접한 마지막 워드라인에 연결된 메모리 셀들까지 프로그램 동작이 순차적으로 진행된다. 이 때문에 하나의 워드라인에 연결된 메모리 셀들의 프로그램 동작이 완료된 후 다음 워드라인에 연결된 메모리 셀들의 프로그램 동작이 실시될 때, 이전 워드라인에 연결된 메모리 셀들에 프로그램 간섭 현상이 발생되면서 메모리 셀들의 문턱전압이 변하게 된다. 이 때문에 메모리 셀에 저장된 데이터가 변경될 수도 있다.
이러한 현상은 집적도를 높이기 위하여 메모리 셀의 사이즈가 작아지거나 워드라인들 사이의 간격이 좁아짐에 따라 더 심하게 발생된다. 또한, 하나의 메모리 셀에 2비트의 데이터를 저장하는 MLC 방식의 NAND 메모리 장치에서는, 상기에서 설명한 프로그램 간섭 현상에 의해 메모리 셀의 문턱전압이 더 심하게 변하게 되고, 그에 따라 메모리 셀들에 저장된 데이터가 쉽게 변경될 수 있다.
상기의 경우는 집적도를 높이고 데이터 저장 용량을 높이기 위해 불가피하지만, 다음 워드라인에 연결된 메모리 셀의 문턱전압이 프로그램 동작에 의해 높아지는 경우 이전 워드라인의 메모리 셀들에 발생되는 프로그램 간섭 현상을 억제하거나 보상해줄 필요가 있다.
프로그램 간섭 현상을 억제하기 위하여 여러 방식의 프로그램 동작이 제안되고 있으나, 항상 이전 워드라인의 프로그램 동작이 종료된 후 다음 워드라인의 프로그램 동작이 완료되기 때문에 이전 워드라인의 메모리 셀들에 발생되는 프로그램 간섭 현상을 억제하기가 어렵다.
본 발명의 실시예는 데이터를 저장하기 위하여 프로그램 동작을 실시할 때 발생되는 프로그램 간섭 현상에 의해 메모리 셀의 문턱전압이 변하더라도 이를 보상하여 데이터를 출력할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 비트라인과 공통 소스 라인 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 스트링과, 선택된 메모리 셀과 드레인 셀렉트 트랜지스터 쪽으로 인접한 비선택 인접 셀에 제1 전압을, 나머지 셀들을 턴온시키기 위해 나머지 셀들에 제2 전압을, 공통 소스 라인에 비트라인 프리차지 전압보다 높은 제3 전압을 인가하여 비선택 인접 셀의 프로그램 상태 또는 소거 상태에 따라 비트라인의 프리차지 레벨이 변하도록 비트라인을 프리차지하는 동작과, 선택된 셀에 제2 전압보다 낮은 레벨의 리드 전압을, 비선택 인접 셀을 포함한 나머지 셀들에 제2 전압을, 공통 소스 라인에 접지 전압을 각각 인가하는 독출 동작을 수행하도록 구성된 주변 회로를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 선택된 셀과 드레인 셀렉트 트랜지스터 쪽으로 인접한 비선택 인접 셀에 제1 전압을, 선택된 셀을 포함하는 나머지 셀들을 턴온시키기 위해 나머지 셀들에 제2 전압을, 공통 소스 라인에 비트라인 프리차지 전압보다 높은 제3 전압을 각각 인가하여 비선택 인접 셀의 프로그램 상태 또는 소거 상태에 따라 비트라인의 프리차지 레벨이 변하도록 비트라인을 프리차지하는 단계, 및 선택된 셀에 제2 전압보다 낮은 레벨의 리드 전압을, 비선택 인접 셀을 포함한 나머지 셀들에 제2 전압을, 공통 소스 라인에 접지 전압을 각각 인가하는 독출 단계를 포함한다.
본 발명의 실시예는 데이터를 저장하기 위하여 프로그램 동작을 실시할 때 발생되는 프로그램 간섭 현상에 의해 메모리 셀의 문턱전압이 변하더라도 이를 보상하여 데이터를 출력함으로써, 동작의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도들이다.
도 6은 메모리 셀들의 문턱전압 분포 특성을 비교하기 위한 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 스트링을 포함하는 메모리 어레이(110)와 주변 회로(120~170)를 포함한다.
메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 모든 메모리 블록(110MB)은 동일한 구조로 형성될 수 있으며, 메모리 블록(110MB)의 구조를 설명하면 다음과 같다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe0~BLek, BLo0~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST)을 포함한다. 즉, 스트링들(ST)은 대응하는 비트 라인들(BLe0~BLek, BLo0~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ce00~Cen0), 그리고 드레인이 비트라인(BLe0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(Ce00~Cen0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ce00~Cen0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k, Co00~Co0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ce00~Ce0k)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Co00~Co0k)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 1 및 도 2를 참조하면, 주변 회로(120~170)는 선택된 메모리 셀과 드레인 셀렉트 트랜지스터(DST) 쪽으로 인접한 비선택 인접 셀에 제1 전압(이하, 제1 패스 전압)을, 나머지 셀들을 턴온시키기 위해 나머지 셀들에 제2 전압을, 공통 소스 라인에 비트라인 프리차지 전압(이하, 제1 프리차지 전압)보다 높은 제3 전압(이하, 제2 프리차지 전압)을 인가하여 비선택 인접 셀의 프로그램 상태 또는 소거 상태에 따라 비트라인의 프리차지 레벨이 변하도록 비트라인을 프리차지하는 동작과, 선택된 셀에 제2 전압보다 낮은 레벨의 리드 전압을, 비선택 인접 셀을 포함한 나머지 셀들에 제2 전압(이하, 제2 패스 전압)을, 공통 소스 라인에 접지 전압을 각각 인가하는 독출 동작을 수행하도록 구성된다. 보다 구체적인 예시는 후술하기로 한다.
이러한 주변 회로는 동작 회로(130~170) 및 동작 회로(130~170)를 제어하도록 구성된 제어 회로(120)를 포함한다.
제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 제어 회로(120)의 보다 구체적인 동작은 후술하기로 한다.
동작 회로(130~170)는 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작을 수행하기 위한 동작 전압들을 출력한다.
특히, 동작 회로(130, 140, 150)는 리드 동작을 위한 비트라인(예, BLe0)의 프리차지 동작 시 제1 레벨의 제1 프리차지 전압과 상기 제1 레벨보다 높은 제2 레벨의 제2 프리차지 전압을 생성하고, 메모리 셀들 중 선택된 셀(예, Cen-20)에 저장된 데이터를 래치하기 위하여 메모리 스트링(ST)으로 동작 전압들을 인가한 후 비트라인(BLe0)의 전압 변화를 센싱하도록 구성된다. 구체적으로 예를 들면, 프리차지 동작 시 동작 회로(130~150)는 제1 패스 전압(Vpass1), 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2), 제1 프리차지 전압(예, Vcsl), 제2 프리차지 전압, 셀렉트 전압들(Vdsl, Vssl)을 생성한다. 제1 패스 전압(Vpass1)은 선택된 셀(예, Cen-20)과 드레인 셀렉트 트랜지스터(DST) 쪽으로 인접한 제1 비선택 셀(예, Cen-10)의 프로그램 상태와 소거 상태를 구분하기 위하여 워드라인(WLn-1)을 통해 제1 비선택 셀(Cen-10)로 인가된다. 여기서, 제1 비선택 셀(Cen-10)은 선택된 셀(Cen-20)의 드레인에 연결된다. 제2 패스 전압(Vpass2)은 선택된 셀(Cen-20) 및 나머지 제2 비선택 셀들(Ce00~Cen-30, Cen0)을 턴온시키기 위하여 선택된 셀(Cen-20) 및 제2 비선택 셀들(Ce00~Cen-30, Cen0)로 인가된다. 셀렉트 전압들(Vdsl, Vssl)은 셀렉트 트랜지스터들(DST, SST)을 턴온시키기 위하여 셀렉트 트랜지스터들(DST, SST)로 인가된다.
이때, 제1 비선택 셀(Cen-10)이 프로그램 상태이면, 비트라인(BLe0)은 동작 회로(130~150)(특히, 페이지 버퍼; PB0)로부터 출력되는 제1 프리차지 전압에 의해 제1 레벨까지 프리차지된다. 또한, 제1 비선택 셀(Cen-10)이 소거 상태이면, 비트라인(BLe0)은 동작 회로(130~150)로부터 공통 소스 라인(CSL)로 출력되는 제2 프리차지 전압(Vcsl)이 메모리 스트링(ST)을 통해 비트라인(BLe0)으로 전달되어 비트라인(BLe0)이 제2 프리차지 전압(Vcsl)에 의해 제2 레벨까지 프리차지된다.
이후, 선택된 셀(Cen-20)에 저장된 데이터를 래치하기 위한 동작에서, 동작 회로(130~150)는 선택된 셀(Cen-20)의 워드라인(WLn-2)로 출력되는 제2 패스 전압(Vpass2)을 리드 전압(Vread)로 변경하고, 제1 비선택 셀(Cen-10)로 인가되는 제1 패스 전압(Vpass1)을 제2 패스 전압(Vpass2)으로 변경한다.
이러한 동작 회로는 전압 공급 회로(130, 140) 및 페이지 버퍼 그룹(150)을 포함하며, 동작 회로에는 열 선택 회로(160) 및 입출력 회로(170)가 더 포함될 수 있다.
전압 공급 회로(130, 140)는 리드 동작 시 동작 전압들(Vread, Vpass1, Vpass2, Vdsl, Vssl) 및 제2 프리차지 전압(Vcsl)을 출력한다. 구체적으로, 전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들(예, Vread, Vpass1, Vpass2, Vdsl, Vssl, Vcsl)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)을 포함하는 로컬 라인들로 출력하고, 제2 프라차지 전압으로 사용되는 공통 소스 전압(Vcsl)을 공통 소스 라인(CSL)으로 출력한다.
이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들(예, Vread, Vpass1, Vpass2, Vdsl, Vssl)과 공통 소스 전압(Vcsl)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(Cen-20)과 연결된 로컬 워드라인(예, WLn-2)에는 전압 발생 회로(130)로부터 글로벌 워드라인으로 출력된 제2 패스 전압(Vpass2) 또는 리드 전압(Vread)이 로우 디코더(140)를 통해 인가된다. 그리고, 선택되지 않은 셀들(Ce00~Cen-30, Cen-10, Cen0)과 연결된 로컬 워드라인들(예, WL0~WLn-3, WLn-1. WLn))에는 전압 발생 회로(130)로부터 글로벌 워드라인들로 출력된 패스 전압들(Vpass1, Vpass2)이 로우 디코더(140)를 통해 선택적으로 인가된다.
페이지 버퍼 그룹들(150)은 비트라인들(BLe0~BLek, BLo0~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB0~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(Ce00~Ce0k 또는 Co00~Co0k)로부터 데이터를 독출하기 위한 리드 동작 시 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 프리차지하기 위한 제2 프리차지 전압을 생성하고, 프리차지된 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화를 센싱하여 데이터를 래치한다.
이때, 페이지 버퍼(PB0)가 비트라인(BLe0)을 프리차지하기 위한 제2 프리차지 전압을 생성하지만, 앞서 설명한 바와 같이, 비선택된 셀(Cen-20)이 프로그램 상태인 경우에만 제2 프리차지 전압에 의해 비트라인(BLe0)이 프리차지되며, 비선택된 셀(Cen-20)이 소거 상태인 경우에는 비트라인(BLe0)이 제1 프리차지 전압(Vcsl)에 의해 프리차지되기 때문에 제2 프리차지 전압은 비트라인(BLe0)으로 공급되지 못한다.
리드 동작에서, 비트라인(BLe0)이 제1 프리차지 전압이나 제2 프리차지 전압(Vcsl)에 의해 프리차지된 후 전압 공급 회로(130, 140)에 의해 메모리 스트링으로 리드 전압(Vread), 제2 패스 전압(Vpass2), 셀렉트 전압들(Vdsl, Vssl)이 인가되면, 프로그램 데이터가 저장된 메모리 셀의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe0~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다. 페이지 버퍼의 구체적인 구성은 후술하기로 한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB0~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 열선택 회로(160)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)로 전달하면 페이지 버퍼들(PB0~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 3을 참조하면, 페이지 버퍼(PB1)는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, RST, SET, PBSENSE, BLSe, BLSo, DISCHe, DISCHo)은 제어 회로에서 출력될 수 있다.
페이지 버퍼(PB1)는 비트라인 선택 회로(BLC), 프리차지 회로(P101), 비트라인 연결 회로(N109) 및 다수의 래치 회로들(150L1~150L3)을 포함한다.
비트라인 선택 회로(BLC)의 스위칭 소자들(N105, N107)은 비트라인 선택 신호들(BLSe, BLSo)에 응답하여 이븐 비트라인(BLe1) 및 오드 비트라인(BLo1) 중 하나의 비트라인을 선택하고, 스위칭 소자들(N101, N103)은 디스차지 신호들(DISCHe, DISCHo)에 응답하여 프로그램 동작 시 비선택된 비트라인을 프리차지하거나 리드 동작 시 비선택된 비트라인을 디스차지하는 동작을 수행한다. 이러한 비트라인 선택 회로(BLC)는 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인이 하나의 페이지 버퍼와 연결되는 경우 필요하다. 즉, 하나의 비트라인마다 하나의 페이지 버퍼가 연결되는 ABL(All Bit line) 방식의 경우에는 비트라인 선택 회로(BLC)를 생략할 수 있다.
비트라인 연결 회로(N109)는 비트라인 선택 회로(BLC)에 의해 선택된 비트라인을 연결 신호(PBSENSE)에 응답하여 래치 회로들(150L1~150L3) 중 하나의 래치 회로과 연결하는 동작을 수행한다. 래치 회로들(LC1~LC3)은 스위칭 소자(N109)에 병렬로 연결되며, 스위칭 소자(N109)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.
프리차지 회로(P101)는 프리차지 신호(PRECHB)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다. 센싱 노드(SO)를 프리차지하는 전압은 비트라인을 프리차지하기 위한 제1 프리차지 전압으로 사용된다. 즉, 프리차지 회로(P101)는 비트라인을 프리차지하기 위한 제1 프리차지 전압을 생성한다.
래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(LC1)는 열선택 회로(160)로부터 입력되는 데이터를 임시 저장하고 제2 래치 회로(LC2)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 열선택 회로(160)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 제2 래치 회로(LC2)는 제1 래치 회로(LC1)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 래치 회로(LC2)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시저장하고 제1 래치 회로(LC1)로 전달하는 동작도 수행할 수 있다. 제3 래치 회로(LC3)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 출력하는 동작을 수행할 수 있다.
래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.
제1 래치 회로(LC1)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRAN)에 응답하여 래치(LAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N111), 래치(LAT)의 비반전 단자(QA) 및 반전 단자(QB)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N113, N115), 스위칭 소자들(N113, N115)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N117)를 포함한다. 참고로, 열선택 회로(도 1의 160)는 열 선택 신호(CS[k:1])에 응답하여 선택된 페이지 버퍼(PB1)의 센싱 노드(SO)와 래치(LAT1)의 비반전 단자(QA) 및 반전 단자(QB)와 연결된다.
한편, 다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.
이하, 상기에서 설명한 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다. 도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도들이다.
도 4a 및 도 5a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작은 비트라인을 프리차지하는 단계와 선택된 셀에 데이터를 래치하기 위한 독출 단계를 포함한다. 비트라인을 프리차지하는 단계에서는 선택된 메모리 셀과 드레인 셀렉트 트랜지스터 쪽으로 인접한 비선택 인접 셀에 제1 전압(이하, 제1 패스 전압)을, 나머지 셀들을 턴온시키기 위해 나머지 셀들에 제2 전압(이하, 제2 패스 전압)을, 공통 소스 라인에 비트라인 프리차지 전압(이하, 제1 프리차지 전압)보다 높은 제3 전압(이하, 제2 프리차지 전압)을 인가하여 비선택 인접 셀의 프로그램 상태 또는 소거 상태에 따라 비트라인의 프리차지 레벨이 변하도록 비트라인을 프리차지한다. 독출 단계에서는, 선택된 셀에 제2 패스 전압보다 낮은 레벨의 리드 전압을, 비선택 인접 셀을 포함한 나머지 셀들에 제2 패스 전압을, 공통 소스 라인에 접지 전압을 각각 인가한다. 보다 구체적으로 설명하면 다음과 같다.
비트라인 프리차지 구간에서, 비트라인(BL)과 공통 소스 라인(CSL) 사이에 접속된 메모리 스트링(ST)의 메모리 셀들 중 선택된 셀(예, Cn-2)의 드레인과 연결되는 제1 비선택 셀(Cn-1)이 프로그램 상태이면 비트라인(BL)을 제1 레벨로 프리차지하고, 제1 비선택 셀(Cn-1)이 소거 상태이면 비트라인(BL)을 제1 레벨보다 높은 제2 레벨로 프리차지하기 위한 동작이 수행된다.
구체적으로, 제1 비선택 셀(Cn-1)의 프로그램 상태와 소거 상태를 구분하기 위한 제1 패스 전압(Vpass1)이 약 1V 이하의 레벨로 제1 비선택 셀(Cn-1)로 인가되고, 선택된 셀(Cn-2)과 제2 비선택 셀들(C0~Cn-3, Cn)을 턴온시키기 위한 제2 패스 전압(Vpass2)이 선택된 셀(Cn-2)과 제2 비선택 셀들(C0~Cn-3, Cn)로 인가된다. 또한, 비트라인(BL)에 연결되는 메모리 스트링(ST)의 드레인 셀렉트 트랜지스터(DST)와 공통 소스 라인(CSL)에 연결되는 메모리 스트링(ST)의 소스 셀렉트 트랜지스터(SST)에 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 턴온시키기 위한 셀렉트 전압들(Vdsl, Vssl)이 인가된다.
특히, 페이지 버퍼(PB)는 제1 레벨(Vpre-Vth)의 제1 프리차지 전압을 생성하고, 공통 소스 라인(CSL)에는 제1 레벨(Vpre-Vth)보다 높은 제2 레벨(Vpre-Vth+a)의 제2 프리차지 전압이 인가된다.
이 상태에서, 제1 비선택 셀(Cn-1)에는 소거 상태와 프로그램 상태를 구분하기 위한 제1 패스 전압(Vpass1)이 인가되기 때문에, 제1 비선택 셀(Cn-1)이 프로그램 상태인 경우 제1 비선택 셀(Cn-1)은 턴오프 상태가 된다. 이로 인해, 선택된 셀(Cn-2)과 제2 비선택 셀들(C0~Cn-3, Cn)이 제2 패스 전압(Vpass2)에 의해 턴온되더라도 제1 비선택 셀(Cn-1)이 턴오프되기 때문에, 공통 소스 라인(CSL)에 인가된 제2 프리차지 전압은 비트라인(BL)으로 전달되지 못한다.
따라서, 비트라인(BL)은 페이지 버퍼(PB)의 프리차지 회로(P101)로부터 출력되는 제1 레벨(Vpre-Vth)의 제1 프리차지 전압의 의해 프리차지된다.
도 4a 및 도 5b를 참조하면, 제1 비선택 셀(Cn-1)에 소거 상태와 프로그램 상태를 구분하기 위한 제1 패스 전압(Vpass1)이 인가가된 상태에서, 제1 비선택 셀(Cn-1)이 소거 상태라면 제1 비선택 셀(Cn-1)은 턴온 상태가 된다. 이로 인해, 선택된 셀(Cn-2)과 제2 비선택 셀들(C0~Cn-3, Cn)도 제2 패스 전압(Vpass2)에 의해 턴온이 턴온되기 때문에, 공통 소스 라인(CSL)으로 인가된 제2 레벨(Vpre-Vth+a)의 제2 프리차지 전압이 턴온된 셀렉트 트랜지스터들(DST, SST) 및 메모리 셀들(C0~Cn)을 포함하는 메모리 스트링(ST)을 통해 비트라인(BL)으로 전달된다. 따라서, 비트라인(BL)은 공통 소스 라인(CSL)로 인가된 제2 레벨(Vpre-Vth+a)의 제2 프리차지 전압의 의해 프리차지된다.
이때, 비트라인(BL)과 페이지 버퍼(PB)의 프리차지 회로(P101)를 연결하는 비트라인 연결 회로의 스위칭 소자(N109)는 게이트로 인가되는 전압(Vpre), 비트라인(BL)의 전압(Vpre-Vth+a), 프로차지 회로(P101)로부터 공급되는 전압에 의해 턴온 조건이 만족되지 못하여 턴오프된다. 따라서, 페이지 버퍼(PB)에서 생성되는 제1 프리차지 전압은 비트라인(BL)으로 전달되지 못한다.
결국, 제1 비선택 셀(Cn-1)의 프로그램 상태와 소거 상태에 따라서 비트라인(BL)의 프리차지 레벨이 달라진다. 그리고, 도 2에서 선택된 셀들(Cen-20~Cen-2k)의 드레인들과 연결된 제1 비선택 셀들(Cen-10~Cen-1k)의 프로그램 상태 및 소거 상태에 따라 전체적으로 비트라인들(도 2의 BLe0~BLek 또는 BLo0~BLok)의 프리차지 레벨이 앞서 설명한 바와 같이 각각 제1 레벨이나 제2 레벨로 결정된다.
비트라인(BL)이 프리차지된 후 이벨류에이션 구간(tEVAL), 샌싱 구간(tSEN), 데이터 래치 구간(tLAT) 및 디스차지 구간을 포함하는 독출 단계가 실시된다.
이벨류에이션 구간(tEVAL)에서, 워드라인(WLn-2)(즉, 선택된 셀; Cn-2)에 인가된 제2 패스 전압(Vpass2)이 리드 전압(Vread)으로 변경되고, 워드라인(WLn-1)(즉, 제1 비선택 셀; Cn-1)에 인가된 제1 패스 전압(Vpass1)이 제2 패스 전압(Vpass2)으로 변경된다. 나머지 제2 비선택 셀들(C0~Cn-3, Cn)에는 제2 패스 전압(Vpass2)이 계속해서 인가된다. 선택된 셀(Cn-2)이 프로그램 상태이면 비트라인(BL)에 프리차지된 전압은 유지되고, 선택된 셀(Cn-2)이 소거 상태이면 비트라인(BL)에 프리차지된 전압은 디스차지된다.
센싱 구간(tSEN)에서, 페이지 버퍼(PB)의 비트라인 연결 회로(N111)로 센싱 전압(Vsen)이 인가된다. 그러면, 비트라인(BL)의 전압, 센싱 노드(SO)의 전압 및 센싱 전압(Vsen)의 관계에 따라, 비트라인 연결 회로(N111)의 턴온 조건이 만족되면 비트라인(BL)과 페이지 버퍼(PB)의 센싱 노드(SO)가 비트라인 연결 회로(N111)에 의해 전기적으로 연결되고, 그렇지 않으면 비트라인(BL)과 페이지 버퍼(PB)의 센싱 노드(SO)는 비트라인 연결 회로(N111)에 의해 전기적으로 차단된다. 즉, 선택된 셀(Cn-2)이 소거 상태인 경우 비트라인(BL)은 디스차지되고, 비트라인 연결 회로(N111)의 턴온 조건이 만족되어 비트라인(BL)과 페이지 버퍼(PB)의 센싱 노드(SO)가 연결된다. 그 결과, 센싱 노드(SO)의 전압도 낮아진다. 반면, 선택된 셀(Cn-2)이 프로그램 상태인 경우 비트라인(BL)은 프리차지 상태를 유지하고, 비트라인 연결 회로(N111)의 턴오프 조건이 만족되어 비트라인(BL)과 페이지 버퍼(PB)의 센싱 노드(SO)는 전기적으로 차단된다. 그 결과, 센싱 노드(SO)도 프리차지 회로(P101)에 의해 프리차지 상태를 유지한다.
데이터 래치 구간(tLAT)에서, 센싱 노드(SO)가 디스차지되면 스위칭 소자(N117)가 턴오프되고 래치(LAT)에 래치된 초기 데이터는 변하지 않는다. 반면, 센싱 노드(SO)가 프리차지 상태를 유지하면 스위칭 소자(N117)가 턴온되고 래치(LAT)에 래치된 초기 데이터는 반전된다. 이로써, 선택된 셀(Cn-2)에 저장된 데이터가 래치(LAT)에 래치된다.
이후, 디스차지 구간에서, 모든 전압들이 디스차지된다.
한편, 비트라인(BL)의 프리차지 레벨에 따라 센싱되는 메모리 셀의 문턱전압이 달라지는데, 이를 구체적으로 설명하면 다음과 같다.
도 4b, 도 5a 및 도 5b를 참조하면, 비트라인 프리차지 구간에서, 제1 비선택 셀(Cn-1)이 프로그램 상태이면 비트라인이 제1 레벨(Vpre-Vth)까지 프리차지 되고, 제1 비선택 셀(Cn-1)이 소거 상태이면 비트라인이 제2 레벨(Vpre-Vth+a)까지 프리차지된다.
이어서, 리드 전압이 인가되는 이벨류에이션 구간에서 선택된 셀(Cn-2)의 문턱전압이 리드 전압보다 낮으면 비트라인(BL)의 전압은 디스차지되고, 선택된 셀(Cn-2)의 문턱전압이 리드 전압보다 높으면 비트라인(BL)의 전압은 유지된다. 선택된 셀(Cn-2)의 문턱전압이 리드 전압보다 높은 경우에는 차이가 없으나, 선택된 셀(Cn-2)의 문턱전압이 리드 전압보다 낮은 경우에는 비트라인(BL)의 프리차지 레벨에 따라서 문턱전압이 실제와 다르게 센싱된다.
즉, 제1 비선택 셀(Cn-1)의 프로그램 상태 또는 소거 상태에 따라 비트라인(BL)이 프리차지되는 레벨에 차이(a)가 발생한다. 이러한 차이(a)는 소거 상태의 선택된 셀(Cn-2)에 의해 비트라인(BL)이 디스차지된 후에도 발생한다. 따라서, 비트라인(BL)이 제1 레벨(Vpre-Vth)로 프리차지된 경우에는 비트라인(BL)이 프로그램/소거 상태를 판단하는 검증 레벨(V2-Vth)보다 낮은 레벨까지 디스차지되고, 비트라인(BL)이 제2 레벨(Vpre-Vth+a)로 프리차지된 경우에는 비트라인(BL)이 프로그램/소거 상태를 판단하는 검증 레벨(V2-Vth)보다 높은 레벨까지 디스차지될 수 있다. 그 결과, 비트라인(BL)이 프리차지되는 레벨에 따라 선택된 셀(Cn-2)이 프로그램 상태로 센싱될 수 있고 소거 상태로 센싱될 수도 있다. 즉, 비트라인(BL)의 높은 레벨로 프리차지 함으로써, 선택된 셀(Cn-2)의 문턱전압을 보다 높은 레벨로 센싱되도록 할 수 있다.
따라서, 제1 비선택 셀(Cn-1)이 프로그램 상태인 경우 제1 비선택 셀(Cn-1)의 이전 프로그램 동작 시 선택된 셀(Cn-2)에 간섭 현상이 발생하여 선택된 셀(Cn-2)의 문턱전압이 높아졌으므로, 이러한 간섭 현상을 보상하기 위해서는 선택된 셀(Cn-2)의 문턱전압을 실제보다 낮은 레벨처럼 센싱되도록 비트라인(BL)을 제1 레벨(Vpre-Vth)로 프리차지한 후 센싱 동작을 수행한다. 반면, 제1 비선택 셀(Cn-1)이 소거 상태인 경우 제1 비선택 셀(Cn-1)의 이전 프로그램 동작 시 선택된 셀(Cn-2)에 간섭 현상이 발생하지 않았으므로, 비트라인(BL)을 제2 레벨(Vpre-Vth+a)로 프리차지한 후 센싱 동작을 수행한다.
상기의 동작은 프로그램 동작을 실시한 후 프로그램 검증 동작에도 적용 가능하다.
도 6은 메모리 셀들의 문턱전압 분포 특성을 비교하기 위한 그래프들이다.
도 6을 참조하면, 앞서 설명한 동작 방법으로 메모리 셀들의 데이터 센싱 동작을 수행하면, 종래의 문턱전압 분포에 비해 본 발명의 문턱전압 분포의 폭이 더 좁아지는 효과를 얻을 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
120 : 제어 회로 130 : 전압 발생 회로
140 : 로우 디코더 150 : 페이지 버퍼 그룹
160 : 열선택 회로 170 : 입출력 회로
PB0~PBk : 페이지 버퍼 ST : 메모리 스트링
PAGE : 페이지 LC1~LC3 : 래치 회로

Claims (18)

  1. 비트라인과 공통 소스 라인 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 스트링; 및
    선택된 메모리 셀과 상기 드레인 셀렉트 트랜지스터 쪽으로 인접한 비선택 인접 셀에 제1 전압을, 나머지 셀들을 턴온시키기 위해 상기 나머지 셀들에 제2 전압을, 상기 공통 소스 라인에 비트라인 프리차지 전압보다 높은 제3 전압을 인가하여 상기 비선택 인접 셀의 프로그램 상태 또는 소거 상태에 따라 상기 비트라인의 프리차지 레벨이 변하도록 상기 비트라인을 프리차지하는 동작과, 상기 선택된 셀에 상기 제2 전압보다 낮은 레벨의 리드 전압을, 상기 비선택 인접 셀을 포함한 나머지 셀들에 상기 제2 전압을, 상기 공통 소스 라인에 접지 전압을 각각 인가하는 독출 동작을 수행하도록 구성된 주변 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 주변 회로는,
    상기 비트라인을 프리차지하는 동작에서 상기 비트라인 프리차지 전압 및 상기 제1 내지 제3 전압을 생성하고, 상기 독출 동작에서 상기 리드 전압 및 상기 제2 전압을 포함하는 동작 전압들을 상기 메모리 스트링으로 인가한 후 상기 비트라인의 전압 변화를 센싱하도록 구성된 동작 회로; 및
    상기 선택된 셀과 드레인 셀렉트 트랜지스터 쪽으로 연결되는 비선택 인접 셀이 소거 상태이면 상기 비트라인을 상기 제3 전압으로 프리차지하고, 상기 비선택 인접 셀이 프로그램 상태이면 상기 비트라인을 상기 비트라인 프리차지 전압으로 프리차지하기 위하여 상기 동작 회로를 제어하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 비트라인을 프리차지하는 동작에서, 상기 동작 회로는 상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터를 턴온시키기 위한 셀렉트 전압들을 상기 메모리 스트링으로 인가하도록 구성된 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 비트라인을 프리차지하는 동작에서, 상기 비선택 인접 셀이 프로그램 상태이면, 상기 동작 회로는 상기 비트라인이 상기 비트라인 프리차지 전압에 의해 프리차지되도록 상기 비트라인 프리차지 전압을 상기 비트라인으로 출력하도록 구성되는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 동작 회로는 상기 제3 전압을 상기 공통 소스 라인으로 출력하도록 구성되고, 상기 비트라인을 프리차지하는 동작에서 상기 비선택 인접 셀이 소거 상태이면 상기 메모리 스트링을 통해 전달되는 상기 제3 전압에 의해 상기 비트라인이 프라차지되는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 선택된 셀에 저장된 데이터를 래치하기 위하여, 상기 동작 회로는 상기 선택된 셀에 인가되는 상기 제2 전압을 리드 전압까지 낮추고, 상기 비선택 인접 셀에 인가되는 상기 제1 전압을 상기 제2 전압까지 높이도록 구성되는 반도체 메모리 장치.
  7. 제 2 항에 있어서, 상기 동작 회로는,
    상기 동작 전압들 및 상기 제3 전압을 출력하도록 구성된 전압 공급 회로; 및
    상기 비트라인과 연결되고, 상기 비트라인을 프리차지하는 동작에서 상기 비트라인 프리차지 전압을 출력하거나 상기 데이터를 래치하기 위해 상기 비트라인의 전압 변화를 센싱하도록 구성된 페이지 버퍼를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 동작 전압들은 상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터들로 인가되는 셀렉트 전압들, 상기 메모리 셀들로 인가되는 리드 전압, 상기 제1 전압 및 상기 제1 전압보다 높은 제2 전압을 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 비트라인을 프리차지하는 동작에서, 상기 전압 공급 회로가 상기 비선택 인접 셀의 프로그램 상태 및 소거 상태를 구분하기 위한 제1 전압과 상기 선택된 셀 및 나머지 비선택 셀들을 턴온시키기 위한 제2 전압을 포함하는 상기 동작 전압들을 상기 메모리 스트링으로 인가하도록 구성되는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 전압 공급 회로가 상기 제3 전압을 상기 공통 소스 라인으로 출력하도록 구성되는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 비트라인을 프리차지하는 동작에서, 상기 전압 공급 회로가 상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터를 턴온시키기 위한 셀렉트 전압들을 포함하는 상기 동작 전압들을 상기 메모리 스트링으로 인가하도록 구성되는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 선택된 셀에 저장된 데이터를 래치하기 위하여, 상기 전압 공급 회로는 상기 선택된 셀에 인가되는 상기 제2 전압을 리드 전압으로 변경하고, 상기 비선택 인접 셀에 인가되는 상기 제1 전압을 상기 제2 전압으로 변경하도록 구성되는 반도체 메모리 장치.
  13. 선택된 셀과 드레인 셀렉트 트랜지스터 쪽으로 인접한 비선택 인접 셀에 제1 전압을, 상기 선택된 셀을 포함하는 나머지 셀들을 턴온시키기 위해 상기 나머지 셀들에 제2 전압을, 상기 공통 소스 라인에 비트라인 프리차지 전압보다 높은 제3 전압을 각각 인가하여 상기 비선택 인접 셀의 프로그램 상태 또는 소거 상태에 따라 상기 비트라인의 프리차지 레벨이 변하도록 상기 비트라인을 프리차지하는 단계; 및
    상기 선택된 셀에 상기 제2 전압보다 낮은 레벨의 리드 전압을, 상기 비선택 인접 셀을 포함한 나머지 셀들에 상기 제2 전압을, 상기 공통 소스 라인에 접지 전압을 각각 인가하는 독출 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 비트라인을 프리차지하는 단계에서, 상기 비선택 인접 셀이 프로그램 상태이면 상기 비트라인을 상기 비트라인 프리차지 전압으로 프리차지하고, 상기 비선택 인접 셀이 소거 상태이면 상기 비트라인을 상기 제3 전압으로 프리차지하는 반도체 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 비선택 인접 셀이 상기 프로그램 상태인 경우, 상기 비트라인과 연결된 페이지 버퍼로부터 출력되는 상기 비트라인 프리차지 전압에 의해 상기 비트라인이 프리치지되는 반도체 메모리 장치의 동작 방법.
  16. 제 14 항에 있어서,
    상기 비선택 인접 셀이 상기 소거 상태인 경우, 상기 공통 소스 라인에 인가되는 상기 제3 전압이 상기 메모리 셀들을 통해 상기 비트라인으로 전달되어 상기 비트라인이 상기 제3 전압으로 프리치지되는 반도체 메모리 장치의 동작 방법.
  17. 제 15 항 또는 제 16 항에 있어서, 상기 비트라인을 프리차지하는 단계에서,
    상기 비선택 인접 셀의 프로그램 상태와 소거 상태를 구분하기 위한 상기 제1 전압이 상기 비선택 인접 셀로 인가되고, 상기 선택된 셀과 나머지 비선택 셀들을 턴온시키기 위한 제2 전압이 상기 선택된 셀과 상기 나머지 비선택 셀들로 인가되는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서, 상기 비트라인을 프리차지하는 단계에서,
    상기 비트라인에 연결되는 메모리 스트링의 드레인 셀렉트 트랜지스터와 상기 공통 소스 라인에 연결되는 상기 메모리 스트링의 소스 셀렉트 트랜지스터에 상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터를 턴온시키기 위한 셀렉트 전압들이 인가되는 반도체 메모리 장치의 동작 방법.
KR1020110098592A 2011-09-28 2011-09-28 반도체 메모리 장치 및 이의 동작 방법 KR20130034533A (ko)

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