KR20160022627A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 복수의 소스 선택 트랜지스터들 중 제 1 소스 선택 트랜지스터를 통해 공통 소스 라인에 연결되는 제 2 소스 선택 트랜지스터를 프로그램하는 단계, 제 2 소스 선택 트랜지스터의 문턱 전압이 목표 전압보다 낮을 때 제 2 소스 선택 트랜지스터를 재 프로그램하는 단계, 그리고 제 2 소스 선택 트랜지스터의 문턱 전압이 목표 전압보다 높거나 같을 때 제 2 소스 선택 트랜지스터에 대한 프로그램을 종료하는 단계를 포함한다. 이때, 프로그램하는 단계는 제 1 소스 선택 트랜지스터를 턴오프시켜 제 2 소스 선택 트랜지스터를 공통 소스 라인과 전기적으로 분리하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그것의 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 소스 선택 트랜지스터들 중 제 1 소스 선택 트랜지스터를 통해 공통 소스 라인에 연결되는 제 2 소스 선택 트랜지스터를 프로그램하는 단계; 상기 제 2 소스 선택 트랜지스터의 문턱 전압이 목표 전압보다 낮을 때 상기 제 2 소스 선택 트랜지스터를 재 프로그램하는 단계; 및 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압이 목표 전압보다 높거나 같을 때 상기 제 2 소스 선택 트랜지스터에 대한 프로그램을 종료하는 단계를 포함한다. 상기 프로그램하는 단계는, 비트 라인에 프로그램 허용 전압을 인가하는 단계; 적어도 하나의 드레인 선택 트랜지스터 및 메모리 셀들을 턴온시켜 상기 프로그램 허용 전압을 상기 제 2 소스 선택 트랜지스터에 전달하는 단계; 상기 제 1 소스 선택 트랜지스터를 턴오프시켜 상기 제 2 소스 선택 트랜지스터를 상기 공통 소스 라인과 전기적으로 분리하는 단계; 및 상기 제 2 소스 선택 트랜지스터의 게이트에 프로그램 전압을 인가하여 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압을 상승시키는 단계를 포함한다.
실시 예로서, 상기 동작 방법은 상기 프로그램하는 단계 전에, 상기 제 1 소스 선택 트랜지스터를 쉐도우 프로그램하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 동작 방법은 상기 프로그램하는 단계 후에, 상기 제 1 소스 선택 트랜지스터에 대한 소거 동작을 수행하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 제 1 소스 선택 트랜지스터는 제 1 소스 선택 라인에 연결되고, 상기 제 2 소스 선택 트랜지스터는 제 2 소스 선택 라인에 연결되고, 상기 메모리 셀들은 각각 워드 라인들에 연결되고, 상기 적어도 하나의 드레인 선택 트랜지스터는 드레인 선택 라인에 연결될 수 있다. 이때, 상기 제 2 소스 선택 트랜지스터를 상기 공통 소스 라인과 전기적으로 분리하는 단계에서, 상기 공통 소스 라인에 양의 전압인 공통 소스 라인 전압이 인가되고, 상기 제 1 소스 선택 라인에 상기 공통 소스 라인 전압보다 같거나 낮은 턴오프 전압이 인가되어 상기 제 1 소스 선택 트랜지스터가 턴오프될 것이다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 셀 스트링들의 비트 라인들에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하는 단계; 상기 셀 스트링들의 드레인 선택 트랜지스터들과 연결된 드레인 선택 라인에 상기 프로그램 허용 전압보다 높고 상기 프로그램 금지 전압보다 같거나 낮은 드레인 선택 라인 전압을 인가하여 상기 드레인 선택 트랜지스터들을 턴온 또는 턴오프시키는 단계; 상기 셀 스트링들의 메모리 셀들에 워드 라인 전압을 인가하는 단계; 상기 셀 스트링들의 제 1 소스 선택 트랜지스터들을 턴오프시키는 단계; 및 상기 셀 스트링들의 제 2 소스 선택 트랜지스터들의 게이트들에 프로그램 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 동작 방법은 상기 제 2 소스 선택 트랜지스터들이 프로그램되기 전에, 상기 제 1 소스 선택 트랜지스터들을 쉐도우 프로그램하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 제 1 소스 선택 트랜지스터들을 턴오프시키는 단계에서, 상기 공통 소스 라인에 양의 전압인 공통 소스 라인 전압이 인가되고, 상기 제 1 소스 선택 트랜지스터들과 연결된 제 1 소스 선택 라인에 상기 공통 소스 라인 전압보다 낮거나 같은 턴오프 전압이 인가되어 상기 제 1 소스 선택 트랜지스터가 턴오프될 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 공통 소스 라인에 직렬 연결된 복수의 소스 선택 트랜지스터들, 비트 라인에 연결된 적어도 하나의 드레인 선택 트랜지스터, 및 상기 적어도 하나의 드레인 선택 트랜지스터와 상기 소스 선택 트랜지스터들 사이에 연결된 메모리 셀들을 포함하는 셀 스트링; 상기 셀 스트링을 제어하도록 구성되는 주변 회로를 포함한다. 상기 주변 회로는 상기 복수의 소스 선택 트랜지스터들 중 제 1 소스 선택 트랜지스터를 통해 상기 공통 소스 라인에 연결되는 제 2 소스 선택 트랜지스터를 프로그램하되, 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압이 목표 전압보다 낮을 때 상기 제 2 소스 선택 트랜지스터를 재 프로그램하고, 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압이 목표 전압보다 높거나 같을 때 상기 제 2 소스 선택 트랜지스터에 대한 프로그램을 종료하도록 구성된다. 이때, 상기 주변 회로는 상기 프로그램 시에 상기 비트 라인에 프로그램 허용 전압을 인가하고, 상기 적어도 하나의 드레인 선택 트랜지스터 및 상기 메모리 셀들을 턴온시켜 상기 프로그램 허용 전압을 상기 제 2 소스 선택 트랜지스터에 전달하고, 상기 제 1 소스 선택 트랜지스터를 턴오프시켜 상기 제 2 소스 선택 트랜지스터를 상기 공통 소스 라인과 전기적으로 분리하고, 상기 제 2 소스 선택 트랜지스터의 게이트에 프로그램 전압을 인가하여 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압을 상승킨다.
본 발명의 실시 예에 따르면 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 5는 제 2 소스 선택 라인들 각각에 대한 프로그램 동작을 설명하는 순서도이다.
도 6은 도 5의 S110단계에서 인가되는 전압들을 보여주는 테이블이다.
도 7은 선택된 셀 스트링들 중 프로그램 허용 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들이 프로그램되는 것을 설명하기 위한 도면이다.
도 8은 선택된 셀 스트링들 중 프로그램 금지 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들이 프로그램 금지되는 것을 설명하기 위한 도면이다.
도 9는 도 3의 메모리 블록의 변형 실시 예를 보여주는 회로도이다.
도 10은 본 발명의 실시 예에 따른 셀 스트링들의 소스 선택 트랜지스터들에 대한 프로그램 방법을 보여주는 순서도이다.
도 11은 도 10의 S210단계에서 인가되는 전압들의 일 실시 예를 보여주는 테이블이다.
도 12는 도 10의 S210단계에서 인가되는 전압들의 다른 실시 예를 보여주는 테이블이다.
도 13은 도 10의 S210단계에서 인가되는 전압들의 또 다른 실시 예를 보여주는 테이블이다.
도 14는 도 3의 메모리 블록의 또 다른 변형 실시 예를 보여주는 회로도이다.
도 15는 도 6의 실시 예를 도 14의 메모리 블록에 적용할 때 S110단계에서 인가되는 전압들을 보여주는 테이블이다.
도 16은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들 각각은 기판 위(over)에 적층되는 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cells)로 정의될 수 있다. 메모리 셀 어레이(110)에 대해서 도 2 내지 도 4를 참조하여 더 상세히 설명된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)은 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함한다. 실시 예로서, 행 라인들(RL)은 파이프 라인을 더 포함할 수 있다.
어드레스 디코더(121)은 제어 로직(125)의 제어에 응답하여 행 라인들(RL)을 제어하도록 구성된다. 어드레스 디코더(121)은 제어 로직(125)로부터 어드레스(ADDR)를 수신한다.
프로그램 동작 및 읽기 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 드레인 선택 라인들 중 어느 하나를 선택하고, 선택된 메모리 블록의 복수의 워드 라인들 중 어느 하나를 선택한다. 이에 따라, 하나의 페이지에 해당하는 메모리 셀들이 선택된다.
실시 예로서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 선택된 메모리 블록의 데이터는 소거된다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치(100)는 소스 선택 라인들과 연결된 소스 선택 트랜지스터들을 프로그램한다. 이에 따라 소스 선택 트랜지스터들의 문턱 전압들이 원하는 레벨로 조절될 수 있다. 소스 선택 트랜지스터들에 대한 프로그램 시에, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 선택된 소스 선택 라인에 프로그램 전압을 제공할 것이다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다. 전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 버퍼(124) 및 제어 로직(125)에 제공되어 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
전압 발생기(122)는 외부 전원 전압 및 내부 전원 전압 중 적어도 하나를 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(122)는 행 라인들(RL)에 인가되기 위한 다양한 전압들을 생성하고, 생성된 전압들을 어드레스 디코더(121)에 제공할 수 있다.
읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)은 제어 로직(125)의 제어에 응답하여 동작한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)은 비트 라인들(BL)을 플로팅시킬 수 있다. 프로그램 동작 시에, 읽기 및 쓰기 회로(123)는 입출력 버퍼(124)로부터의 프로그램될 데이터(DATA)를 비트 라인들(BL)에 전달한다. 전달된 데이터(DATA)에 따라 선택된 메모리 셀들은 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 선택된 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 버퍼(124)로 출력한다.
본 발명의 실시 예에 따르면 반도체 메모리 장치(100)는 소스 선택 라인들과 연결된 소스 선택 트랜지스터들을 프로그램한다. 소스 선택 트랜지스터들에 대한 프로그램 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가할 수 있다. 비트 라인이 프로그램 허용 전압을 수신할 때 해당 소스 선택 트랜지스터의 문턱 전압은 상승할 것이다. 비트 라인이 프로그램 금지 전압을 수신할 때 해당 소스 선택 트랜지스터의 문턱 전압은 유지될 것이다.
실시 예로서, 읽기 및 쓰기 회로(123)은 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(125)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 그리고 입출력 버퍼(124)에 연결된다. 제어 로직(125)는 입출력 버퍼(124)로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)는 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(125)는 어드레스(ADDR)를 어드레스 디코더(121)에 전송한다.
입출력 버퍼(124)는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 제어 로직(125)에 전달한다. 또한, 입출력 버퍼는 외부로부터 입력된 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 또는 읽기 및 쓰기 회로(123)로부터 수신된 데이터(DATA)를 외부로 출력하도록 구성될 것이다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향으로 배열되는 2개의 셀 스트링들만 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향(즉 +Y)으로 2개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 제 1 내지 제 3 소스 선택 트랜지스터들(SST1~SST3), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)을 포함한다.
선택 트랜지스터들(SST1~SST3, DST1~DST3) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST1~SST3, DST1~DST3) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 따라서 선택 트랜지스터들(SST1~SST3, DST1~DST3) 및 메모리 셀들(MC1~MCn) 각각은 그것의 전하 저장막에 트랩된 전자들의 수에 따라 가변하는 문턱 전압을 갖는다.
각 셀 스트링(each cell string)의 제 1 내지 제 3 소스 선택 트랜지스터들(SST1~SST3)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에서 직렬로 연결된다. 셀 스트링들(CS11~CS1m, CS21~CS2m)의 제 1 소스 선택 트랜지스터들(SST1)의 소스는 공통 소스 라인(CSL)에 공통 연결된다.
실시 예로서, 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면, CS11~CS1m)의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인들(예를 들면, SSL1_1 및 SSL1_2)에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 소스 선택 라인들(SSL1_1, SSL1_2)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 소스 선택 라인들(SSL2_1, SSL2_2)에 연결된다.
본 발명의 실시 예에 따르면, 하나의 셀 스트링에서 공통 소스 라인(CSL)에 인접한 적어도 하나의 소스 선택 트랜지스터(SST1)는, 나머지 소스 선택 트랜지스터들(SST2, SST3)에 연결된 소스 선택 라인과 분리된 소스 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 제 1 소스 선택 트랜지스터들(SST1)은 제 1 소스 선택 라인(SSL1_1)에 연결되고, 제 1 행의 셀 스트링들(CS11~CS1m)의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)은 제 2 소스 선택 라인(SSL1_2)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 제 1 소스 선택 트랜지스터들(SST1)은 제 1 소스 선택 라인(SSL2_1)에 연결되고, 제 2 행의 셀 스트링들(CS21~CS2m)의 제 2 소스 선택 트랜지스터들(SST2)은 제 2 소스 선택 라인(SSL2_2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터들(SST1~SST3)과 드레인 선택 트랜지스터들(DST1~DST3) 사이에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다.
제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터들(SST1~SST3)과 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터들(DST1~DST3) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 직렬 연결된다.
동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면, CS11~CS1m)의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인(예를 들면, DSL1)에 연결된다. 제 1 및 제 2 드레인 선택 라인들(DSL1, DSL2)에 의해 메모리 블록(BLK1)의 제 1 행 및 제 2 행이 정의된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST1~DST3)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST1~DST3)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
실시 예로서, 도 3에 도시된 바와 같이 각 셀 스트링의 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)은 하나의 드레인 선택 라인에 연결될 수 있다. 도 3에 도시된 바와 상이하게, 각 셀 스트링의 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)은 상이한 드레인 선택 라인들에 연결될 수 있다.
열(+Y 방향) 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
각 셀 스트링에서, 메모리 셀들(MC1~MCp) 및 소스 선택 트랜지스터들(SST1~SST3)은 도 3에 도시된 바와 같이 기판과 교차하는 방향, 즉 +Z 방향으로 순차적으로 적층된다. 각 셀 스트링에서, 메모리 셀들(MCp+1~MCn) 및 드레인 선택 트랜지스터들(SST1~SST3)은 +Z 방향으로 순차적으로 적층된다.
반도체 메모리 장치(100, 도 1 참조)는 소스 선택 트랜지스터들(SST1~SST3)을 제어함으로써 메모리 셀들(MC1~MCn)을 공통 소스 라인(CSL)과 전기적으로 연결하거나 전기적으로 차단한다. 만약 소스 선택 트랜지스터들(SST1~SST3)의 문턱 전압들이 원하는 전압 분포와 크게 다른 경우, 소스 선택 트랜지스터들(SST1~SST3)은 효과적으로 제어될 수 없다.
소스 선택 트랜지스터들(SST1~SST3)이 원하는 전압 분포보다 높은 문턱 전압들을 가진다고 가정한다. 소스 선택 트랜지스터들(SST1~SST3)을 턴온시키면서 임의의 동작을 수행할 때, 소스 선택 트랜지스터들(SST1~SST3)을 통해 공통 소스 라인(CSL)으로 흐르는 전류는 원치 않게 감소할 수 있다. 즉, 셀 스트링을 통해 공통 소스 라인(CSL)으로 흐르는 전류량이 낮아질 수 있다. 소스 선택 트랜지스터들(SST1~SST3)이 원하는 문턱 전압보다 낮은 문턱 전압들을 가진다고 가정한다. 소스 선택 트랜지스터들(SST1~SST3)을 턴오프시키면서 임의의 동작을 수행할 때, 소스 선택 트랜지스터들(SST1~SST3)을 통해 공통 소스 라인(CSL)으로 의도치 않게 전류가 유출될 수 있다.
따라서, 소스 선택 트랜지스터들(SST1~SST3)의 문턱 전압들을 효과적으로 세팅하는 것은 반도체 메모리 장치(100)의 신뢰성 향상에 중요한 요소가 된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 제 1 내지 제 3 소스 선택 트랜지스터들(SST1~SST3), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 제 1 내지 제 4 드레인 선택 트랜지스터들(DST1~DST4)를 포함한다.
각 셀 스트링의 제 1 내지 제 3 소스 선택 트랜지스터들(SST1~SST3)은 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀들(SMC1, SMC2) 사이에서 직렬로 연결된다. 각 셀 스트링의 제 1 소스 선택 트랜지스터(SST1)의 소스는 공통 소스 라인(CSL)에 공통 연결된다.
각 셀 스트링에서 공통 소스 라인(CSL)에 인접한 적어도 하나의 소스 선택 트랜지스터(SST1)는 나머지 소스 선택 트랜지스터들(SST2, SST3)에 연결된 소스 선택 라인과 상이한 소스 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 제 1 소스 선택 트랜지스터들(SST1)는 제 1 소스 선택 라인(SSL1_1)에 연결되고, 제 1 행의 셀 스트링들(CS11'~CS1m')의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)은 제 2 소스 선택 라인(SSL1_2)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 제 1 소스 선택 트랜지스터들(SST1)은 제 1 소스 선택 라인(SSL2_1)에 연결되고, 제 2 행의 셀 스트링들(CS21'~CS2m')의 제 2 소스 선택 트랜지스터들(SST2)은 제 2 소스 선택 라인(SSL2_2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터들(SST1~SST3)과 드레인 선택 트랜지스터들(DST1~DST3) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링에 적어도 하나의 드레인 선택 트랜지스터가 제공된다. 각 셀 스트링의 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 직렬 연결된다.
각 셀 스트링의 제 1 내지 제 3 드레인 선택 트랜지스터들(DST1~DST3)은 동일한 드레인 선택 라인에 연결된다. 그리고, 동일한 행에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
이하, 설명의 편의를 위해 도 3의 메모리 블록(BLK1)을 중심으로 본 발명의 실시 예가 설명된다.
도 5는 제 2 소스 선택 라인들(SSL1_2, SSL2_2) 각각에 대한 프로그램 동작을 설명하는 순서도이다.
제 2 소스 선택 라인들(SSL1_2, SSL2_2)에 연결된 소스 선택 트랜지스터들(SST2, SST3)은 행 단위로 프로그램될 수 있다. 먼저 하나의 메모리 블록(예를 들면 BLK1)이 선택될 것이다. 그리고 제 1 행의 셀 스트링들(CS11~CS1m)이 선택되어, 셀 스트링들(CS11~CS1m) 중 제 2 소스 선택 라인(SSL1_2)과 연결된 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)이 프로그램될 있다. 제 2 행의 셀 스트링들(CS21~CS2m)이 선택되고, 셀 스트링들(CS21~CS2m) 중 제 2 소스 선택 라인(SSL2_2)과 연결된 제 2 및 제 3 소스 선택 트랜지스터들(SST3)이 프로그램될 있다. 이하, 설명의 편의를 위해 제 1 행의 셀 스트링들(CS11~CS1m)이 선택된다고 가정한다.
도 1, 도 3 및 도 5를 참조하면, S110단계에서, 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3)에 대한 프로그램이 수행된다. 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3) 중 프로그램이 허용된 소스 선택 트랜지스터의 문턱 전압은 상승할 것이다. 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3) 중 프로그램이 금지된 소스 선택 트랜지스터의 문턱 전압은 유지될 것이다.
S120단계에서, 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들이 목표 전압보다 높은지 여부가 판별된다. 예를 들면, 읽기 및 쓰기 회로(123)는 비트 라인들(BL1~BLm)에 소정의 전압 또는 전류를 제공하고, 어드레스 디코더(121)는 제 2 소스 선택 라인(SSL1_2)을 통해 해당 소스 선택 트랜지스터들(SST2, SST3)의 게이트들에 목표 전압을 인가할 것이다. 또한 어드레스 디코더(121)는 행 라인들(DSL1, WL1~WLn, SSL1_1)을 제어하여 각 셀 스트링의 드레인 선택 트랜지스터들(DST1~DST3), 메모리 셀들(MC1~MCn) 및 제 1 소스 선택 트랜지스터(SST1)를 턴온시킬 것이다.
비트 라인에 제공된 전압이 감소하거나 전류가 방출될 때, 해당 셀 스트링의 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들이 목표 전압보다 높다는 것을 의미할 수 있다. 비트 라인에 제공된 전압 또는 전류가 유지될 때, 해당 셀 스트링의 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들 중 어느 하나가 목표 전압보다 낮다는 것을 의미할 수 있다. 읽기 및 쓰기 회로(123)는 비트 라인의 전압 또는 전류를 감지하여 해당 셀 스트링의 소스 선택 트랜지스터들(SST2, SST3)이 목표 전압보다 높은 문턱 전압들을 갖는지 여부를 판별할 것이다.
만약 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들이 목표 전압보다 높다면, 프로그램 동작은 종료된다. 만약 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3) 중 적어도 하나가 목표 전압보다 낮은 문턱 전압을 갖는다면, S130단계가 수행된다.
S130단계에서, 제 2 소스 선택 라인(SSL1_2)에 인가될 프로그램 전압이 상승한다. 제어 로직(125)은 읽기 및 쓰기 회로(123)의 판별 결과에 따라, 프로그램 전압을 상승시키도록 전압 발생기(122)를 제어한다. 이후, 상승된 프로그램 전압을 이용하여 S110단계가 재수행된다. 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3) 중 목표 전압보다 낮은 문턱 전압을 갖는 소스 선택 트랜지스터의 문턱 전압이 상승하도록 프로그램이 수행될 것이다.
도 6은 도 5의 S110단계에서 인가되는 전압들을 보여주는 테이블이다. 도 7은 선택된 셀 스트링들(CS11~CS1m) 중 프로그램 허용 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)이 프로그램되는 것을 설명하기 위한 도면이다. 도 8은 선택된 셀 스트링들(CS11~CS1m) 중 프로그램 금지 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)이 프로그램 금지되는 것을 설명하기 위한 도면이다.
도 3 및 도 6을 참조하면, 비트 라인들(BL1~BLm) 중 프로그램될 소스 선택 트랜지스터들(SST2, SST3)과 연결된 비트 라인(BLpmt, 이하 프로그램 허용 비트 라인)에 프로그램 허용 전압(Vpmt)이 인가된다. 실시 예로서, 프로그램 허용 전압(Vpmt)은 기준 전압(예를 들면, 접지 전압)일 수 있다. 비트 라인들(BL1~BLm) 중 프로그램 금지될 소스 선택 트랜지스터들(SST2, SST3)과 연결된 비트 라인(BLprh, 이하 프로그램 금지 비트 라인)에 프로그램 금지 전압(Vprh)이 인가된다. 프로그램 금지 전압(Vprh)은 양의 전압일 수 있다. 예를 들면, 프로그램 금지 전압(Vprh)은 내부 전원 전압일 수 있다.
선택된 셀 스트링들(CS11~CS1m)과 연결된 드레인 선택 라인(DSL1)에 드레인 선택 라인 전압(Vdsl)이 인가된다. 드레인 선택 라인 전압(Vdsl)은 프로그램 허용 전압(Vpmt)보다 높고, 프로그램 금지 전압(Vprh)보다 같거나 낮다. 드레인 선택 라인 전압(Vdsl)에 의해, 선택된 셀 스트링들(CS11~CS1m) 중 프로그램 허용 비트 라인(BLpmt)과 연결된 셀 스트링(이하, 프로그램 허용 셀 스트링)의 드레인 선택 트랜지스터들(DST1~DST3)은 턴온된다. 드레인 선택 라인 전압(Vdsl)이 제공되더라도, 선택된 셀 스트링들(CS11~CS1m) 중 프로그램 금지 비트 라인(BLprh)과 연결된 셀 스트링(이하, 프로그램 금지 셀 스트링)의 드레인 선택 트랜지스터들(DST1~DST3)은 턴오프된다.
워드 라인들(WL1~WLn)에 워드 라인 전압(Vwl)이 인가된다. 워드 라인 전압(Vwl)은 양의 전압 또는 기준 전압일 수 있다. 워드 라인 전압(Vwl)이 인가됨에 따라 메모리 셀들(MC1~MCn)은 턴온된다.
한편, 제 2 소스 선택 라인들(SSL1_2, SSL2_2)에 대한 프로그램 동작은 메모리 셀들(MC1~MCn)에 데이터가 저장되기 전에 수행될 수 있다. 이러한 경우, 제 2 소스 선택 라인들(SSL1_2, SSL2_2)에 대한 프로그램 동작 시 메모리 셀들(MC1~MCn)의 문턱 전압들은 기준 전압보다 낮을 것이다. 그러므로, 워드 라인 전압(Vwl)이 기준 전압이라 하더라도, 메모리 셀들(MC1~MCn)은 턴온될 수 있다.
파이프 라인(PL)은, 예를 들면 워드 라인들(WL1~WLn)과 동일하게 제어될 수 있다.
이에 따라, 프로그램 허용 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)은 드레인 선택 트랜지스터들(DST1~DST3) 및 메모리 셀들(MC1~MCn)을 통해 프로그램 허용 비트 라인(BLpmt)으로부터 프로그램 허용 전압(Vpmt)을 수신한다(도 7의 a). 프로그램 금지 셀 스트링은 프로그램 금지 비트 라인(BLprh)과 전기적으로 분리된다(도 8의 c).
선택된 셀 스트링들(CS11~CS1m)과 연결된 소스 선택 라인(SSL1_1)에 턴오프 전압(Vtrf)이 인가된다. 턴오프 전압(Vtrf)은 공통 소스 라인(CSL)의 전압(Vcsl)보다 같거나 낮다. 예를 들면, 공통 소스 라인(CSL)의 전압(Vcsl)은 양의 전압일 수 있다. 예를 들면, 턴오프 전압(Vtrf)으로부터 제 1 소스 선택 트랜지스터(SST1)의 문턱 전압을 뺀 값은 공통 소스 라인(CSL)의 전압(Vcsl)보다 낮다. 턴오프 전압(Vtrf)이 인가됨에 따라 제 1 소스 선택 라인(SSL1_1)과 연결된 소스 선택 트랜지스터들(SST1)은 턴오프된다. 이에 따라, 프로그램 허용 셀 스트링 및 프로그램 금지 셀 스트링은 공통 소스 라인(CSL)으로부터 전기적으로 분리된다(도 7의 b 및 도 8의 d).
결과적으로, 프로그램 허용 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)의 채널은, 프로그램 허용 비트 라인(BLpmt)으로부터 프로그램 허용 전압(Vpmt)을 수신하고, 공통 소스 라인(CSL)의 전압을 수신하지 않는다. 반면, 프로그램 금지 셀 스트링은 프로그램 금지 비트 라인(BLprh) 및 공통 소스 라인(CSL)과 전기적으로 분리된다. 즉 프로그램 금지 셀 스트링의 채널은 플로팅된다.
제 2 소스 선택 라인(SSL1_2)에 고 전압의 프로그램 전압(Vpgm)이 인가된다. 프로그램 허용 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들은 채널의 프로그램 허용 전압(Vpmt)과 제 2 소스 선택 라인(SSL1_2)의 프로그램 전압(Vpgm) 간 차이에 의해 상승한다.
프로그램 금지 셀 스트링의 채널의 전압은 인접한 영역의 전압에 따라 변경된다. 예를 들면, 프로그램 금지 셀 스트링의 채널의 전압은 프로그램 전압(Vpgm)과의 커플링(coupling) 효과에 의해 부스팅된다. 프로그램 금지 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들은 채널의 부스팅된 전압과 제 2 소스 선택 라인(SSL1_2)의 프로그램 전압(Vpgm) 간 차이가 낮기 때문에 상승하지 않는다.
비선택된 셀 스트링들(CS21~CS2m)과 연결된 드레인 선택 라인(DSL2)에 기준 전압(Vss)이 인가된다. 이에 따라 비트 라인들(BL1~BLm)에 프로그램 허용 전압(Vpmt)이 인가되는지 프로그램 금지 전압(Vprh)이 인가되는지 여부에 관계없이, 비선택된 셀 스트링들(CS21~CS2m)에 연결된 드레인 선택 트랜지스터들(DST1~DST3)은 턴오프된다.
비선택된 셀 스트링들(CS21~CS2m)과 연결된 소스 선택 라인들(SSL2_1, SSL2_2)에 기준 전압(Vss)이 인가된다. 제 2 소스 선택 라인(SSL2_2)에 인가되는 낮은 전압에 따라, 비선택된 셀 스트링들(CS21~CS2m)의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들은 상승하지 않는다.
본 발명의 실시 예에 따르면, 공통 소스 라인에 인접한 적어도 하나의 제 1 소스 선택 트랜지스터는 제 1 소스 선택 라인에 연결되고, 나머지 소스 선택 트랜지스터들은 적어도 하나의 제 2 소스 선택 라인에 연결된다. 그리고 제 1 소스 선택 라인을 제어하여 선택된 셀 스트링들을 공통 소스 라인으로부터 분리함으로써, 제 2 소스 선택 라인에 대한 프로그램 동작이 효율적으로 수행될 수 있다. 따라서, 본 발명의 실시 예에 따르면, 소스 선택 트랜지스터들의 문턱 전압들이 효과적으로 제어된다.
도 9는 도 3의 메모리 블록(BLK1)의 변형 실시 예(BLK11)를 보여주는 회로도이다.
도 9를 참조하면, 제 1 내지 제 3 소스 선택 트랜지스터들(SST1~SST3) 및 소스 선택 라인들(SSL1_1, SSL1_2, SSL2_1, SSL2_2)을 제외하면 메모리 블록(BLK11)은 도 3의 메모리 블록(BLK1)과 마찬가지로 설명된다. 이하 중복되는 설명은 생략된다.
이 실시 예에 따르면, 각 셀 스트링에서 공통 소스 라인(CSL)에 인접한 2 이상의 소스 선택 트랜지스터들(SST1, SST2)이 하나의 소스 선택 라인에 연결된다. 그리고 나머지 소스 선택 트랜지스터(SST3)가 다른 소스 선택 라인에 연결된다.
제 1 행의 제 1 및 제 2 소스 선택 트랜지스터들(SST1, SST2)은 제 1 소스 선택 라인(SSL1_1)에 연결되고, 제 1 행의 제 3 소스 선택 트랜지스터들(SST3)은 제 2 소스 선택 라인(SSL1_2)에 연결된다. 제 2 행의 제 1 및 제 2 소스 선택 트랜지스터들(SST1, SST2)은 제 1 소스 선택 라인(SSL2_1)에 연결되고, 제 2 행의 제 3 소스 선택 트랜지스터들(SST3)은 제 2 소스 선택 라인(SSL2_2)에 연결된다.
제 2 소스 선택 라인들(SSL1_2, SSL2_2)과 연결된 소스 선택 트랜지스터들(SST3)은 도 5 내지 도 8을 참조하여 설명된 제 2 소스 선택 라인들(SSL1_2, SSL2_2) 각각에 대한 프로그램 동작과 마찬가지로 프로그램될 것이다. 예를 들면, 제 1 행의 제 2 소스 선택 라인(SSL1_2)에 대한 프로그램 시에 제 1 소스 선택 라인(SSL1_1)에 턴오프 전압(Vtrf)이 인가될 것이다. 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST3) 각각의 문턱 전압은 해당 비트 라인에 인가되는 프로그램 허용 전압(Vpmt, 도 6 참조) 또는 프로그램 금지 전압(Vprh, 도 6 참조)에 따라 상승 또는 유지될 것이다. 예를 들면, 제 2 행의 제 2 소스 선택 라인(SSL2_2)에 대한 프로그램 시에 제 1 소스 선택 라인(SSL2_1)에 턴오프 전압(Vtrf)이 인가될 것이다.
도 10은 본 발명의 실시 예에 따른 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들(SST1~SST3)에 대한 프로그램 방법을 보여주는 순서도이다.
도 3 및 도 10을 참조하면, S210단계에서 제 1 행 및 제 2 행의 제 1 소스 선택 라인들(SSL1_1, SSL2_1)의 소스 선택 트랜지스터들(SST1)에 대한 쉐도우 프로그램 동작이 수행된다.
제 1 소스 선택 라인들(SSL1_1, SSL2_1) 각각에 고 전압의 프로그램 전압이 인가될 것이다. 제 1 소스 선택 라인들(SSL1_1, SSL2_1) 각각에 인가되는 프로그램 전압에 의해, 해당 소스 선택 트랜지스터들(SST1)은 턴온되고, 그것들의 채널들에 공통 소스 라인(CSL)의 전압이 전달될 것이다. 제 1 소스 선택 라인들(SSL1_1, SSL2_1)과 연결된 소스 선택 트랜지스터들(SST1)의 문턱 전압들은 공통 소스 라인(CSL)의 전압과 프로그램 전압의 차이에 의해 상승할 것이다.
제 1 소스 선택 라인들(SSL1_1, SSL2_1)과 연결된 소스 선택 트랜지스터들(SST1)은 공통 소스 라인(CSL)에 직접적으로 연결된다. 비트 라인들(BL1~BLm)에 인가되는 전압들에 관계없이, 제 1 소스 선택 라인들(SSL1_1, SSL2_1) 각각에 프로그램 전압이 인가될 때 해당 소스 선택 트랜지스터들(SST1)의 채널들은 공통 소스 라인(CSL)의 전압을 수신할 것이다. 따라서 제 1 소스 선택 라인들(SSL1_1, SSL2_1)에 대한 쉐도우 프로그램 동작 시에, 제 1 소스 선택 라인들(SSL1_1, SSL2_1)과 연결된 소스 선택 트랜지스터들(SST1)의 문턱 전압들은 비트 라인 단위로 제어될 수 없다.
쉐도우 프로그램 동작 동안에, 미리 정해진 횟수의 프로그램 전압들이 제 1 소스 선택 라인들(SSL1_1, SSL2_1) 각각에 인가될 수 있다.
쉐도우 프로그램 동작이 완료되면, 제 1 소스 선택 라인들(SSL1_1, SSL2_1)과 연결된 소스 선택 트랜지스터들(SST1)의 문턱 전압은 상승할 것이다.
S220단계에서, 쉐도우 프로그램이 완료된 후에, 제 1 행의 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3)에 대한 프로그램 동작이 수행된다. 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3)에 대한 프로그램 동작은 도 5 내지 도 8을 참조한 설명과 마찬가지로 설명된다. 이하, 중복되는 설명은 생략된다.
S210단계에서의 쉐도우 프로그램 동작에 의해, 제 1 소스 선택 라인(SSL1_1)의 소스 선택 트랜지스터들(SST1)의 문턱 전압들은 상승한다. 따라서 제 2 소스 선택 라인(SSL1_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3)에 대한 프로그램 시에, 제 1 소스 선택 라인(SSL1_1)과 연결된 소스 선택 트랜지스터들(SST1)은 안정적으로 턴오프될 수 있다. 이에 따라 제 1 소스 선택 라인(SSL1_1)과 연결된 소스 선택 트랜지스터들(SST1)을 통한 누설 전류는 감소할 것이다.
S230단계에서, 제 2 행의 제 2 소스 선택 라인(SSL2_2)과 연결된 소스 선택 트랜지스터들(SST2, SST3)에 대한 프로그램 동작이 수행된다. 제 2 소스 선택 라인(SSL2_2)의 소스 선택 트랜지스터들(SST2, SST3)에 대한 프로그램 동작은 도 5 내지 도 8을 참조한 설명과 마찬가지로 설명된다.
제 1 행의 제 2 소스 선택 라인(SSL1_2)에 대한 프로그램 동작 및 제 2 행의 제 2 소스 선택 라인(SSL2_2)에 대한 프로그램 동작은 비트 라인 단위로 제어된다. 따라서, 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들은 소스 선택 트랜지스터들(SST1)보다 좁은 전압 분포를 가질 수 있다.
실시 예로서, 제 2 소스 선택 라인들(SSL1_2, SSL2_2) 각각에 대한 프로그램 동작이 완료된 후에, 제 1 소스 선택 라인들(SSL1_1, SSL2_1)의 소스 선택 트랜지스터들(SST1)에 대한 소거 동작이 추가적으로 수행될 수 있다. 소거 동작에 따라, 제 1 소스 선택 라인들(SSL1_1, SSL2_1)의 소스 선택 트랜지스터들(SST1)의 문턱 전압들은 기준 전압보다 낮아질 것이다. 이에 따라, 메모리 셀들(MC1~MCn)에 대한 프로그램 동작 및 읽기 동작 시에, 제 1 소스 선택 라인들(SSL1_1, SSL2_1)의 소스 선택 트랜지스터들(SST1)은 효율적으로 전류를 흘릴 것이다. 이러한 경우, 메모리 셀들(MC1~MCn)에 대한 프로그램 동작 및 읽기 동작 시에, 제 1 행의 셀 스트링들(CS11~CS1m)과 공통 소스 라인(CSL)을 전기적으로 연결하거나 분리하는 것은 제 2 소스 선택 라인(SSL1_2)을 제어함으로써 수행될 것이다. 메모리 셀들(MC1~MCn)에 대한 프로그램 동작 및 읽기 동작 시에, 제 2 행의 셀 스트링들(CS21~CS2m)과 공통 소스 라인(CSL)을 전기적으로 연결하거나 분리하는 것은 제 2 소스 선택 라인(SSL2_2)을 제어함으로써 수행될 것이다.
도 11은 도 10의 S210단계에서 인가되는 전압들의 일 실시 예를 보여주는 테이블이다.
도 3 및 도 11을 참조하면, 쉐도우 프로그램 동작 시에, 비트 라인들(BL1~BLm), 드레인 선택 라인들(DSL1, DSL2), 워드 라인들(WL1~WLn), 제 2 소스 선택 라인들(SSL1_2, SSL2_2) 및 공통 소스 라인(CSL)에 기준 전압(Vss, 예를 들면 접지 전압)이 인가된다. 드레인 선택 트랜지스터들(DST1~DST3), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들은 유지될 것이다.
제 1 소스 선택 라인들(SSL1_1, SSL2_1)에 고 전압의 프로그램 전압(Vpgm)이 인가된다. 제 1 소스 선택 라인들(SSL1_1, SSL2_1)과 연결된 소스 선택 트랜지스터들(SST1)의 문턱 전압들은 상승할 것이다.
도 12는 도 10의 S210단계에서 인가되는 전압들의 다른 실시 예를 보여주는 테이블이다.
도 3 및 도 12를 참조하면, 쉐도우 프로그램 동작 시에, 비트 라인들(BL1~BLm), 드레인 선택 라인들(DSL1, DSL2), 워드 라인들(WL1~WLn) 및 제 2 소스 선택 라인들(SSL1_2, SSL2_2)이 플로팅된다. 비트 라인들(BL1~BLm), 드레인 선택 라인들(DSL1, DSL2), 워드 라인들(WL1~WLn) 및 제 2 소스 선택 라인들(SSL1_2, SSL2_2)은 제 1 소스 선택 라인들(SSL1_1, SSL2_1)의 프로그램 전압(Vpgm)에 따라 상승된 전압을 갖고, 따라서 그것들과 제 1 소스 선택 라인들(SSL1_1, SSL2_1) 사이의 전계(electric field)는 완화될 수 있다.
제 1 소스 선택 라인들(SSL1_1, SSL2_1)에 고 전압의 프로그램 전압(Vpgm)이 인가된다. 공통 소스 라인(CSL)에 기준 전압(Vss)이 인가된다. 제 1 소스 선택 라인들(SSL1_1, SSL2_1)과 연결된 소스 선택 트랜지스터들(SST1)의 문턱 전압들은 상승할 것이다.
도 13은 도 10의 S210단계에서 인가되는 전압들의 또 다른 실시 예를 보여주는 테이블이다.
도 3 및 도 12를 참조하면, 쉐도우 프로그램 동작 시에, 비트 라인들(BL1~BLm)에 기준 전압(Vss)이 인가된다. 드레인 선택 라인들(DSL1, DSL2), 워드 라인들(WL1~WLn) 및 제 2 소스 선택 라인들(SSL1_2, SSL2_2)에 제 1 및 제 2 패스 전압들(Vpass1, Vpass2)이 인가된다. 제 1 및 제 2 패스 전압들(Vpass1, Vpass2)은 드레인 선택 트랜지스터들(DST1~DST3), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터들(SST2, SST3)을 턴온시키기 위한 전압일 것이다. 제 2 패스 전압(Vpass2)은 제 1 패스 전압(Vpass1)보다 낮을 수 있다. 이에 따라, 비트 라인들(BL1~BLm)의 기준 전압(Vss)이 제 1 소스 선택 라인들(SSL1_1, SSL2_1)과 연결된 제 1 소스 선택 트랜지스터들(SST1)의 채널들로 전달된다.
도 4를 참조한 메모리 블록(BLK1')에 이 실시 예를 적용하면, 드레인 선택 라인들(DSL1, DSL2), 워드 라인들(WL1~WLn) 및 제 2 소스 선택 라인들(SSL1_2, SSL2_2)에 인가되는 전압들(Vpass1, Vpass2)은 해당 라인이 제 1 소스 선택 라인들(SSL1_1, SSL2_1)에 인접할수록 높아진다. 따라서 드레인 선택 라인들(DSL1, DSL2), 워드 라인들(WL1~WLn) 및 제 2 소스 선택 라인들(SSL1_2, SSL2_2)과 제 1 소스 선택 라인들(SSL1_1, SSL2_1) 사이의 전계는 완화될 수 있다.
제 1 소스 선택 라인들(SSL1_1, SSL2_1)에 고 전압의 프로그램 전압(Vpgm)이 인가된다. 공통 소스 라인(CSL)에 기준 전압(Vss)이 인가된다. 제 1 소스 선택 라인들(SSL1_1, SSL2_1)과 연결된 소스 선택 트랜지스터들(SST1)의 채널들은 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)으로부터 기준 전압(Vss)을 수신할 수 있다. 프로그램 전압(Vpgm)과 기준 전압(Vss)의 차이에 따라 제 1 소스 선택 라인들(SSL1_1, SSL2_1)과 연결된 소스 선택 트랜지스터들(SST1)의 문턱 전압들은 상승할 것이다.
도 14는 도 3의 메모리 블록(BLK1)의 또 다른 변형 실시 예(BLK12)를 보여주는 회로도이다.
도 14를 참조하면, 제 1 내지 제 3 소스 선택 트랜지스터들(SST1~SST3) 및 소스 선택 라인들(SSL1_1, SSL1_2, SSL2_1, SSL2_2)을 제외하면 메모리 블록(BLK11)은 도 3의 메모리 블록(BLK1)과 마찬가지로 설명된다. 이하 중복되는 설명은 생략된다.
이 실시 예에 따르면, 제 1 행의 셀 스트링들(CS11~CS1m)에 포함된 제 1 소스 선택 트랜지스터들(SST1)과 제 2 행의 셀 스트링들(CS21~CS2m)에 포함된 제 1 소스 선택 트랜지스터들(SST1)는 하나의 제 1 소스 선택 라인(SSL1)에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)에 포함된 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)과 제 2 행의 셀 스트링들(CS21~CS2m)에 포함된 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)는 하나의 제 2 소스 선택 라인(SSL2)에 연결된다.
도 15는 도 6의 실시 예를 도 14의 메모리 블록(BLK12)에 적용할 때 S110단계에서 인가되는 전압들을 보여주는 테이블이다.
도 14 및 도 15를 참조하면, 비트 라인들(BL1~BLm) 중 프로그램 허용 비트 라인(Vpmt)에 프로그램 허용 전압(Vpmt)이 인가된다. 비트 라인들(BL1~Blm) 중 프로그램 금지 비트 라인(Vprh)에 프로그램 금지 전압(Vprh)이 인가된다. 선택된 셀 스트링들(CS11~CS1m)과 연결된 드레인 선택 라인(DSL1)에 프로그램 허용 전압(Vpmt)보다 높고 프로그램 금지 전압(Vprh)보다 같거나 낮은 드레인 선택 라인 전압(Vdsl)이 인가된다. 프로그램 허용 셀 스트링의 드레인 선택 트랜지스터들(DST1~DST3)은 턴온될 것이다. 프로그램 금지 셀 스트링의 드레인 선택 트랜지스터들(DST1~DST3)은 턴오프될 것이다. 워드 라인들(WL1~WLn)에 워드 라인 전압(Vwl)이 인가된다. 이에 따라, 프로그램 허용 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)은 드레인 선택 트랜지스터들(DST1~DST3) 및 메모리 셀들(MC1~MCn)을 통해 프로그램 허용 비트 라인(BLpmt)으로부터 프로그램 허용 전압(Vpmt)을 수신한다. 프로그램 금지 셀 스트링은 프로그램 금지 비트 라인(BLprh)과 전기적으로 분리된다.
공통 소스 라인(CSL)과 인접한 제 1 소스 선택 라인(SSL1)에 턴오프 전압(Vtrf)이 인가된다. 공통 소스 라인(CSL)에 공통 소스 라인 전압(Vcsl)이 인가된다. 이에 따라, 프로그램 허용 셀 스트링 및 프로그램 금지 셀 스트링은 공통 소스 라인(CSL)으로부터 전기적으로 분리된다.
제 2 소스 선택 라인(SSL2)에 프로그램 전압(Vpgm)이 인가된다. 선택된 셀 스트링들(CS11~CS1m) 중 프로그램 허용 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들은 상승할 것이다. 선택된 셀 스트링들(CS11~CS1m) 중 프로그램 금지 셀 스트링의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들은 상승하지 않을 것이다.
비선택된 셀 스트링들(CS21~CS2m)과 연결된 드레인 선택 라인(DSL2)에 기준 전압(Vss)이 인가된다. 기준 전압(Vss)은 제 2 드레인 선택 라인(DSL2)과 연결된 드레인 선택 트랜지스터들(DST1~DST3)을 턴오프시키기 위한 전압이다. 제 2 드레인 선택 라인(DSL2)에 인가되는 기준 전압은 프로그램 금지 전압(Vprh)보다 낮고, 프로그램 허용 전압(Vpmt)보다도 같거나 낮을 것이다. 따라서, 제 2 드레인 선택 라인(DSL2)에 연결된 드레인 선택 트랜지스터들(DST1~DST3)은 턴오프될 것이다. 비선택된 셀 스트링들(CS21~CS2m)은 비트 라인들(BL1~BLm)과 전기적으로 분리된다.
제 1 소스 선택 라인(SSL1)은 선택된 셀 스트링들(CS11~CS1m) 뿐만 아니라 비선택된 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들(SST1)과도 연결된다. 비선택된 셀 스트링들(CS21~CS2m)은 선택된 셀 스트링들(CS11~CS1m)과 마찬가지로, 제 1 소스 선택 라인(SSL1)에 인가되는 턴오프 전압(Vtrf)에 의해 공통 소스 라인(CSL)과 전기적으로 분리된다.
따라서, 비선택된 셀 스트링들(CS21~CS2m)의 채널들은 플로팅된다. 비선택된 셀 스트링들(CS21~CS2m)의 채널들은 제 2 소스 선택 라인(SSL2)의 프로그램 전압(Vpgm)과 함께 부스팅된다. 비선택된 셀 스트링들(CS21~CS2m)의 제 2 및 제 3 소스 선택 트랜지스터들(SST2, SST3)의 문턱 전압들은, 채널의 부스팅된 전압과 제 2 소스 선택 라인(SSL2)의 프로그램 전압(Vpgm)의 차이가 낮기 때문에 상승하지 않는다.
따라서, 제 1 행의 셀 스트링들(CS11~CS1m)과 제 2 행의 셀 스트링들(CS21~CS2m)이 하나의 제 2 소스 선택 라인(SSL2)을 공유하더라도, 선택된 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들(SST2, SST3)은 프로그램되고, 비선택된 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들(SST2, SST3)은 프로그램 금지될 수 있다.
도 16은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
도 1 내지 도 15를 참조하여 설명된 반도체 메모리 장치(100)가 제공됨으로써, 향상된 신뢰성을 갖는 메모리 시스템(1000)이 제공된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 도 16의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 17에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 16을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 17에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 각 셀 스트링의 공통 소스 라인에 인접한 적어도 하나의 제 1 소스 선택 트랜지스터는 제 1 소스 선택 라인에 연결되고, 나머지 소스 선택 트랜지스터들은 다른 소스 선택 라인에 연결된다. 그리고 제 1 소스 선택 라인을 제어함으로써, 상기 나머지 소스 선택 트랜지스터들에 대한 프로그램 동작이 효율적으로 수행될 수 있다. 따라서, 향상된 신뢰성을 갖는 반도체 메모리 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 입출력 버퍼
125: 제어 로직
SSL1_1, SSL2_1: 제 1 소스 선택 라인들
SSL1_2, SSL2_2: 제 2 소스 선택 라인들

Claims (20)

  1. 셀 스트링들을 포함하되, 상기 셀 스트링들 각각은 공통 소스 라인에 직렬 연결된 복수의 소스 선택 트랜지스터들, 비트 라인에 연결된 적어도 하나의 드레인 선택 트랜지스터 및 상기 적어도 하나의 드레인 선택 트랜지스터와 상기 소스 선택 트랜지스터들 사이에 연결된 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    상기 복수의 소스 선택 트랜지스터들 중 제 1 소스 선택 트랜지스터를 통해 상기 공통 소스 라인에 연결되는 제 2 소스 선택 트랜지스터를 프로그램하는 단계;
    상기 제 2 소스 선택 트랜지스터의 문턱 전압이 목표 전압보다 낮을 때 상기 제 2 소스 선택 트랜지스터를 재 프로그램하는 단계; 및
    상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압이 목표 전압보다 높거나 같을 때 상기 제 2 소스 선택 트랜지스터에 대한 프로그램을 종료하는 단계를 포함하되,
    상기 프로그램하는 단계는,
    상기 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 적어도 하나의 드레인 선택 트랜지스터 및 상기 메모리 셀들을 턴온시켜 상기 프로그램 허용 전압을 상기 제 2 소스 선택 트랜지스터에 전달하는 단계;
    상기 제 1 소스 선택 트랜지스터를 턴오프시켜 상기 제 2 소스 선택 트랜지스터를 상기 공통 소스 라인과 전기적으로 분리하는 단계; 및
    상기 제 2 소스 선택 트랜지스터의 게이트에 프로그램 전압을 인가하여 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압을 상승시키는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 프로그램하는 단계 전에, 상기 제 1 소스 선택 트랜지스터를 쉐도우 프로그램하는 단계를 더 포함하는 동작 방법.
  3. 제 2 항에 있어서,
    상기 쉐도우 프로그램하는 단계는,
    상기 적어도 하나의 드레인 선택 트랜지스터, 상기 메모리 셀들 및 상기 제 2 소스 선택 트랜지스터에 기준 전압을 인가하는 단계;
    상기 제 1 소스 선택 트랜지스터의 게이트에 제 2 프로그램 전압을 인가하여 상기 제 1 소스 선택 트랜지스터의 문턱 전압을 상승시키는 단계를 포함하는 동작 방법.
  4. 제 2 항에 있어서,
    상기 쉐도우 프로그램하는 단계는,
    상기 적어도 하나의 드레인 선택 트랜지스터, 상기 메모리 셀들 및 상기 제 2 소스 선택 트랜지스터를 플로트(float)하는 단계; 및
    상기 제 1 소스 선택 트랜지스터의 게이트에 제 2 프로그램 전압을 인가하여 상기 제 1 소스 선택 트랜지스터의 문턱 전압을 상승시키는 단계를 포함하는 동작 방법.
  5. 제 2 항에 있어서,
    상기 쉐도우 프로그램하는 단계는,
    상기 적어도 하나의 드레인 선택 트랜지스터, 상기 메모리 셀들 및 상기 제 2 소스 선택 트랜지스터를 턴온시키는 단계; 및
    상기 제 1 소스 선택 트랜지스터의 게이트에 제 2 프로그램 전압을 인가하여 상기 제 1 소스 선택 트랜지스터의 문턱 전압을 상승시키는 단계를 포함하는 동작 방법.
  6. 제 2 항에 있어서,
    상기 프로그램하는 단계 후에, 상기 제 1 소스 선택 트랜지스터에 대한 소거 동작을 수행하는 단계를 더 포함하는 동작 방법.
  7. 제 1 항에 있어서,
    상기 제 1 소스 선택 트랜지스터는 제 1 소스 선택 라인에 연결되고,
    상기 제 2 소스 선택 트랜지스터는 제 2 소스 선택 라인에 연결되고,
    상기 메모리 셀들은 각각 워드 라인들에 연결되고,
    상기 적어도 하나의 드레인 선택 트랜지스터는 드레인 선택 라인에 연결되는 동작 방법.
  8. 제 7 항에 있어서,
    상기 제 2 소스 선택 트랜지스터를 상기 공통 소스 라인과 전기적으로 분리하는 단계에서,
    상기 공통 소스 라인에 양의 전압인 공통 소스 라인 전압이 인가되고,
    상기 제 1 소스 선택 라인에 상기 공통 소스 라인 전압보다 같거나 낮은 턴오프 전압이 인가되어 상기 제 1 소스 선택 트랜지스터가 턴오프되는 동작 방법.
  9. 제 8 항에 있어서,
    상기 턴오프 전압은 기준 전압이고,
    상기 제 1 소스 선택 트랜지스터의 문턱 전압은 양의 전압인 동작 방법.
  10. 제 7 항에 있어서,
    상기 프로그램 허용 전압을 상기 셀 스트링에 전달하는 단계는,
    상기 드레인 선택 라인에 상기 프로그램 허용 전압보다 높은 드레인 선택 라인 전압을 인가하여 상기 적어도 하나의 드레인 선택 트랜지스터를 턴온시키는 단계; 및
    상기 워드 라인들에 워드 라인 전압을 인가하여 상기 메모리 셀들을 턴온시키는 단계를 포함하는 동작 방법.
  11. 제 10 항에 있어서,
    상기 메모리 셀들은 소거 상태를 갖고,
    상기 워드 라인 전압은 접지 전압 또는 양의 전압인 동작 방법.
  12. 제 10 항에 있어서,
    상기 프로그램을 종료하는 단계에서,
    상기 비트 라인에 프로그램 금지 전압이 인가되고,
    상기 프로그램 금지 전압은 상기 드레인 선택 라인 전압보다 높거나 같은 동작 방법.
  13. 제 1 항에 있어서,
    상기 재 프로그램하는 단계는,
    상기 비트 라인에 상기 프로그램 허용 전압을 인가하는 단계;
    상기 적어도 하나의 드레인 선택 트랜지스터 및 상기 메모리 셀들을 턴온시켜 상기 프로그램 허용 전압을 상기 제 2 소스 선택 트랜지스터에 전달하는 단계;
    상기 제 1 소스 선택 트랜지스터를 턴오프시켜 상기 제 2 소스 선택 트랜지스터를 상기 공통 소스 라인과 전기적으로 분리하는 단계; 및
    상기 제 2 소스 선택 트랜지스터의 게이트에 상기 프로그램 전압보다 더 높은 전압을 인가하여 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압을 더 상승시키는 단계를 포함하는 동작 방법.
  14. 셀 스트링들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    상기 셀 스트링들 각각은, 공통 소스 라인에 연결된 적어도 하나의 제 1 소스 선택 트랜지스터, 상기 제 1 소스 선택 트랜지스터를 통해 상기 공통 소스 라인에 연결되는 적어도 하나의 제 2 소스 선택 트랜지스터, 비트 라인에 연결된 적어도 하나의 드레인 선택 트랜지스터, 및 상기 적어도 하나의 드레인 선택 트랜지스터와 상기 제 2 소스 선택 트랜지스터 사이에 연결된 메모리 셀들을 포함하고,
    상기 동작 방법은,
    상기 셀 스트링들의 비트 라인들에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하는 단계;
    상기 셀 스트링들의 드레인 선택 트랜지스터들과 연결된 드레인 선택 라인에 상기 프로그램 허용 전압보다 높고 상기 프로그램 금지 전압보다 같거나 낮은 드레인 선택 라인 전압을 인가하여 상기 드레인 선택 트랜지스터들을 턴온 또는 턴오프시키는 단계;
    상기 셀 스트링들의 메모리 셀들에 워드 라인 전압을 인가하는 단계;
    상기 셀 스트링들의 제 1 소스 선택 트랜지스터들을 턴오프시키는 단계; 및
    상기 셀 스트링들의 제 2 소스 선택 트랜지스터들의 게이트들에 프로그램 전압을 인가하는 단계를 포함하는 동작 방법.
  15. 제 14 항에 있어서,
    상기 제 2 소스 선택 트랜지스터들이 프로그램되기 전에, 상기 제 1 소스 선택 트랜지스터들을 쉐도우 프로그램하는 단계를 더 포함하는 동작 방법.
  16. 제 14 항에 있어서,
    상기 제 1 소스 선택 트랜지스터들을 턴오프시키는 단계에서,
    상기 공통 소스 라인에 양의 전압인 공통 소스 라인 전압이 인가되고,
    상기 제 1 소스 선택 트랜지스터들과 연결된 제 1 소스 선택 라인에 상기 공통 소스 라인 전압보다 낮거나 같은 턴오프 전압이 인가되어 상기 제 1 소스 선택 트랜지스터가 턴오프되는 동작 방법.
  17. 제 16 항에 있어서,
    상기 턴오프 전압은 기준 전압이고,
    상기 제 1 소스 선택 트랜지스터의 문턱 전압은 양의 전압인 동작 방법.
  18. 공통 소스 라인에 직렬 연결된 복수의 소스 선택 트랜지스터들, 비트 라인에 연결된 적어도 하나의 드레인 선택 트랜지스터, 및 상기 적어도 하나의 드레인 선택 트랜지스터와 상기 소스 선택 트랜지스터들 사이에 연결된 메모리 셀들을 포함하는 셀 스트링;
    상기 셀 스트링을 제어하도록 구성되는 주변 회로를 포함하되,
    상기 주변 회로는 상기 복수의 소스 선택 트랜지스터들 중 제 1 소스 선택 트랜지스터를 통해 상기 공통 소스 라인에 연결되는 제 2 소스 선택 트랜지스터를 프로그램하되, 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압이 목표 전압보다 낮을 때 상기 제 2 소스 선택 트랜지스터를 재 프로그램하고, 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압이 목표 전압보다 높거나 같을 때 상기 제 2 소스 선택 트랜지스터에 대한 프로그램을 종료하도록 구성되며,
    상기 주변 회로는 상기 프로그램 시에 상기 비트 라인에 프로그램 허용 전압을 인가하고, 상기 적어도 하나의 드레인 선택 트랜지스터 및 상기 메모리 셀들을 턴온시켜 상기 프로그램 허용 전압을 상기 제 2 소스 선택 트랜지스터에 전달하고, 상기 제 1 소스 선택 트랜지스터를 턴오프시켜 상기 제 2 소스 선택 트랜지스터를 상기 공통 소스 라인과 전기적으로 분리하고, 상기 제 2 소스 선택 트랜지스터의 게이트에 프로그램 전압을 인가하여 상기 제 2 소스 선택 트랜지스터의 상기 문턱 전압을 상승시키는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 주변 회로는 상기 프로그램 전에 상기 제 1 소스 선택 트랜지스터를 쉐도우 프로그램하도록 구성되는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 주변 회로는, 상기 공통 소스 라인에 양의 전압인 공통 소스 라인 전압을 인가하고 상기 제 1 소스 선택 트랜지스터의 게이트에 상기 공통 소스 라인 전압보다 같거나 낮은 턴오프 전압을 인가하여, 상기 제 1 소스 선택 트랜지스터를 턴오프시키는 반도체 메모리 장치.
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