JP2020150084A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】半導体メモリにおいて信頼性を向上する。【解決手段】不揮発性半導体記憶装置は、半導体基板上において垂直方向に直列接続された複数の不揮発性メモリセルと、複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線とを有するメモリセルアレイ層と、メモリセルアレイ層上に位置し、垂直方向に直列接続された少なくとも2つの選択ゲートトランジスタと、少なくとも2つの選択ゲートトランジスタにそれぞれ接続された少なくとも2つの選択ゲート線とを有する選択ゲートトランジスタ層とを含み、メモリセルアレイ層における複数の不揮発性メモリセルと選択ゲートトランジスタ層における少なくとも2つの選択ゲートトランジスタとが、メモリセルアレイ層と選択ゲートトランジスタ層との接続面を介して直列に接続されて、ストリングユニットを構成し、少なくとも2つの選択ゲート線には異なる信号が供給される。【選択図】 図8
Description
本開示の実施形態は不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置としてNAND型フラッシュメモリが知られている。このNAND型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる三次元NAND型フラッシュメモリが実用化されている。
三次元NAND型フラッシュメモリの信頼性を向上する。
本実施形態にかかる不揮発性半導体記憶装置は、半導体基板上において垂直方向に直列接続された複数の不揮発性メモリセルと、複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線とを有するメモリセルアレイ層と、メモリセルアレイ層上に位置し、垂直方向に直列接続された少なくとも2つの選択ゲートトランジスタと、少なくとも2つの選択ゲートトランジスタにそれぞれ接続された少なくとも2つの選択ゲート線とを有する選択ゲートトランジスタ層とを含み、メモリセルアレイ層における複数の不揮発性メモリセルと選択ゲートトランジスタ層における少なくとも2つの選択ゲートトランジスタとが、メモリセルアレイ層と選択ゲートトランジスタ層との接続面を介して直列に接続されて、ストリングユニットを構成し、少なくとも2つの選択ゲート線には異なる信号が供給されることを特徴とする。
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[不揮発性半導体記憶装置の回路構成]
まず、本実施形態にかかる不揮発性半導体記憶装置の回路構成について、図1を用いて説明する。
まず、本実施形態にかかる不揮発性半導体記憶装置の回路構成について、図1を用いて説明する。
図1に示すように、本実施形態にかかる不揮発性半導体記憶装置100は、大まかにはコア部110及び周辺回路120とを備えている。
コア部110は、メモリセルアレイ111、ロウデコーダ(RD)112、センスアンプ(SA)113及びソース線ドライバ(SLD)114を備えている。
メモリセルアレイ111は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックBLK(BLK0、BLK1、・・・)を含む。同一ブロックBLK内のデータは一括して消去される。
ブロックBLKの各々は、複数のストリングユニットSU(SU0、SU1、・・・)を含む。そして、ストリングユニットSUの各々は、複数のNANDストリング115を含む。NANDストリング115内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ111内の、ブロックBLK、ストリングユニットSU、NANDストリング115の数は任意である。
ロウデコーダ(RD)112はデータの書き込み及び読み出しの際、ブロックBLKのアドレスやページのアドレスをデコードして、対象となるワード線等の各種制御線を選択する。また、NANDストリング115に接続されたワード線等の各種制御線に各種電圧を供給する。
センスアンプ(SA)113は、データの読み出し動作中には、メモリセルトランジスタからビット線に読み出されたデータをセンス・増幅する。また、データの書き込み動作中には、書き込みデータに対応した電圧をビット線に供給する。
ソース線ドライバ(SLD)114は、データの書き込み、読み出し、消去の時、ソース線に必要な電圧を供給する。
周辺回路120はシーケンサ(SQ)121及び電圧発生回路(VG)122を備える。
シーケンサ(SQ)121は、不揮発性半導体記憶装置100全体の動作を制御する。
電圧発生回路(VG)122は、データの書き込み、読み出し及び消去に必要な電圧を発生させ、ロウデコーダ112、センスアンプ113及びソース線ドライバ114に発生した電圧を供給する。
[メモリセルアレイに含まれるブロックの回路図]
図2は本実施形態にかかる不揮発性半導体記憶装置100のメモリセルアレイ111に含まれるブロックBLKの回路図である。ブロックBLK0を例にとって説明するが、他のブロックBLK1、2、・・・も同様の回路である。
図2は本実施形態にかかる不揮発性半導体記憶装置100のメモリセルアレイ111に含まれるブロックBLKの回路図である。ブロックBLK0を例にとって説明するが、他のブロックBLK1、2、・・・も同様の回路である。
ブロックBLK0は、N本のビット線BL(BL0、BL1、・・・)と接続されている。また、ブロックBLK0はソース線SLと接続されている。ビット線BLとソース線SLの間に、NANDストリング115が接続される。NANDストリング115は、3個のドレイン側選択ゲートトランジスタST(STU0、STU1、STL)と、2個のドレイン側ダミーセルDMTD(DMTD0、DMTD1)、96個のメモリセルMT(MT95、MT94、・・・MT0)、2個のソース側ダミーセルDMTS(DMTS1、DMTS0)及びソース側選択ゲートトランジスタSTSとを直列接続して構成される。
ドレイン側選択ゲートトランジスタSTU0とドレイン側選択ゲートトランジスタSTU1(後に説明するように上層選択ゲートトランジスタに相当する。)はいずれもドレイン側選択ゲート線SGDU0に共通接続され、ドレイン側選択ゲートトランジスタSTL(後に説明するように下層選択ゲートトランジスタに相当する。)はドレイン側選択ゲート線SGDL0に接続されている。
ドレイン側ダミーセルDMTD(DMTD0、DMTD1)は、それぞれ対応するダミーセルワード線WL_DD(WL_DD0、WL_DD1)に接続されている。96個のメモリセルMT(MT95、MT94、・・・MT0)は、それぞれ対応するワード線WL(WL_95、WL_94、・・・WL_0)に接続されている。ソース側ダミーセルDMTS(DMTS1、DMTS0)は、それぞれ対応するダミーセルワード線WL_DS(WL_DS1、WL_DS0)に接続されている。
ソース側選択ゲートトランジスタSTSはソース側選択ゲート線SGSに接続されている。
[ロウデコーダに含まれる駆動回路の回路図]
図3は、本実施形態にかかる不揮発性半導体記憶装置100のロウデコーダ112に含まれる駆動回路の回路図である。
図3は、本実施形態にかかる不揮発性半導体記憶装置100のロウデコーダ112に含まれる駆動回路の回路図である。
ロウデコーダ112は、アドレス信号に応答してブロックBLKを選択するブロック選択デコーダ回路1121とインバータ回路1122、トランジスタTR1、トランジスタTR2、100個のトランジスタTR3、トランジスタTR4、トランジスタTR5及びトランジスタTR6を有する。
トランジスタTR1はグローバル選択ゲート線GSGDUとドレイン側選択ゲート線SGDUとの間に接続され、ブロック選択デコーダ回路1121の出力によって制御される。トランジスタTR2はグローバル選択ゲート線GSGDLとドレイン側選択ゲート線SGDLとの間に接続され、ブロック選択デコーダ回路1121の出力によって制御される。ドレイン側選択ゲート線SGDU及びSGDLは、それぞれ、トランジスタTR6及びTR5の一端に接続され、トランジスタTR6及びTR5の他端は非選択ブロック電圧供給線USGDに接続される。
トランジスタTR3はそれぞれダミーセルワード線WL_DD(WL_DD0、WL_DD1)、ダミーセルワード線WL_DS(WL_DS0、WL_DS1)及びワード線WL(WL_95〜WL_0)と対応する制御信号線CG0〜CGNとの間に接続され、ブロック選択デコーダ回路1121の出力によって制御される。
トランジスタTR4はグローバル選択ゲート線GSGSとソース側選択ゲート線SGSとの間に接続され、ブロック選択デコーダ回路1121の出力によって制御される。
[メモリセルアレイの平面図及び断面図]
図4(A)は、本実施形態にかかる不揮発性半導体記憶装置100のメモリセルアレイ111を構成する積層体200のSGD層における平面図である。図4(B)は積層体200の断面図である。
図4(A)は、本実施形態にかかる不揮発性半導体記憶装置100のメモリセルアレイ111を構成する積層体200のSGD層における平面図である。図4(B)は積層体200の断面図である。
本実施形態にかかる不揮発性半導体記憶装置100のメモリセルアレイ111の積層体200は、図示しない半導体基板上に絶縁膜を介して、下からメモリセルアレイ層210とSGD(ドレイン側セレクトゲート)層220とが積層されている。
メモリセルアレイ層210は、多数の導電膜201、202、203、・・・204と絶縁膜とが交互に積層された積層体に多数の貫通孔(メモリホールMH)が形成されている。メモリホールMH内部には絶縁膜膜(SiO2膜又はSiN膜)、電荷蓄積膜(SiON膜)及びゲート酸化膜(SiO2膜)が積層形成され、内部には半導体膜(p−Si膜)が埋め込まれている。メモリセルアレイ層の下層に位置する導電膜201はソース側選択トランジスタSTSのゲートに相当する。メモリセルアレイ層の中層から上層に位置する導電膜202、203、・・・204はメモリセルMT及びダミーセルDMTのゲートに相当する。
SGD層220は、3層の導電膜211、212及び213と絶縁膜とが交互に積層された積層体に多数の貫通孔(選択トランジスタホールSH)が形成されている。選択トランジスタホールSH内部にも、メモリホールMHと同様に、絶縁膜膜(SiO2膜又はSiN膜)、電荷蓄積膜(SiON膜)及びゲート酸化膜(SiO2膜)が積層形成され、内部には半導体膜(p−Si膜)が埋め込まれている。SGD層220の下層に位置する導電膜211はドレイン側選択ゲートトランジスタSTLのゲートに相当する。SGD層220の中層に位置する導電膜212はドレイン側選択ゲートトランジスタSTU1のゲートに相当する。SGD層220の上層に位置する導電膜213はドレイン側選択ゲートトランジスタSTU0のゲートに相当する。
積層体200は積層体200を上下に貫通するメモリスリットSTを挟んで隣接する積層体200と電気的に分離されている。メモリスリットST部には導電対を充填させることで、積層体200を上下に貫通するソース線コンタクトとなる。ソース線コンタクトはソース線SLの一部を構成する。
図5(A)は本実施形態にかかる不揮発性半導体記憶装置のメモリセルアレイ層210とSGD層220との結合部分(図4の点線Aで示した部分である。)の断面図(拡大図)である。図5(B)はメモリセルアレイ層210とSGD層220との結合境界面(図5(A)で点線B−B´で示した面である。)の平面図(拡大図)である。
図5(A)に示すとおり、導電膜211は、例えば、X方向において4つに切断されている。従って、導電膜204(ダミーセルDMTD0のゲートに相当する。)のX方向における寸法に対して、各導電膜211(ドレイン側選択ゲートトランジスタSTLのゲートに相当する。)のX方向における寸法は、1/4よりも小さくなる。個々の導電膜211の間には絶縁シールドSHEが形成されている。
絶縁シールドSHEはメモリセルアレイ層210には設けられず、SGD層220のみに設けられる。従って、メモリセルアレイ層210に形成されるメモリホールMHのピッチよりも、SGD層220に形成される選択トランジスタホールSHのピッチを、小さくする必要がある。別の言い方をすれば、SGD層220に形成される選択トランジスタホールSHの配置密度よりも、SGD層220に形成される選択トランジスタホールSHの配置密度を、高くする必要がある。従って、SGD層220に形成される選択トランジスタホールSHを、メモリセルアレイ層210に形成されるメモリホールMHに対して、物理的にシフトさせて配置する必要がある。この結果、選択トランジスタホールSHとメモリホールMHとはその接続面でズレが生じる。そのズレは絶縁シールドSHEに近い側で顕著である。図5(B)に、選択トランジスタホールSHとメモリホールMHとの接続面におけるズレを概念的に示す。
図6は本実施形態にかかる不揮発性半導体記憶装置において、シフト量が比較的小さい場合の、メモリセルアレイ層210とSGD層220との結合部分の概念図である。図7はシフト量が図6の場合よりも大きい場合の、メモリセルアレイ層210とSGD層220との結合部分の概念図である。ここから、シフト量が一定以上の場合には、電流の経路が制限されるため、接続抵抗(オン抵抗)が増加しやすくなり、したがってセルアレイに流れるセル電流(Icell)が低下しやすくなることが理解できる。
なお、図5(A)および図5(B)においては、SGD層220に形成される選択トランジスタホールSHの径と、メモリセルアレイ層210に形成されるメモリホールMHの径とを略同一の大きさで示した。しかしながらこれに限定されず、選択トランジスタホールSHの径(Dsh)とメモリホールMHの径(Dmh)とは異なっていてもよい。選択トランジスタホールSHはメモリホールMHよりも配置密度を高くする必要があることから、例えば図6および図7に示すように、選択トランジスタホールSHの径DshはメモリホールMHの径Dmhよりも小さいことが好ましい。選択トランジスタホールSHの径Dshがより小さいことによって、選択トランジスタホールSHの配置密度を高くしやすくなる。また、ズレの大きさが同じである場合、選択トランジスタホールSHの径DshがメモリホールMHの径Dmhより小さいことによって、選択トランジスタホールSHの径DshとメモリホールMHの径Dmhとが同じである場合と比べて、選択トランジスタホールSHの径DshのメモリホールMHの径Dmhと重なり合わない領域を小さくすることができる。
[選択トランジスタに供給する信号の例1]
図8は、本実施形態にかかる不揮発性半導体記憶装置100の選択トランジスタSTU0、STU1及びSTLに供給する信号を示した図である。
図8は、本実施形態にかかる不揮発性半導体記憶装置100の選択トランジスタSTU0、STU1及びSTLに供給する信号を示した図である。
図8に示すとおり、ドレイン側選択ゲートトランジスタSTU0及びSTU1には、信号SGDU0、SGDU1、SGDU2、SGDU3がそれぞれ供給される。また、ドレイン側選択ゲートトランジスタSTLには、信号SGDL0、SGDL1、SGDL2、SGDL3がそれぞれ供給される。そして、読み出し動作中(及びベリファイ動作中)にセンスアンプがビット線電流を検知するタイミングにおいては、SGDU0、SGDU1、SGDU2、SGDU3とは異なった電圧がSGDL0、SGDL1、SGDL2、SGDL3にそれぞれ供給される。また、書き込み動作中に、非選択ワード線に中電圧が、選択ワード線に高電圧が印加され、チャネル領域(メモリホールMH内のポリシリコンが充填された部分)がブーストされるタイミングにおいては、SGDU0、SGDU1、SGDU2、SGDU3とは異なった電圧がSGDL0、SGDL1、SGDL2、SGDL3にそれぞれ供給される。これら信号は前述した駆動回路(図3)を介して電圧発生回路から供給される。
[選択トランジスタに供給する信号の例2]
図9は、本実施形態にかかる不揮発性半導体記憶装置100の選択トランジスタSTU0、STU1及びSTLに供給する信号の別の例を示した図である。
図9は、本実施形態にかかる不揮発性半導体記憶装置100の選択トランジスタSTU0、STU1及びSTLに供給する信号の別の例を示した図である。
図9に示すとおり、ドレイン側選択ゲートトランジスタSTU0及びSTU1には、信号SGDU0、SGDU1、SGDU2、SGDU3がそれぞれ供給される。また、ドレイン側選択ゲートトランジスタSTLには、共通して信号SGDLが供給される。そして、読み出し動作中(またはベリファイ動作中)や書き込み動作中においては、SGDU0、SGDU1、SGDU2、SGDU3とは異なった電圧の信号がSGDLに供給される。これら信号は前述した駆動回路(図3)を介して電圧発生回路から供給される。
[動作波形の説明(読み出し動作)]
図10は本実施形態にかかる不揮発性半導体記憶装置において読み出し動作中(またはベリファイ動作中)に各信号線に供給される電圧を示した図である。
図10は本実施形態にかかる不揮発性半導体記憶装置において読み出し動作中(またはベリファイ動作中)に各信号線に供給される電圧を示した図である。
読み出し動作には、t0からt1、t1からt2、t2からt3の3つのステージがある。t0からt1の間はブーストされたチャネル電圧を低減するための準備期間、t1からt2の間はプリチャージ期間、t2からt3の間はメモリセルのデータを判定するための読み出し期間である。
前述したように、ドレイン側選択ゲートトランジスタSTU0及びSTU1には、信号SGDU0、SGDU1、SGDU2、SGDU3が供給される。
選択されたブロックBLKの選択されたストリングユニットのドレイン側選択ゲートトランジスタSTU0及びSTU1に供給する信号をSGDU_SELとする。選択されたブロックBLKの非選択のストリングユニットのドレイン側選択ゲートトランジスタSTU0及びSTU1に供給する信号をSGDU_USELとする。
選択されたブロックBLKの選択されたストリングユニットのドレイン側選択ゲートトランジスタSTLに供給する信号をSGDL_SELとする。
選択されたブロックBLKの非選択のストリングユニットのドレイン側選択ゲートトランジスタSTLに供給する信号をSGDL_USELとする。
選択されたブロックBLKの選択されたストリングユニットのソース側選択ゲートトランジスタSTSに供給する信号をSGS_SELとする。
選択されたブロックBLKの非選択のストリングユニットのソース側選択ゲートトランジスタSTSに供給する信号をSGS_USELとする。
選択されないブロックBLKのストリングユニットのドレイン側選択ゲートトランジスタSTU0、STU1及びSTL並びにソース側選択ゲートトランジスタSTSに供給する電圧をUSGDとする。
時刻t0で選択ブロックBLKのSGDU_SEL及びSGDU_USELをVSG(約6V)まで上昇させる。同時に、選択ブロックBLKのSGDL_SEL及びSGDL_USELをVSGH(約6V+α)まで上昇させる。ここで、VSGHはVSGよりもαV(0.5〜1.5V程度)だけ高い。非選択ブロックBLKのストリングユニットのUSGDは0VのままかVSRC(約3V、0Vより高くVSGよりも低い電圧)とする。
時刻t0以降、選択ブロックBLKのSGS_SEL及びSGS_USELをVSG(約6V)まで上昇させる。同時に、非選択ブロックBLKのストリングユニットのソース側選択ゲートトランジスタSTSのゲートに印加されるUSGDは0VのままかVSRCとする。
時刻t0以降、ワード線WLを読み出し電圧VREADまで上昇させる。ここで、VREADはストリングユニットを構成するメモリセルのうち非選択のメモリセルに接続されたワード線WLに印加する電圧である。ソース線SLに供給されるCELSRCの電圧がVSRCに上昇し同時にビット線BLの電圧もVSRCに上昇する。
時刻t1以降、SGDU_SELをVSGのまま維持しつつ、SGDU_USELをVSRCまで落とす。同時にSGDL_SELをVSGHのまま維持しつつ、SGDL_USELをVSRCまで落とす。同時にSGS_SELをVSGのまま維持しつつ、SGS_USELをVSRCまで落とす。
時刻t1以降、選択ワード線WLの電圧をVCGRVまで落とす。同時に、ビット線BLをプリチャージ電圧Vpreまで上昇させる。
時刻t2以降、センスアンプ113によって読み出し動作を行う。この時点で流れるセル電流によってビット線電圧が変動する(図示していない)。
時刻t2以降の読み出し動作において、上層のドレイン側選択ゲートトランジスタSTU0及びSTU1のゲートにはVSG(約6V)の電圧が印加され、最下層のドレイン側選択ゲートトランジスタSTLのゲートにはVSGH(約7V)の電圧が印加される。この結果、図5のBで示した面近傍の最下層のドレイン側選択ゲートトランジスタSTLを経由する電流パスのオン抵抗を大幅に改善することが可能になる。上層のドレイン側選択ゲートトランジスタのゲートには低い電圧が供給されることから非選択ストリングユニットによるディスタープの影響をなくすことができる。
[動作波形の説明(書き込み動作)]
図11は本実施形態にかかる不揮発性半導体記憶装置においてワード線に書き込み電圧を供給する時(書き込み動作中)に各信号線に供給される電圧を示した図である。
図11は本実施形態にかかる不揮発性半導体記憶装置においてワード線に書き込み電圧を供給する時(書き込み動作中)に各信号線に供給される電圧を示した図である。
書き込み動作は、t0からt1、t1からt2、t2からt3の3つのステージがある。t0からt1の間はブーストされたチャネル電圧を安定させるための書き込み準備期間、t1からt2の間は高電圧を印加する書き込み期間、t2からt3の間は各ノードにおける高電圧が引いていくリカバリー期間である。
選択されたブロックBLKの選択されたストリングユニットのドレイン側選択ゲートトランジスタSTU0及びSTU1に供給する信号をSGDU_SEL、選択されたブロックBLKの非選択のストリングユニットのドレイン側選択ゲートトランジスタSTU0及びSTU1に供給する信号をSGDU_USELとする点は前述したとおりである。
また、選択されたブロックBLKの選択されたストリングユニットのドレイン側選択ゲートトランジスタSTLに供給する信号をSGDL_SELとし、選択されたブロックBLKの非選択のストリングユニットのドレイン側選択ゲートトランジスタSTLに供給する信号をSGDL_USELとする点も前述したとおりである。
ソース側選択ゲートトランジスタSTSに供給する信号をSGSとする。
時刻t0でSGDU_SEL、SGDU_USEL、SGDL_SEL及びSGDL_USELをVSGまで上昇させる。SGSは0V、WLも0Vにする。
時刻t0以降、ビット線BLの電圧を、データに応じて、書き込み禁止電圧(“1”data、しきい値の上昇を抑圧するためのデータ)と書き込み電圧(“0”data、しきい値の上昇を促すデータ)に設定する。ソース線SLに供給されるCELSRCの電圧が1V程度に上昇する。
時刻t1以降、SGDU_SELをVSGDのまま維持しつつ、SGDU_USELを0Vまで落とす。同時にSGDL_SELをVSGDのまま維持しつつ、SGDL_USELをVSGDL(約2V、0より高くVSGDより低い電圧)まで落とす。SGSは0Vのままである
時刻t1以降、すべてのワード線WLの電圧をVPASS(約9V)まで上昇させ、次いで、書き込みを行うメモリセルに接続された選択ワード線WLの電圧をさらにVPGM(約18V)まで上昇させる。ここで書き込みがなされ、選択されたメモリセルのしきい値が書き込みデータに応じて変動する。
時刻t2以降、ワード線WLの電圧を0Vに戻し、高電圧を放電させる。
時刻t1からt2の間において、選択ストリングユニットのチャネル領域はワード線WLに印加されるパス電圧VPASS及び書き込み電圧VPGMとのカップリングによってパス電圧VPASSに近い電位まで上昇する。これは非選択ストリングユニットにおいても同様であり、この高い電位が書き込みディスタープを引き起こすおそれを生じさせる。しかしながら、非選択ストリングユニットの最下層のドレイン側選択ゲートトランジスタSTLのゲートにはVSGDL(約2V)の電圧が印加される。この結果、書き込みディタープの影響を低減することができる。他方で、上層のドレイン側選択ゲートトランジスタのゲートには低い電圧(0V)が供給されて確実なカットオフがなされることからこの点でも書き込みディスタープの影響をなくすことができる。
[しきい値の設定]
上記した本実施形態にかかる不揮発性半導体記憶装置においては、さらに、ドレイン側選択ゲートトランジスタSTLとSTUとでしきい値を異ならせることが望ましい。図12は本実施形態にかかる不揮発性半導体記憶装置において選択トランジスタのしきい値電圧の分布を示した図である。
上記した本実施形態にかかる不揮発性半導体記憶装置においては、さらに、ドレイン側選択ゲートトランジスタSTLとSTUとでしきい値を異ならせることが望ましい。図12は本実施形態にかかる不揮発性半導体記憶装置において選択トランジスタのしきい値電圧の分布を示した図である。
上層のドレイン側選択ゲートトランジスタSTU0、STU1のしきい値分布が図12の分布SGDHであり、最下層のドレイン側選択ゲートトランジスタSTLのしきい値分布が図12の分布SGDLである。分布SGDHは境界値Vttより上に分布し、分布SGDLより下に分布しているが、分布SGDLの下裾がSGDUの下裾より低ければよい。
本実施形態にかかる不揮発性半導体記憶装置は書き込み動作の前に、ドレイン側選択ゲートトランジスタのしきい値が個別に設定される。これは、通常の書き込み動作と同様のシーケンスで行われるところ、先に最下層のドレイン側選択ゲートトランジスタSTLのしきい値調整を行い、次いで、上層のドレイン側選択ゲートトランジスタSTU0、STU1のしきい値調整を行う。最下層のドレイン側選択ゲートトランジスタSTLのしきい値調整においては、チャネルブースト動作を使うことができるため、しきい値分布はより狭い範囲に制限することが可能である。
ドレイン側選択ゲートトランジスタSTLとSTUとでしきい値を異ならせる場合以下のような効果がある。まず、選択ゲートトランジスタホールSHはメモリホールMHよりも径が小さいことが多いのでリードディスタープが発生しやすい。しかし、最下層のドレイン側選択ゲートトランジスタのしきい値を低めに設定することによって、多少のディスターブがおきてそのしきい値が変動(上昇する方向に変動する)しても、その影響を限局することができる。さらに、書き込み動作中には上層のドレイン側選択ゲートトランジスタのしきい値が高いため書き込み動作中のカットオフ特性が向上しチャネルブーストによるリークが減る。
以上のように、同一ストリングユニット内の複数のドレイン側選択ゲートトランジスタを個別に制御(ゲート電圧、しきい値)することによって、セル電流の増加と信頼性の向上を図ることができる。
[変形例]
以上の本実施形態にかかる不揮発性半導体記憶装置は、ドレイン側選択ゲートトランジスタは3個直列に接続されていたが、これは2個でもよく、4個以上でもよい。また、ダミーセル及びメモリセルの個数は適宜変更することが可能である。ブロック内のストリングユニットの分割数(k)が4である例を示したが、ストリングユニットの分割数は例えば、2や8であってもよく、任意の数で構わない。
以上の本実施形態にかかる不揮発性半導体記憶装置は、ドレイン側選択ゲートトランジスタは3個直列に接続されていたが、これは2個でもよく、4個以上でもよい。また、ダミーセル及びメモリセルの個数は適宜変更することが可能である。ブロック内のストリングユニットの分割数(k)が4である例を示したが、ストリングユニットの分割数は例えば、2や8であってもよく、任意の数で構わない。
以上、本開示のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
SGD ドレイン側選択ゲート線
STU 上層ドレイン側選択ゲートトランジスタ
STL 最下層ドレイン側選択ゲートトランジスタ
DD ドレイン側ダミーセル配線
WL ワード線
DS ソース側ダミーセル配線
SGS ソース側選択ゲート線
STU 上層ドレイン側選択ゲートトランジスタ
STL 最下層ドレイン側選択ゲートトランジスタ
DD ドレイン側ダミーセル配線
WL ワード線
DS ソース側ダミーセル配線
SGS ソース側選択ゲート線
Claims (9)
- 半導体基板上において垂直方向に直列接続された複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線とを有するメモリセルアレイ層と、
前記メモリセルアレイ層上に位置し、垂直方向に直列接続された少なくとも2つの選択ゲートトランジスタと、前記少なくとも2つの選択ゲートトランジスタにそれぞれ接続された少なくとも2つの選択ゲート線とを有する選択ゲートトランジスタ層とを含み、
前記メモリセルアレイ層における前記複数の不揮発性メモリセルと前記選択ゲートトランジスタ層における前記少なくとも2つの選択ゲートトランジスタとが、前記メモリセルアレイ層と前記選択ゲートトランジスタ層との接続面を介して直列に接続されて、ストリングユニットを構成し、
前記少なくとも2つの選択ゲート線には異なる信号が供給されることを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、前記複数の不揮発性メモリセルは前記メモリセルアレイ層に貫通して設けられたメモリホール周囲に形成され、前記少なくとも2つの選択ゲートトランジスタは前記選択ゲートトランジスタ層に貫通して設けられた選択ゲートトランジスタホール周囲に形成され、前記メモリホールの平面配置と前記選択ゲートトランジスタホールの平面配置は異なっており前記接続面において前記メモリホールの径の大きさと前記選択ゲートトランジスタホールの径の大きさとが異なることを特徴とする不揮発性半導体記憶装置。
- 請求項1記載の不揮発性半導体記憶装置において、さらに、センスアンプが前記不揮発性メモリセルに流れる電流を検知する際に、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
- 請求項1記載の不揮発性半導体記憶装置において、さらに、前記不揮発性メモリセルのゲートに書き込み電圧を印加する際に、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
- 請求項2記載の不揮発性半導体記憶装置において、さらに、センスアンプが前記不揮発性メモリセルに流れる電流を検知する際に、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
- 請求項2記載の不揮発性半導体記憶装置において、さらに、前記不揮発性メモリセルのゲートに書き込み電圧を印加する際に、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
- 請求項2記載の不揮発性半導体記憶装置において、前記選択ゲートトランジスタ層は絶縁シールドを挟んで水平方向にk個に分割され、k個の独立して選択可能なストリングユニットを構成していることを特徴とする不揮発性半導体記憶装置。
- 請求項7記載の不揮発性半導体記憶装置において、さらに、前記不揮発性メモリセルのゲートに書き込み電圧を印加する際に、非選択のストリングユニットにおいて、最下層の選択ゲートトランジスタのゲートには、最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのゲートに印加する電圧よりも高い電圧を印加する制御回路を有することを特徴とする不揮発性半導体記憶装置。
- 請求項1〜8いずれか記載の不揮発性半導体記憶装置において、前記少なくとも2つの選択ゲートトランジスタのうち最下層の選択ゲートトランジスタのしきい値は最下層の選択ゲートトランジスタより上層の選択ゲートトランジスタのしきい値よりも高いことを特徴とする不揮発性半導体記憶装置。
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