JP2016062623A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作性能を向上できる半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、ビット線とソース線との間に直列に接続された複数のメモリセルと、メモリセルのゲートに接続されたワード線と、制御回路とを具備する。制御回路は、第１ワード線ＷＬｎに接続された第１メモリセルからデータを読み出す際、第１ワード線ＷＬｎにビット線側で隣り合う第２ワード線ＷＬ（ｎ＋１）に接続された第２メモリセルからデータを読み出した後、第１ワード線ＷＬｎに、第１電圧ＶＣＧＲＶを印加し、第２ワード線ＷＬ（ｎ＋１）に、第２電圧ＶＲＥＡＤＬＡを印加する。制御回路は、第２メモリセルの保持データが第１メモリセルの保持データよりも高い場合に、第１メモリセルの閾値レベルを補正する。
【選択図】図８

Description

本実施形態は、半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１１−２５８２８９号公報

動作性能を向上できる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、半導体基板の上方に積層され、ビット線とソース線との間に直列に接続された複数のメモリセルと、複数のメモリセルのゲートに接続された複数のワード線と、メモリセルからのデータの読み出し動作を制御する制御回路とを具備する。制御回路は、第１ワード線に接続された第１メモリセルからデータを読み出す際、第１ワード線にビット線側で隣り合う第２ワード線に接続された第２メモリセルからデータを読み出した後、第１ワード線に、読み出しレベルに応じた第１電圧を印加し、第２ワード線に、第２メモリセルの保持データに応じてステップアップされる第２電圧を印加する。制御回路は、第２電圧の値を制御することによって、第２メモリセルの保持データが第１メモリセルの保持データよりも高い場合に、第１メモリセルの閾値レベルを補正する。

図１は、第１実施形態に係る半導体記憶装置のブロック図。 図２は、第１実施形態に係るメモリセルアレイの回路図。 図３は、第１実施形態に係るメモリセルアレイの断面図。 図４は、第１実施形態に係るメモリセルの閾値分布を示すグラフ。 図５は、第１実施形態に係るＮＡＮＤストリングの回路図。 図６は、第１実施形態に係るメモリセルの閾値分布を示すグラフ。 図７は、第１実施形態に係るＮＡＮＤストリングの回路図。 図８は、第１実施形態に係るデータ読み出し時におけるワード線電圧の変化を示すタイミングチャート。 図９は、第１実施形態に係るデータ読み出し時におけるメモリセルとセンスアンプの模式図。 図１０は、第１実施形態に係るデータ読み出し時におけるワード線電圧の変化を示すタイミングチャート。 図１１は、第１実施形態に係るデータ読み出し時におけるメモリセルとセンスアンプの模式図。 図１２は、書き込み時における電荷分布のモデルを示す模式図。 図１３は、書き込み時における電荷分布のモデルを示す模式図。 図１４は、書き込み時における電荷分布のモデルを示す模式図。 図１５は、書き込み時における電荷分布のモデルを示す模式図。 図１６は、書き込み時における電荷分布のモデルを示す模式図。 図１７は、メモリセルの閾値分布を示すグラフ。 図１８は、第２実施形態に係るデータ読み出し時におけるワード線電圧の変化を示すタイミングチャート。 図１９は、第２実施形態に係るデータ読み出し時におけるメモリセルとセンスアンプの模式図。 図２０は、第２実施形態に係るデータ読み出し時におけるワード線電圧の変化を示すタイミングチャート。 図２１は、第２実施形態に係るデータ読み出し時におけるメモリセルとセンスアンプの模式図。 図２２は、書き込み時における電荷分布のモデルを示す模式図。 図２３は、メモリセルの閾値分布を示すグラフ。 図２４は、第３実施形態に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図２５は、第３実施形態に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図２６は、第３実施形態に係る補正テーブルの概念図。 図２７は、第３実施形態の変形例に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図２８は、ＮＡＮＤストリングの断面図。 図２９は、ＮＡＮＤストリングの断面図。 図３０は、第３実施形態の変形例に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図３１は、第３実施形態の変形例に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図３２は、第３実施形態の変形例に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図３３は、第３実施形態の変形例に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図３４は、第３実施形態の変形例に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図３５は、第４実施形態に係るデータ読み出し時におけるワード線電圧の変化を示すタイミングチャート。 図３６は、第４実施形態に係るデータ読み出し時におけるメモリセルとセンスアンプの模式図。 図３７は、メモリセルの閾値分布を示すグラフ。 図３８は、第４実施形態の変形例に係るデータ読み出し時におけるワード線電圧の変化を示すタイミングチャート。 図３９は、第４実施形態の変形例に係るデータ読み出し時におけるメモリセルとセンスアンプの模式図。 図４０は、第５実施形態に係る半導体記憶装置のブロック図である。 図４１は、第５実施形態に係るメモリセルアレイの回路図。 図４２は、第５実施形態に係るメモリセルアレイの断面図。 図４３は、第５実施形態に係る半導体記憶装置の平面図。 図４４は、図４３における領域Ａ１の詳細を示す平面図。 図４５は、第５実施形態に係るデータ書き込み時における各種信号のタイミングチャート。 図４６は、第５実施形態に係るデータ読み出し時における各種信号のタイミングチャート。 図４７は、第５実施形態に係るメモリセルアレイの等価回路図。 図４８は、第１実施形態に係る補正読み出しの概念図。 図４９は、第１実施形態に係る補正読み出しの概念図。 図５０は、第１実施形態に係る補正読み出しの概念図。 図５１は、第２実施形態に係る補正読み出しの概念図。 図５２は、第２実施形態に係る補正読み出しの概念図。 図５３は、第１実施形態の変形例に係るデータ読み出し時におけるワード線電圧の変化を示すタイミングチャート。 図５４は、第３実施形態の変形例に係る補正テーブルの概念図。 図５５は、第３実施形態の変形例に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図５６は、第３実施形態に係る電圧ＶＲＥＡＤＬＡの変化量のレイヤ依存性を示すグラフ。 図５７は、第３実施形態の変形例に係る電圧ＶＲＥＡＤＬＡのレイヤ依存性を示すグラフ。 図５８は、第３実施形態に係る電圧ＶＲＥＡＤＬＡの変化量のレイヤ依存性を示すグラフ。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ ＮＡＮＤ型フラッシュメモリの構成について
まず、ＮＡＮＤ型フラッシュメモリの構成について説明する。

１．１．１ ＮＡＮＤ型フラッシュメモリの全体構成について
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ１３、ソース線ドライバ１４、ウェルドライバ１５、シーケンサ１６、及びレジスタ１７を備えている。

メモリセルアレイ１１は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫはデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１８の集合（これをフィンガーＦＮＧ（ＦＮＧ０、ＦＮＧ１、ＦＮＧ２、…）と呼ぶ）を、複数、備えている。もちろん、メモリセルアレイ１１内のブロック数や、１ブロックＢＬＫ内のフィンガー数は任意である。

ロウデコーダ１２は、ブロックアドレスやページアドレスをデコードして、対応するブロックのいずれかのワード線を選択する。そしてロウデコーダ１２は、選択ワード線及び非選択ワード線に、適切な電圧を印加する。

センスアンプ１３は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ１１へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。

ソース線ドライバ１４は、ソース線に電圧を印加する。

ウェルドライバ１５は、ＮＡＮＤストリング１８が形成されるウェル領域に電圧を印加する。

レジスタ１７は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。あるいはレジスタ１７は、コントローラ２００から受信したコマンドやアドレス等を保持し、また種々のテーブルを保持することも可能である。

シーケンサ１６は、ＮＡＮＤ型フラッシュメモリ１０全体の動作を制御する。

１．１．２ メモリセルアレイ１１について
次に、上記メモリセルアレイ１１の構成の詳細について説明する。図２はいずれかのブロックＢＬＫの回路図であり、他のブロックＢＬＫも同様の構成を有している。

図示するように、ブロックＢＬＫは例えば４つのフィンガーＦＮＧ（ＦＮＧ０〜ＦＮＧ３）を含む。また各々のフィンガーＦＮＧは、複数のＮＡＮＤストリング１８を含む。

ＮＡＮＤストリング１８の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ（ＳＴ１、ＳＴ２）とを含んでいる。なお、メモリセルトランジスタＭＴと選択トランジスタＳＴとの間にダミートランジスタを設けても良く、このような例は、後述する第５実施形態で説明する。

メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。

フィンガーＦＮＧ０〜ＦＮＧ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のフィンガー間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロック内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のフィンガーＦＮＧ０〜ＦＮＧ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックであってもフィンガーＦＮＧ０〜ＦＮＧ３毎に独立している。

また、メモリセルアレイ１１内でマトリクス状に配置されたＮＡＮＤストリング１８のうち、同一行にあるＮＡＮＤストリング１８の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１８を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング１８を共通に接続する。

前述の通り、同一ブロック内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックのいずれかのフィンガーＦＮＧにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。

図３は、本実施形態に係るメモリセルアレイ１１の一部領域の断面図である。図示するように、ｐ型ウェル領域２０上に複数のＮＡＮＤストリング１８が設けられている。すなわち、ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する複数の配線層２７、ワード線ＷＬとして機能する複数の配線層２３、及びセレクトゲート線ＳＧＤとして機能する複数の配線層２５が設けられている。

そして、これらの配線層２５、２３、及び２７を貫通してウェル領域２０に達するメモリホール２６が形成されている。メモリホール２６の側面には、ブロック絶縁膜２８、電荷蓄積層２９（絶縁膜）、及びゲート絶縁膜３０が順次設けられ、更にメモリホール２６内を導電膜３１が埋め込んでいる。導電膜３１は、ＮＡＮＤストリング１８の電流経路として機能し、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴの動作時にチャネルが形成される領域である。

各ＮＡＮＤストリング１８において、複数（本例では４層）設けられた配線層２７は、電気的に共通に接続されて、同一のセレクトゲート線ＳＧＳに接続される。すなわち、この４層の配線層２７は、実質的に１つの選択トランジスタＳＴ２のゲート電極として機能する。これは選択トランジスタＳＴ１（４層のセレクトゲート線ＳＧＤ）についても同様である。

以上の構成により、各ＮＡＮＤストリング１８において、ウェル領域２０上に選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順次積層されている。

なお図３の例では、選択トランジスタＳＴはメモリセルトランジスタＭＴと同様に電荷蓄積層２９を備えている。しかし、選択トランジスタＳＴは実質的にデータを保持するメモリセルとして機能するものでは無く、スイッチとして機能する。従って、選択トランジスタＳＴがオン／オフする閾値が、電荷蓄積層２９に電荷を注入することによって制御されても良い。

導電膜３１の上端には、ビット線ＢＬとして機能する配線層３２が設けられている。ビット線ＢＬは、センスアンプ１３に接続される。

更に、ウェル領域２０の表面内には、ｎ^＋型不純物拡散層３３及びｐ^＋型不純物拡散層３４が設けられている。拡散層３３上にはコンタクトプラグ３５が設けられ、コンタクトプラグ３５上には、ソース線ＳＬとして機能する配線層３６が設けられる。また、拡散層３４上にはコンタクトプラグ３７が設けられ、コンタクトプラグ３７上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層３８が設けられる。配線層３６及び３８は、セレクトゲート線ＳＧＤよりも上層であり、且つ配線層３２よりも下層のレイヤに形成される。

以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１８の集合によってフィンガーＦＮＧが形成される。また、同一ブロック内に含まれる複数のセレクトゲート線ＳＧＳとして機能する配線層２７は、互いに共通に接続されている。つまり、隣接するＮＡＮＤストリング１８間のウェル領域２０上にもゲート絶縁膜３０が形成され、拡散層３３に隣接する半導体層２７及びゲート絶縁膜３０は、拡散層３３近傍まで形成される。

従って、選択トランジスタＳＴ２がオン状態とされる際、選択トランジスタＳＴ２に形成されるチャネルは、メモリセルトランジスタＭＴ０と拡散層３３とを電気的に接続する。また、ウェル配線ＣＰＷＥＬＬに電圧を印加することで、導電膜３１に電位を与えることが出来る。

なお、メモリセルアレイ１１の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ メモリセルトランジスタの閾値分布について
図４は、本実施形態に係るメモリセルトランジスタＭＴの取りうるデータ及び閾値分布を示す。

図示するように、各々のメモリセルトランジスタＭＴは、その閾値に応じて例えば２ビットのデータを保持可能である。この２ビットデータは、閾値の低いものから順番に、例えば“１１”、“０１”、“００”、“１０”である。

“１１”データを保持するメモリセルの閾値は、“Ｅ”レベルである。Ｅレベルは、電荷蓄積層内の電荷が引き抜かれて、データが消去された状態における閾値であり、正または負の値である（例えば電圧ＶＡ未満）。

“０１”、“００”、及び“１０”も、電荷蓄積層内に電荷が注入されて、データが書き込まれた状態の閾値である。“０１”データを保持するメモリセルの閾値は“Ａ”レベルであり、Ｅレベルよりも高い（例えば電圧ＶＡ以上、ＶＢ未満であり、ＶＡ＜ＶＢ）。“００”データを保持するメモリセルの閾値は“Ｂ”レベルであり、Ａレベルよりも高い（例えば電圧ＶＢ以上、ＶＣ未満であり、ＶＢ＜ＶＣ）。“１０”データを保持するメモリセルの閾値は“Ｃ”レベルであり、Ｂレベルよりも高い（例えば電圧ＶＣ以上）。

もちろん、２ビットデータと閾値との関係はこの関係に限定されるものでは無く、例えば“１１”データが“Ｃ”レベルに対応するような場合であっても良く、両者の関係については適宜選択出来る。

１．２ データの書き込み動作について
次に、本実施形態に係るデータの書き込み動作について簡単に説明する。図５は、データプログラム時におけるＮＡＮＤストリング１８の回路図であり、各配線に印加される電圧を示している。

図示するように、センスアンプ１３は、書き込みデータに応じて、ビット線ＢＬに０Ｖまたは正電圧ＶＤＤを印加する。すなわちセンスアンプ１３は、電荷蓄積層に電荷を注入して閾値レベルを“Ｅ”レベルから“Ａ”レベル以上に上昇させる場合（これを“０”プログラムと呼ぶ）には、ビット線ＢＬに例えば０Ｖを印加する。他方で、閾値レベルを“Ｅ”レベルで維持させる場合（これを“１”プログラムと呼ぶ）には、ビット線ＢＬに例えば正電圧ＶＤＤを印加する。

更にロウデコーダ１２は、例えばワード線ＷＬ２を選択し、選択ワード線ＷＬ２に正の高電圧ＶＰＧＭ（例えば２０Ｖ）を印加し、その他の非選択ワード線ＷＬ０、ＷＬ１、及びＷＬ３〜ＷＬ７に正電圧ＶＰＡＳＳを印加する。電圧ＶＰＧＭは、ＦＮトンネリングにより電荷蓄積層に電荷を注入するための高電圧である。また電圧ＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタＭＴをオンさせつつ、後述するように非選択のメモリセルトランジスタへの誤書き込みを防止する電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。

またロウデコーダ１２は、選択したフィンガーＦＮＧのセレクトゲート線ＳＧＤに正電圧ＶＳＧＤを印加し、セレクトゲート線ＳＧＳにＶＳＧＳ（例えば０〜０．３Ｖ）を印加する。

以上の結果、メモリセルトランジスタＭＴ０〜ＭＴ７はオン状態となる。また、ビット線ＢＬに０Ｖが印加された選択トランジスタＳＴ１はオン状態となり、ビット線ＢＬにＶＤＤが印加された選択トランジスタＳＴ２はカットオフする。選択トランジスタＳＴ２はオフ状態である。

従って、選択トランジスタＳＴ１がオン状態とされたＮＡＮＤストリング１８では、選択ワード線ＷＬ２に接続されたメモリセルトランジスタＭＴ２のチャネルに０Ｖが転送される。よって、ＦＮトンネリングにより電荷蓄積層に電荷が注入され、メモリセルトランジスタＭＴ２の閾値は上昇される。他方で、選択トランジスタＳＴ２がカットオフ状態とされたＮＡＮＤストリングでは、メモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬとのカップリングにより、その電位はＶＰＡＳＳに近い電圧まで上昇する。この結果、メモリセルトランジスタＭＴ２では、制御ゲートとチャネルとの間の電位差が小さくなり、電荷が電荷蓄積層に注入されず、メモリセルトランジスタＭＴ２の閾値レベルは維持される（あるいは、電荷蓄積層への電荷注入量を極めて少なく抑えることが出来るので、閾値レベルの変動を最小限とし、実質的にデータは書き込まれない）。

図６は、本実施形態に係るデータ書き込み時における閾値電圧の変動の様子を示している。データの書き込みは、電圧ＶＰＧＭを用いて閾値を変動させるプログラム動作と、その結果、閾値が目的のレベルにまで上昇したかを確認するベリファイ動作との組み合わせである。

本例の場合、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを書き込む際に使用されるベリファイレベルは、それぞれ、終始ＶＡ、ＶＢ、及びＶＣである。つまり、電荷蓄積層に導電体を用いたＮＡＮＤ型フラッシュメモリにおいて用いられる二段階書き込みのような手法は用いない。

二段階書き込みでは、まず第１の書き込みにおいて、“Ｅ”及び“Ａ”レベルへ書き込むべきメモリセルトランジスタＭＴの閾値は“Ｅ”レベルに維持され、“Ｂ”及び“Ｃ”レベルへ書き込むべきメモリセルトランジスタＭＴの閾値は、例えばＶＡとＶＣとの中間レベルの“ＬＭ”レベルに書き込まれる。つまり、ベリファイレベルとして、例えばＶＡとＶＢの間の電圧ＶＬＭが用いられる。その後、第２の書き込みにおいて、“ＬＭ”レベルから“Ｂ”レベル及び“Ｃ”レベルへの書き込みが行われる。

本例では、このような“ＬＭ”レベルを用いることなく、目標となる閾値レベルが“Ｃ”レベルであれば、初めからベリファイレベルとしてＶＣを用いて書き込みを行う。“Ａ”レベル及び“Ｂ”レベルも同様である。

１．３ データの読み出し動作について
次に、本実施形態に係る読み出し動作について説明する。

１．３．１ 読み出し動作の流れについて
まず、読み出し動作の大まかな流れについて、図７を用いて説明する。図７は、読み出し動作時におけるＮＡＮＤストリング１８の回路図であり、各配線の電圧を示している。また図７では、ワード線ＷＬ２に接続されたメモリセルトランジスタＭＴ２からデータを読み出す場合を例示している。

図示するように、読み出し動作は、大きくは「事前読み出し」と「本読み出し」とを含む。事前読み出しとは、本来、データを読み出したいワード線ＷＬ２にドレイン側で隣り合うワード線ＷＬ３に接続されたメモリセルトランジスタＭＴからデータを読み出す動作である。そして本読み出しが、本来の読み出し対象であるワード線ＷＬ２からデータを読み出す動作である。本読み出しでは、事前読み出し対象とされた非選択ワード線ＷＬ３には、その他の非選択ワード線ＷＬと異なる電圧ＶＲＥＡＤＬＡが印加される。

事前読み出し時において、センスアンプ１３は、ビット線ＢＬに電流を供給し、例えば電圧ＶＢＬにプリチャージする。ロウデコーダ１２は、選択ワード線ＷＬ３に正電圧ＶＣＧＲＶを印加し、その他の非選択ワード線ＷＬ０〜ＷＬ２及びＷＬ４〜ＷＬ７に正電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲＶは、読み出し対象となるデータに応じて変化し、例えば図４で説明した電圧ＶＡ、ＶＢ、及びＶＣのいずれかとされる。また電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、ＶＣＧＲＶ＜ＶＲＥＡＤである。

またロウデコーダ１２は、選択したフィンガーＦＮＧのセレクトゲート線ＳＧＤ及びＳＧＳに正電圧ＶＳＧを印加する。

以上の結果、選択トランジスタＳＴ及びメモリセルトランジスタＭＴ０〜ＭＴ２及びＭＴ４〜ＭＴ７はオン状態となり、メモリセルトランジスタＭＴ３は、保持データとＶＣＧＲＶとの関係に基づいて、オン状態またはオフ状態となる。事前読み出しでは、ＶＣＧＲＶが順次上昇されることで、ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴからデータがセンスアンプ１３に読み出される。

本読み出しが事前読み出しと異なる点は、選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ３に、電圧ＶＲＥＡＤＬＡが印加される点である。電圧ＶＲＥＡＤＬＡは、電圧ＶＲＥＡＤと同様に、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。そして電圧ＶＲＥＡＤＬＡは、後述するセル間干渉効果による閾値変動の影響を補正するための電圧であり、ＶＲＥＡＤとは異なる値である。そして、セル間干渉効果の程度によって、ＶＲＥＡＤＬＡ＞ＶＲＥＡＤであっても良いし、ＶＲＥＡＤＬＡ＜ＶＲＥＡＤであっても良い。

また電圧ＶＲＥＡＤＬＡは、電圧ＶＲＥＡＤと異なり、読み出し動作中にメモリセルトランジスタＭＴ３の保持するデータ毎にステップアップされる。そして、ステップアップされる毎に、対応するメモリセルトランジスタＭＴ２から読み出されたデータが、センスアンプ１３でストローブされる。

１．３．２ 読み出し動作の詳細について
上記読み出し動作の詳細について説明する。各メモリセルトランジスタＭＴが２ビット以上のデータを保持可能な場合、前述の本読み出しは、ビット毎に行われる。本例では、図４で説明したようにメモリセルトランジスタＭＴが２ビットデータを保持する場合を例に説明する。この２ビットデータの各ビット（上位ビットと下位ビット）の本読み出しは、それぞれ独立して行われる。上位ビット読み出しでは、“Ｅ”レベルを保持するビット（メモリセルトランジスタＭＴ）と“Ｃ”レベルを保持するビットとが特定される。下位ビット読み出しでは、各ビットが“Ａ”レベル以下であるか（つまり、“Ｅ”レベルまたは“Ａ”レベルのいずれかを保持する）、それとも“Ｂ”レベル以上であるか（つまり、“Ｂ”レベルまたは“Ｃ”レベルのいずれかを保持する）が特定される。

＜上位ビット読み出しについて＞
まず、上位ビット読み出しにつき、図８を用いて説明する。図８は、事前読み出しと、本読み出しにおける上位ビット読み出し時における、読み出し対象となるワード線ＷＬｎ（ｎは１以上の自然数）及びこれにドレイン側で隣り合うワード線ＷＬ（ｎ＋１）の電位変化を示すタイミングチャートである。

図示するように、シーケンサ１６は、まず事前読み出しを行う（時刻ｔ０〜ｔ１）。事前読み出しにおいてロウデコーダ１２は、ワード線ＷＬ（ｎ＋１）を選択して、ＷＬ（ｎ＋１）に、電圧ＶＣＧＲＶ＿Ａ、ＶＣＧＲＶ＿Ｂ、及びＶＣＧＲＶ＿Ｃを順次印加する（ｎは選択ワード線番号であり、本例の場合は０〜６のいずれか）。電圧ＶＣＧＲＶ＿Ａ、ＶＣＧＲＶ＿Ｂ、及びＶＣＧＲＶ＿Ｃは、例えば図４に示した電圧ＶＡ、ＶＢ、及びＶＣであっても良い。またロウデコーダ１２は、ワード線ＷＬｎ及びその他の非選択ワード線ＷＬに、電圧ＶＲＥＡＤを印加する。この結果、選択フィンガーＦＮＧにおいてワード線ＷＬ（ｎ＋１）に接続された全メモリセルトランジスタＭＴのデータが確定し、例えばセンスアンプ１３またはシーケンサ１６に保持される。

次にシーケンサ１６は、本読み出し（上位ビット読み出し）を行う。図８の例では、まず、各ビットが“Ｅ”レベルの閾値を有するのか、または“Ａ”レベル以上の閾値を有する（つまり、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのいずれかの閾値を有する）のかを特定する読み出し（これを読み出し動作ＡＲと呼ぶ）が行われる。

読み出し動作ＡＲにおいて、ロウデコーダ１２は、選択ワード線ＷＬｎに電圧ＶＣＧＲＶ＿Ａ（例えばＶＡ）を印加する。またロウデコーダ１２は、非選択ワード線ＷＬ（ｎ＋１）に、電圧ＶＲＥＡＤＬＡ＿Ｅ、ＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃ１を順次印加する（それぞれの期間を、期間ＡＲ１、ＡＲ２、ＡＲ３、及びＡＲ４と呼ぶ）。例えば、ＶＲＥＡＤＬＡ＿Ｅ＜ＶＲＥＡＤＬＡ＿Ａ＜ＶＲＥＡＤＬＡ＿Ｂ＜ＶＲＥＡＤＬＡ＿Ｃ１である。その他の非選択ワード線ＷＬには、電圧ＶＲＥＡＤが印加される。電圧ＶＲＥＡＤは、これに限定されるものでは無いが、例えばＶＲＥＡＤＬＡ＿Ｅよりも高く、ＶＲＥＡＤＬＡ＿Ａよりも低い電圧である。もちろん、ＶＲＥＡＤはＶＲＥＡＤＬＡ＿Ｅより低い場合であっても良い。

そしてセンスアンプ１３は、事前読み出し結果が“Ｅ”レベルであったカラムについては、期間ＡＲ１でデータをセンス・ストローブする。なお、データの「ストローブ」とは、ある時刻において、ビット線に流れる電流またはビット線の電圧に応じて、読み出しデータが“０”であるか“１”であるかを確定させ、そのデータをセンスアンプ１３内のラッチ回路に取り込む動作のことである。また事前読み出し結果が“Ｂ”レベルであったカラムについては、期間ＡＲ２でデータをセンス・ストローブする。更に、事前読み出し結果が“Ｂ”レベルであったカラムについては、期間ＡＲ３でデータをセンス・ストローブする。そして、事前読み出し結果が“Ｃ”レベルであったカラムについては、期間ＡＲ４でデータをセンス・ストローブする。

次にシーケンサ１６は、“Ｃ”レベルを有するビットを特定する読み出し（読み出し動作ＣＲ）を実行する。

読み出し動作ＣＲにおいて、ロウデコーダ１２は、選択ワード線ＷＬｎに電圧ＶＣＧＲＶ＿Ｃ（例えばＶＣ）を印加する。またロウデコーダ１２は、非選択ワード線ＷＬ（ｎ＋１）に、電圧ＶＲＥＡＤＬＡ＿ＥＡＢ及びＶＲＥＡＤＬＡ＿Ｃ２を順次印加する（それぞれの期間を、期間ＣＲ１及びＣＲ２と呼ぶ）。例えば、ＶＲＥＡＤＬＡ＿ＥＡＢ＜ＶＲＥＡＤＬＡ＿Ｃ２である。また、少なくともＶＲＥＡＤＬＡ＿ＥＡＢ＜ＶＲＥＡＤＬＡ＿Ｃ１である。

そしてセンスアンプ１３は、事前読み出し結果が“Ｅ”レベル、“Ａ”レベル、及び“Ｂ”レベルであったカラムについては、期間ＣＲ１でデータをセンス・ストローブする。また、事前読み出し結果が“Ｃ”レベルであったカラムについては、期間ＣＲ２でデータをセンス・ストローブする。

以上により、読み出し対象とされたワード線ＷＬにつき、“Ｅ”レベルと“Ｃ”レベルの閾値を有するビットが特定される。

上記動作の具体例を、図９を用いて説明する。図９は、上位ビット読み出し時における、ワード線ＷＬｎ及びＷＬ（ｎ＋１）に対応するページデータと、センスアンプ１３内のラッチ回路で確定されるデータとを示す模式図である。図９では説明の簡単化のために、１６個のメモリセルトランジスタで１ページが構成されている場合を仮定する。また、各ビット線ＢＬ０〜ＢＬ１５に接続されたメモリセルトランジスタＭＴまたはメモリセルトランジスタＭＴの保持するデータを、ビット０〜ビット１５と呼び、これらのビットに対応するカラムアドレスをアドレス０〜１５と呼ぶ。そしてこのページデータが“ＥＡＢＣＥＡＢＣＥＡＢＣＥＡＢＣ”であったとする。

図示するように、事前読み出しを行った結果、ワード線ＷＬ（ｎ＋１）に対応するページデータは、“ＥＥＥＥＡＡＡＡＢＢＢＢＣＣＣＣ”である。

次にシーケンサ１６は本読み出しを行う。本読み出しにあたって、本例ではまず“Ｅ”レベルを保持するビットを特定する（読み出し動作ＡＲ）。

シーケンサ１６の命令に従ってロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ａ（例えばＶＡ）を印加し、ＷＬ（ｎ＋１）にＶＲＥＡＤＬＡ＿Ｅを印加する（期間ＡＲ１）。この期間ＡＲ１においてセンスアンプ１３は、隣接ビットデータ（ＷＬ（ｎ＋１）のデータ）が“Ｅ”レベルであるビット、すなわちビット線ＢＬ０〜ＢＬ３に読み出されたデータをセンスし、ストローブする。本例では、ビット線ＢＬ０〜ＢＬ３のうち、ビット線ＢＬ０にセル電流が流れる。従って、ビット０＝“Ｅ”が確定し、このデータがセンスアンプ１３のラッチ回路に格納される。データの確定したビットは、以後、読み出し対象とはならず、ビット線ＢＬは例えば０Ｖ等、一定の電位に固定される。他方、ビット線ＢＬ１〜ＢＬ３にはセル電流は流れないので、ビット１〜３は“Ａ”レベル以上であることが確定する（言い換えれば、データは未確定、と言うことも出来る）。もちろん、“Ｅ”レベルを保持するその他のビット４、８、及び１２に対応したビット線ＢＬ４、ＢＬ８、及びＢＬ１２にもセル電流は流れる可能性がある（セル間干渉効果によって閾値が上昇していれば、電流は流れない）。しかし、これらのビットの隣接ビットは“Ｅ”レベルではないので、期間ＡＲ１ではセンス・ストローブされない。

引き続きロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ａを印加しつつ、ＷＬ（ｎ＋１）への印加電圧をＶＲＥＡＤＬＡ＿Ａにステップアップする（期間ＡＲ２）。この期間ＡＲ２においてセンスアンプ１３は、隣接ビットデータが“Ａ”であるビット、すなわちビット線ＢＬ４〜ＢＬ７に読み出されたデータをセンスし、ストローブする。本例では、ビット線ＢＬ４〜ＢＬ７のうち、ビット線ＢＬ４にセル電流が流れる。従って、ビット４＝“Ｅ”が確定し、センスアンプ１３のラッチ回路に格納される。これにより、以後、ビット線ＢＬ４は読み出し対象から外される。ビット線ＢＬ５〜ＢＬ７にはセル電流は流れないので、ビット５〜７は“Ａ”レベル以上であることが確定する。また、ビット線ＢＬ８及びＢＬ１２にもセル電流は流れる可能性があるが、ＡＲ２ではセンス・ストローブされない。

更にロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ａを印加しつつ、ＷＬ（ｎ＋１）への印加電圧をＶＲＥＡＤＬＡ＿Ｂにステップアップする（期間ＡＲ３）。この期間ＡＲ３においてセンスアンプ１３は、隣接ビットデータが“Ｂ”であるビット、すなわちビット線ＢＬ８〜ＢＬ１１に読み出されたデータをセンスし、ストローブする。本例では、ビット線ＢＬ８〜ＢＬ１１のうち、ビット線ＢＬ８にセル電流が流れる。従って、ビット８＝“Ｅ”が確定し、センスアンプ１３のラッチ回路に格納される。これにより、以後、ビット線ＢＬ８は読み出し対象から外される。ビット線ＢＬ９〜ＢＬ１１にはセル電流は流れないので、ビット９〜１１は“Ａ”レベル以上であることが確定する。また、ビット線ＢＬ１２にもセル電流の流れる可能性があるが、ＡＲ３ではセンス・ストローブされない。

更にロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ａを印加しつつ、ＷＬ（ｎ＋１）への印加電圧をＶＲＥＡＤＬＡ＿Ｃ１にステップアップする（期間ＡＲ４）。この期間ＡＲ４においてセンスアンプ１３は、隣接ビットデータが“Ｃ”であるビット、すなわちビット線ＢＬ１２〜ＢＬ１５に読み出されたデータをセンスし、ストローブする。本例では、ビット線ＢＬ１２〜ＢＬ１５のうち、ビット線ＢＬ１２にセル電流が流れる。従って、ビット１２＝“Ｅ”が確定し、センスアンプ１３のラッチ回路に格納される。これにより、以後、ビット線ＢＬ１２は読み出し対象から外される。ビット線ＢＬ１３〜ＢＬ１５にセル電流は流れないので、ビット１３〜１５は“Ａ”レベル以上であることが確定する。

次にシーケンサ１６は、“Ｃ”レベルを保持するビットを特定する（読み出し動作ＣＲ）。すなわちシーケンサ１６の命令に従ってロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ｃ（例えばＶＣ）を印加し、ＷＬ（ｎ＋１）にＶＲＥＡＤＬＡ＿ＥＡＢを印加する（期間ＣＲ１）。この期間ＣＲ１においてセンスアンプ１３は、隣接ページデータが“Ｅ”、“Ａ”、及び“Ｂ”であるビット、すなわちビット線ＢＬ０〜ＢＬ１１に読み出されたデータをセンスし、ストローブする。本例では、ビット線ＢＬ０〜ＢＬ１１のうち、ビット線ＢＬ３、ＢＬ７、及びＢＬ１１にセル電流が流れる。従って、ビット３、７、及び１１＝“Ｃ”が確定し、このデータがセンスアンプ１３のラッチ回路に格納される。そして、これらのビット線ＢＬの電位は一定に固定される。もちろん、“Ｃ”レベルを保持するビット１５に対応したビット線ＢＬ１５にもセル電流は流れる可能性がある。しかし、このビット１５の隣接ビットは“Ｅ”レベルではないので、期間ＣＲ１ではセンス・ストローブされない。また、すでに“Ｅ”レベルであることが確定しているビット０、４、及び８以外のビット１、２、５、６、９、及び１０が、“Ａ”レベルまたは“Ｂ”レベルであることが確定する。

引き続きロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ｃ２を印加しつつ、ＷＬ（ｎ＋１）への印加電圧をＶＲＥＡＤＬＡ＿Ｃ２にステップアップする（期間ＣＲ２）。この期間ＣＲ２においてセンスアンプ１３は、隣接ページデータが“Ｃ”であるビット、すなわちビット線ＢＬ１２〜ＢＬ１５に読み出されたデータをセンスし、ストローブする。本例では、ビット線ＢＬ１２〜ＢＬ１５のうち、ビット線ＢＬ１５にセル電流が流れる。従って、ビット１５＝“Ｃ”が確定し、このデータがセンスアンプ１３のラッチ回路に格納される。また、既に“Ｅ”レベルであることが確定しているビット１２を除くビット１３及び１４が、“Ａ”レベルまたは“Ｂ”レベルでることが確定する。

以上の上位ビット読み出しにより、ビット０、３、４、７、８、１１、１２、及び１５のデータが確定する。すなわち、“Ｅ”レベル及び”Ｃ”レベルを有するビットが全て確定する。

＜下位ビット読み出しについて＞
次に、下位ビット読み出しにつき、図１０を用いて説明する。図１０は、事前読み出しと、本読み出しにおける下位ビット読み出し時におけるワード線ＷＬｎ及びＷＬ（ｎ＋１）の電位変化を示すタイミングチャートである。

図示するように、シーケンサ１６は、まず事前読み出しを行う（時刻ｔ０〜ｔ１）。この事前読み出しは、上位ビット読み出し時に行った動作と同じである。同一ワード線につき、上位ビットと下位ビットを連続して読み出す場合には、下位ビット読み出しにおける事前読み出しを省略しても良い。

次にシーケンサ１６は、本読み出し（下位ビット読み出し）を行う。下位ビット読み出しでは、各ビットの閾値が“Ａ”レベル以下（すなわち、“Ｅ”レベルと“Ａ”レベルのいずれかを有する）であるか、それとも“Ｂ”レベル以上（すなわち、“Ｂ”レベルと“Ｃ”レベルのいずれかを有する）であるかが判定される（読み出し動作ＢＲ）。

すなわち、ロウデコーダ１２は、選択ワード線ＷＬｎに電圧ＶＣＧＲＶ＿Ｂ（例えばＶＢ）を印加する。またロウデコーダ１２は、非選択ワード線ＷＬ（ｎ＋１）に、電圧ＶＲＥＡＤＬＡ＿ＥＡ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃを順次印加する（それぞれの期間を、期間ＢＲ１、ＢＲ２、及びＢＲ３と呼ぶ）。例えば、ＶＲＥＡＤＬＡ＿ＥＡ＜ＶＲＥＡＤＬＡ＿Ｂ＜ＶＲＥＡＤＬＡ＿Ｃであり、ＶＲＥＡＤＬＡ＿ＥＡはＶＲＥＡＤとおなじでも良いし、ＶＲＥＡＤよりも小さくても良い。

そしてセンスアンプ１３は、事前読み出し結果が“Ｅ”レベルであったカラム及び“Ａ”レベルであったカラムについては、期間ＢＲ１でデータをセンス・ストローブする。また、事前読み出し結果が“Ｃ”レベルであったカラムについては、期間ＢＲ２でデータをセンス・ストローブする。更に、事前読み出し結果が“Ｃ”レベルであったカラムについては、期間ＢＲ３でデータをセンス・ストローブする。

以上により、各ビットの閾値が“Ａ”レベル以下であるのか“Ｂ”レベル以上であるのかが特定される。

上記動作の具体例を、図１１を用いて説明する。図１１は、下位ビット読み出し時における、ワード線ＷＬｎ及びＷＬ（ｎ＋１）に対応するページデータと、センスアンプ１３内のラッチ回路で確定されるデータとを示す模式図である。

まずシーケンサは、図９で説明したように事前読み出しを行う。この結果、ワード線ＷＬ（ｎ＋１）に対応するページデータは、“ＥＥＥＥＡＡＡＡＢＢＢＢＣＣＣＣ”である。なお、図９で“Ｅ”レベル及び“Ｃ”レベルのビットを確定させた後に連続して上位ビット読み出しを行う際には、事前読み出しは省略出来る。

そしてシーケンサ１６は、本読み出しを行って、ワード線ＷＬｎについての上位ビットを読み出す。すなわち、シーケンサ１６の命令に従ってロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ｂ（例えばＶＢ）を印加し、ＷＬ（ｎ＋１）にＶＲＥＡＤＬＡ＿ＥＡを印加する（期間ＢＲ１）。

この期間ＢＲ１においてセンスアンプ１３は、隣接ビットデータが“Ｅ”及び“Ａ”レベルであるビット、すなわちビット線ＢＬ０〜ＢＬ７に読み出されたデータをセンスし、ストローブする。このうち本例では、ビット線ＢＬ０、ＢＬ１、ＢＬ４、及びＢＬ５にセル電流が流れる。従って、ビット０、１、４、及び５が“Ｅ”レベルまたは“Ａ”レベルであることが確定し、その旨の情報がセンスアンプ１３のラッチ回路に格納される。他方で、ビット線ＢＬ２、ＢＬ３。ＢＬ６、及びＢＬ７にはセル電流は流れない。従って、ビット２、３、６、及び７が“Ｂ”レベルまたは“Ｃ”レベルであることが確定し、その旨の情報がラッチ回路に格納される。

引き続きロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ｂを印加しつつ、ＷＬ（ｎ＋１）への印加電圧をＶＲＥＡＤＬＡ＿Ｂにステップアップする（期間ＢＲ２）。この期間ＢＲ２においてセンスアンプ１３は、隣接ビットデータが“Ｂ”であるビット、すなわちビット線ＢＬ８〜ＢＬ１１に読み出されたデータをセンスし、ストローブする。本例では、ビット線ＢＬ８及びＢＬ９にセル電流が流れる。従って、ビット８及び９が“Ｅ”レベルまたは“Ａ”であることが確定し、ビット１０及び１１が“Ｂ”レベルまたは“Ｃ”レベルであることが確定し、これらの情報がセンスアンプ１３のラッチ回路に格納される。

更にロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ａを印加しつつ、ＷＬ（ｎ＋１）への印加電圧をＶＲＥＡＤＬＡ＿Ｃにステップアップする（期間ＢＲ３）。この期間ＢＲ３においてセンスアンプ１３は、隣接ビットデータが“Ｃ”であるビット、すなわちビット線ＢＬ１２〜ＢＬ１５に読み出されたデータをセンスし、ストローブする。本例では、ビット線ＢＬ１２及びＢＬ１３にセル電流が流れる。従って、ビット１２及び１３が“Ｅ”レベルまたは“Ａ”レベルであることが確定し、ビット１４及び１５が“Ｂ”レベルまたは“Ｃ”レベルであることが確定し、これらの情報がセンスアンプ１３のラッチ回路に格納される。

以上の結果、図１１のラッチ回路に示すように、読み出し対象ページにおける全ビット０〜１５につき、そのデータが“Ａ”レベル以下であるか“Ｂ”レベル以上であるかが確定する。

１．４ 本実施形態に係る効果
本実施形態に係る半導体記憶装置であると、データの読み出し動作信頼性を向上出来る。本効果につき、以下、詳細に説明する。

図１２乃至図１４は、ワード線ＷＬｎにそれぞれ“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルを書き込む際の電荷分布の理想的なモデルと現実的なモデルとを示している。

図１２に示すように、例えば“Ａ”レベルの閾値が、電子５０個前後によって実現されると仮定すると、理想的には、全ての電子がワード線ＷＬｎとオーバーラップする領域Ｒ１に存在することが望ましい。しかし、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ構造の場合、電荷蓄積層は、隣接するメモリセルトランジスタＭＴ間で互いに接続されている。言い換えれば、隣り合うワード線間にも電荷蓄積層が設けられる（領域Ｒ２及びＲ３）。従って、図１２の現実的なモデルに示すように、電子の一部は領域Ｒ２及びＲ３にもトラップされる。

仮に、本来、領域Ｒ１に入るべき電子数の１／３程度が領域Ｒ２及びＲ３にトラップされ、これらの領域Ｒ２及びＲ３に存在する電子の１／４程度が閾値変動に寄与すると仮定する。すると、“Ａ”レベルを書き込んだ際には、領域Ｒ１に存在する電子は例えば約４２個、領域Ｒ２及びＲ３に存在する電子はそれぞれ約１４個となる。領域Ｒ１の電子数は、５０個よりも少ない４２個であるが、領域Ｒ２及びＲ３に存在する電子のうち、約７個が閾値変動に寄与する。つまり、領域Ｒ１に４２＋７＝４９個の電子が存在するのと等価な状態となるので、この状態でプログラムベリファイにパスする。

このことは“Ｂ”レベル及び“Ｃ”レベルでも同様である。図１３は、“Ｂ”レベルの場合を示している。図１３の例であると、“Ｂ”レベルの閾値は、領域Ｒ１にトラップされた例えば電子１００個前後によって実現される。すると、現実的なモデルでは、領域Ｒ１に存在する電子は約８５個であり、領域Ｒ２及びＲ３にそれぞれ約２８個の電子が存在する。そして、領域Ｒ２及びＲ３に存在する電子のうち、約１４個が閾値変動に寄与する。つまり、領域Ｒ１に８５＋１４＝９９個の電子が存在するのと等価な状態となるので、この状態でプログラムベリファイにパスする。

図１４は、“Ｃ”レベルの場合を示している。図１４の例であると、“Ｃ”レベルの閾値は、領域Ｒ１にトラップされた例えば電子１５０個前後によって実現される。すると、現実的なモデルでは、領域Ｒ１に存在する電子は約１３０個であり、領域Ｒ２及びＲ３にそれぞれ約４３個の電子が存在する。そして、領域Ｒ２及びＲ３に存在する電子のうち、約２２個が閾値変動に寄与する。つまり、領域Ｒ１に１３０＋２２＝１５２個の電子が存在するのと等価な状態となるので、この状態でプログラムベリファイにパスする。

以上のようなモデルの基、ワード線ＷＬｎとＷＬ（ｎ＋１）との間におけるセル間の干渉効果について、図１５及び図１６を用いて説明する。図１５は、現実的なモデルにおいて、ワード線ＷＬｎに“Ａ”レベルを書き込み、その後ワード線ＷＬ（ｎ＋１）に“Ｃ”レベルを書き込んだ場合の電荷分布を示す。また図１６は、ワード線ＷＬｎに“Ｃ”レベルを書き込み、その後ワード線ＷＬ（ｎ＋１）に“Ａ”レベルを書き込んだ場合の電荷分布を示す。

図１５に示すように、ワード線ＷＬｎに“Ａ”レベルを書き込んだ後、ワード線ＷＬ（ｎ＋１）に“Ｃ”レベルを書き込んだ場合、領域Ｒ３にトラップされる電子数は例えば約４３個となる。つまり、“Ａ”書き込み時に領域Ｒ３には約１４個の電子がトラップされ、引き続く“Ｃ”書き込みによって、領域Ｒ３には新たに約２９個の電子がトラップされる。

この結果、領域Ｒ２及びＲ３においてメモリセルトランジスタＭＴｎの閾値変動に寄与する電子数は約１４個となる。つまり、領域Ｒ１の電子数が４２＋１４＝５６個の場合と等価となる。これは、本来の電子数５０個よりも１割以上、多い電子数である。その結果、メモリセルトランジスタＭＴｎの閾値は、“Ａ”レベルよりも高くなる可能性があり、場合によっては“Ｂ”レベルに達するおそれもある。

反対に、ワード線ＷＬｎに“Ｃ”レベルを書き込んだ後、ワード線ＷＬ（ｎ＋１）に“Ａ”レベルを書き込んだ場合には、このような現象は生じないと考えられる。なぜなら、図１６に示すように、“Ｃ”書き込みの時点で領域Ｒ３には約４３個の電子がトラップされる。よって、ワード線ＷＬ（ｎ＋１）への“Ａ”書き込み時には、領域Ｒ３には１個も電子が入らないと考えられるからである。従って、“Ｃ”レベルに寄与する電子数は約１５２個であり、ほぼ本来の電子数と同数となる。

上記から、あるメモリセルトランジスタＭＴ（ｎ＋１）がメモリセルトランジスタＭＴの閾値に影響を与えるのは、メモリセルトランジスタＭＴ（ｎ＋１）の閾値がメモリセルトランジスタＭＴｎの閾値よりも高い場合、ということが分かる。

図１７は、“Ｅ”〜“Ｃ”レベルの閾値分布が、上記セル間干渉効果によって変動する様子を示している。図示するように、メモリセルトランジスタＭＴｎが“Ｃ”レベルが有する場合、ドレイン側で隣り合うメモリセルトランジスタＭＴ（ｎ＋１）からは影響を受けない。

これに対して“Ｂ”レベルは、メモリセルトランジスタＭＴ（ｎ＋１）が“Ｃ”レベルである場合に、閾値が上昇する。また“Ａ”レベルは、メモリセルトランジスタＭＴ（ｎ＋１）が“Ｂ”レベルまたは“Ｃ”レベルである場合に、閾値が上昇する。更に“Ｅ”レベルは、メモリセルトランジスタＭＴ（ｎ＋１）が“Ａ”レベル、“Ｂ”レベル、または“Ｃ”レベルである場合に、閾値が上昇する。

このようなセル間干渉効果によって閾値電圧が上昇していることを想定して、本実施形態では、ドレイン側で隣り合うワード線ＷＬ（ｎ＋１）に、ＶＲＥＡＤよりも大きい（小さい場合もあり得る）電圧ＶＲＥＡＤＬＡを印加する（補正読み出し）。このＶＲＥＡＤとＶＲＥＡＤＬＡとの差分の電圧により、閾値変動の影響を相殺し、誤読み出しを防止出来る。

そして図１５及び図１６で説明したように、閾値変動が生じる可能性があるのは、ドレイン側で隣り合うビットが読み出し対象ビットよりも高い閾値レベルを有する場合であるので、この場合において補正読み出しを行い、それ以外の場合は補正を行わない。

このように、本実施形態によれば、セル間干渉効果による閾値変動の程度を精度良く見積もることが可能となり、データの読み出し信頼性を向上出来る。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、隣接セルの閾値レベルが同一の場合にも、セル間干渉効果があることを想定したものである。以下では、上記第１実施形態と異なる点についてのみ説明する。

２．１ 読み出し動作の詳細について
本実施形態に係る読み出し動作につき、第１実施形態と同様に上位ビット読み出しと下位ビット読み出しとに分けて、以下説明する。

＜上位ビット読み出しについて＞
図１８は、本実施形態に係る事前読み出しと上位ビット読み出し時における、ワード線ＷＬｎ及びＷＬ（ｎ＋１）の電位変化を示すタイミングチャートである。

図示するように、本実施形態が第１実施形態で説明した図８と異なる点は、本読み出しにおける読み出し動作ＣＲにおいて、ワード線ＷＬ（ｎ＋１）に印加される電圧が、ＶＲＥＡＤＬＡ＿ＥＡ、ＶＲＥＡＤＬＡ＿Ｂ２、及びＶＲＥＡＤＬＡ＿Ｃ２の順でステップアップする点である。なお、本例における読み出し動作ＡＲでの電圧ＶＲＥＡＤＬＡ＿Ｂを、読み出し動作ＣＲ時の電圧と区別するために、電圧ＶＲＥＡＤＬＡ＿Ｂ１と表記している。この電圧は、電圧ＶＲＥＡＤと異なる値である。また、ＶＲＥＡＤＬＡ＿Ｂ１とＶＲＥＡＤＬＡ＿Ｂ２、及びＶＲＥＡＤＬＡ＿Ｃ１とＶＲＥＡＤＬＡ＿Ｃ２とは、同じ値であっても良いし、異なる値であっても良い。

上記動作の具体例を、図１９を用いて説明する。図１９は、第１実施形態で説明した図９に対応する。

図示するように、期間ＡＲ１において、ビット０が“Ｅ”レベルであり、ビット１〜３が“Ａ”レベル以上であることが確定される。また期間ＡＲ２において、ビット４が“Ｅ”レベルであり、ビット５〜７が“Ａ”レベル以上であることが確定される。更に期間ＡＲ３において、ビット８が“Ｅ”レベルであり、ビット９〜１１が“Ａ”レベル以上であることが確定される。そして期間ＡＲ４において、ビット１２が“Ｅ”レベルであり、ビット１３〜１５が“Ａ”レベル以上であることが確定される。

また、期間ＣＲ１において、ビット３及び７が“Ｃ”レベルであり、ビット１、２、５、及び６が“Ａ”レベルまたは“Ｂ”レベルであることが確定される。更に期間ＣＲ２において、ビット１１が“Ｃ”レベルであり、ビット９及び１０が“Ａ”レベルまたは“Ｂ”レベルであることが確定される。そして、期間ＣＲ３において、ビット１５が“Ｃ”レベルであり、ビット１３及び１４が“Ａ”レベルまたは“Ｂ”レベルであることが確定される。

＜下位ビット読み出しについて＞
次に、本実施形態に係る下位ビット読み出しにつき、図２０を用いて説明する。図２０は、事前読み出しと、本読み出しにおける下位ビット読み出し時におけるワード線ＷＬｎ及びＷＬ（ｎ＋１）の電位変化を示すタイミングチャートである。

図示するように、本実施形態が第１実施形態と異なる点は、本読み出しにおいて、ワード線ＷＬ（ｎ＋１）が“Ｅ”レベルである場合と“Ａ”レベルである場合と、ワード線ＷＬｎに印加する電圧を変える点にある。

すなわち、第１実施形態では、電圧ＶＲＥＡＤＬＡとして、ＶＲＥＡＤＬＡ＿ＥＡ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃが用意されていたのに対し、本実施形態では、ＶＲＥＡＤＬＡ＿Ｅ、ＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃが用意されている。

そして、各電圧が印加される期間をそれぞれ期間ＢＲ１、ＢＲ２、ＢＲ３、及びＢＲ４とすれば、センスアンプ１３は、事前読み出し結果が“Ｅ”レベルであったカラムについては、期間ＢＲ１でデータをセンス・ストローブする。また、事前読み出し結果が“Ａ”レベルであったカラムについては、期間ＢＲ２でデータをセンス・ストローブする。更に、事前読み出し結果が“Ｂ”レベルであったカラムについては、期間ＢＲ３でデータをセンス・ストローブする。そして、事前読み出し結果が“Ｃ”レベルであったカラムについては、期間ＢＲ４でデータをセンス・ストローブする。

上記動作の具体例を、図２１を用いて説明する。図２１は、第１実施形態で説明した図１０に対応する。

図示するように、期間ＢＲ１において、ビット０及び１が“Ｅ”レベルまたは“Ａ”レベルであることが確定され、ビット２及び３が“Ｂ”レベルまたは“Ｃ”レベルであることが確定される。また、期間ＢＲ２において、ビット４及び５が“Ｅ”レベルまたは“Ａ”レベルであることが確定され、ビット６及び７が“Ｂ”レベルまたは“Ｃ”レベルであることが確定される。更に、期間ＢＲ３において、ビット８及び９が“Ｅ”レベルまたは“Ａ”レベルであることが確定され、ビット１０及び１１が“Ｂ”レベルまたは“Ｃ”レベルであることが確定される。そして、期間ＢＲ４において、ビット１２及び１３が“Ｅ”レベルまたは“Ａ”レベルであることが確定され、ビット１４及び１５が“Ｂ”レベルまたは“Ｃ”レベルであることが確定される。

２．２ 本実施形態に係る効果
本実施形態によれば、第１実施形態よりも更にデータの読み出し信頼性を向上出来る。本効果につき、以下、説明する。

図２２は、第１実施形態において図１２乃至図１４を用いて説明したモデルにおいて、ワード線ＷＬｎに“Ｂ”レベルを書き込み、その後ワード線ＷＬ（ｎ＋１）に、同じく“Ｂ”レベルを書き込んだ場合の電荷分布を示している。

図１３で説明したように、ワード線ＷＬｎに“Ｂ”レベルを書き込んだ際、隣り合うワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）との間の領域Ｒ２及びＲ３には、それぞれ例えば２８個の電子がトラップされる。

次に、ワード線ＷＬ（ｎ＋１）に同じ“Ｂ”レベルを書き込む際、領域Ｒ３には既に約２８個の電子が存在するので、領域Ｒ３には１個も電子が入らない、というモデルが第１実施形態である。しかし、領域Ｒ３に電子が全く入らない、と考えるよりは、多少は電子が入る、と考えた方が、より現実的に近い場合があり得る。図２２はこのような間が方に基づき、既に約２８個の電子が存在する領域Ｒ３に、新たに２０個前後の電子がトラップされた場合を示している。この場合、領域Ｒ１の電子数は等価的に１０６個となる。つまり、“Ｂ”レベルの閾値電圧は、場合によっては“Ｃ”レベルまで上昇する可能性がある。

図２３は、“Ｅ”〜“Ｃ”レベルの閾値分布が、上記セル間干渉効果によって変動する様子を示している。図示するように、メモリセルトランジスタＭＴｎが“Ｃ”レベルが有する場合、ドレイン側で隣り合うメモリセルトランジスタＭＴ（ｎ＋１）が“Ｃ”レベルである場合に、閾値が上昇する。また“Ｂ”レベルは、メモリセルトランジスタＭＴ（ｎ＋１）が“Ｂ”レベルまたは“Ｃ”レベルである場合に、閾値が上昇する。また“Ａ”レベル及び“Ｂ”レベルは、メモリセルトランジスタＭＴ（ｎ＋１）が“Ａ”レベル、“Ｂ”レベル、または“Ｃ”レベルである場合に、閾値が上昇する。

そこで本実施形態では、ドレイン側で隣り合うビットが読み出し対象ビットと同じ閾値レベルの場合においても、補正読み出しを行う。例えば図２０の期間ＢＲ１では、ワード線ＷＬ（ｎ＋１）に、ＶＲＥＡＤと異なるＶＲＥＡＤＬＡ＿Ｅを印加することで、補正読み出しが行われる。

本実施形態によっても、セル間干渉効果による閾値変動の程度を精度良く見積もることが可能となり、データの読み出し信頼性を向上出来る。

３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１及び第２実施形態において、電圧ＶＲＥＡＤＬＡに、レイヤ依存性を持たせたものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。

３．１ 電圧ＶＲＥＡＤＬＡのレイヤ依存性について
図２４及び図２５は、メモリセルの位置（深さ）に対する、電圧ＶＲＥＡＤＬＡの変化を示すグラフである。図２４及び図２５では、電圧ＶＲＥＡＤＬＡとしてＶＲＥＡＤＬＡ＿Ｅ、ＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃを示しているが、第１実施形態で説明したＶＲＥＡＤＬＡ＿ＥＡやＶＲＥＡＤＬＡ＿Ｃ１等、その他の電圧ＶＲＥＡＤＬＡでも同様である。

図示するように、本実施形態に係るＶＲＥＡＤＬＡは、レイヤ依存性を有する。図２４及び図２５の例では、下層のメモリセルトランジスタＭＴに印加されるＶＲＥＡＤＬＡほど、その電圧値が大きくされる。例えば図３の例であると、最下層のワード線ＷＬ０に印加されるＶＲＥＡＤＬＡが最も大きく、最上層のワード線ＷＬ７に印加されるＶＲＥＡＤＬＡが最も小さくされる。

電圧ＶＲＥＡＤＬＡの値は、図２４に示すように連続的に変化しても良い（ワード線１本毎にＶＲＥＡＤＬＡの値が変化する）。あるいは図２５に示すように、一定のゾーン単位で変化しても良い（例えばワード線ＷＬ０〜ＷＬ１に印加されるＶＲＥＡＤＬＡは同一の値であり、ワード線ＷＬ２〜ＷＬ５に印加されるＶＲＥＡＤＬＡは同一の値であり、ワード線ＷＬ６〜ＷＬ７に印加されるＶＲＥＡＤＬＡは同一の値とされても良い）。

３．２ 補正テーブルについて
図２６は、例えばレジスタ１７等に保持される補正テーブルの概念図である。本実施形態に係るＮＡＮＤ型フラッシュメモリ１０は、図２４及び図２５で説明したように電圧ＶＲＥＡＤＬＡを制御するため、図２６に示す補正テーブルを保持する。図２６は一例として、図２５に対応する補正テーブルを示している。

補正テーブルは、電圧ＶＲＥＡＤＬＡの補正値を保持する。例えば図２６の例であると、電圧ＶＲＥＡＤＬＡ＿Ａにつき、上層用の補正値ΔＶＥ＿upper、中間層用の補正値ΔＶＥ＿mid、及び下層用の補正値ΔＶＥ＿lowを保持する。そして、図１では図示を省略した電圧発生回路は、シーケンサ１６の命令に従って、電圧ＶＲＥＡＤに補正値を加えることで、各層に印加すべき電圧ＶＲＥＡＤＬＡ＿Ｅを発生する。すなわち、上層のワード線ＷＬに電圧ＶＲＥＡＤＬＡ＿Ｅが印加される際には、電圧発生回路はＶＲＥＡＤ＋ΔＶＥ＿upperを、ＶＲＥＡＤＬＡ＿Ｅとして生成する。また、中間層のワード線ＷＬに電圧ＶＲＥＡＤＬＡ＿Ｅが印加される際には、電圧発生回路はＶＲＥＡＤ＋ΔＶＥ＿midを、ＶＲＥＡＤＬＡ＿Ｅとして生成する。更に、下層のワード線ＷＬに電圧ＶＲＥＡＤＬＡ＿Ｅが印加される際には、電圧発生回路はＶＲＥＡＤ＋ΔＶＥ＿lowを、ＶＲＥＡＤＬＡ＿Ｅとして生成する。その他の電圧ＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃについても同様である。

なお、上記では下層ほどセル間干渉効果が大きい場合を例に挙げて説明したが、上層ほどセル間干渉効果が大きい場合であっても良い。この場合、図２７に示すように、上層ほどＶＲＥＡＤＬＡを大きくすれば良い。

３．３ 本実施形態に係る効果
本実施形態に係る構成であると、第１及び第２実施形態よりも更にデータの読み出し信頼性を向上出来る。本効果につき、以下、説明する。

図３に示すメモリセルアレイ１１は、例えば次のような方法によって形成される。すなわち、まず半導体基板上に導電層２７、２３、及び２５が、図示せぬ絶縁膜を介して順次形成される。次に、これらの導電層２５、２３、２７、及び絶縁膜を貫通するようにして、メモリホール２６が形成される。そして、メモリホール２６の内部に、絶縁膜２８、２９、及び３０が形成され、更にメモリホール２６内を埋め込むようにして導電層３１が形成される。

図３のようにメモリセルトランジスタＭＴが三次元に積層された構造であると、導電層２３のレイヤ数を増やすほど、集積度を向上出来る。しかし、レイヤ数が増えるほど、メモリホール２６の形成が困難となる。具体的には、メモリホールの上端ほどその直径が大きくなり、下端ほど小さくなる。この様子を図２８に示す。すなわち図２８に示すように、メモリホール３０がテーパー形状を有するようになる。言い換えれば、メモリセルトランジスタＭＴのサイズが、レイヤによって異なるようになる。その結果、セル間干渉効果もまた、レイヤによって異なる可能性がある。

そこで本実施形態では、セル間干渉効果のレイヤ依存性に合わせて、電圧ＶＲＥＡＤＬＡにもレイヤ依存性を持たせている。図２４及び図２５の例では、下層ほどセル間干渉効果が大きい場合を仮定しており、下層ほどＶＲＥＡＤＬＡの値を大きくしている。従って、効果的にセル間干渉効果を抑制出来る。

また、メモリホール２６は一度のエッチングで形成される場合に限らず、複数回のエッチングで形成されても良い。これは、レイヤ数が大きくなった場合に、上層と下層のメモリセルのサイズ差を緩和するためである。このような例を図２９に示す。図２９は、３回のエッチングによりメモリホール２６を形成する例である。図示するように、ＮＡＮＤストリングの３つの領域Ｒ１〜Ｒ３に、それぞれテーパー形状を有するメモリホール２６−１〜２６−３が形成される。

このような場合の電圧ＶＲＥＡＤＬＡは、例えば図３０のように設定出来る。つまり、ＶＲＥＡＤＬＡを単純にレイヤに依存させるのではなく、メモリホール２６の直径、換言すればメモリセルトランジスタＭＴのサイズに依存させても良い。ＶＲＥＡＤＬＡを印加すべきワード線ＷＬがいずれのレイヤに位置するかは、コントローラから受信するアドレスによってシーケンサ１６が認識出来る。つまり、アドレスとＶＲＥＡＤＬＡとが関連付けられている、ということも出来る。

なお、図２６に示す補正値は、ＶＲＥＡＤＬＡの種類毎に異なっていても良いし、レイヤ毎に異なっていても良い。あるいは、補正テーブルは、補正値では無く、ＶＲＥＡＤＬＡの値そのものを示す情報を有していても良い。

また、電圧ＶＲＥＡＤＬＡのレイヤ依存性は、図３１乃至図３４のようであっても良い。すなわち、メモリホール２６の直径は、上層よりも中間層において最も大きくなる場合がある。この場合のＶＲＥＡＤＬＡの値としては、中間層に印加する値が最大値を取るように設定されても良い。

４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態において、“Ｅ”レベルを確定させる読み出しの際に、ソース側で隣接するワード線ＷＬ（ｎ−１）からのセル間干渉効果を考慮したものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。

４．１ 読み出し動作の詳細について
本実施形態に係る読み出し動作につき、図３５を用いて説明する。図３５は、本実施形態に係る事前読み出しと、本読み出し時の読み出し動作ＡＲにおける、ワード線ＷＬｎ、ＷＬ（ｎ＋１）、及びＷＬ（ｎ−１）の電位変化を示すタイミングチャートである。

図示するように、本実施形態が第１及び第２実施形態で説明した図８及び図１８と異なる点は、下記の点である。すなわち、
（１）事前読み出しにおいて、ワード線ＷＬ（ｎ＋１）だけでなく、ワード線ＷＬ（ｎ−１）に保持されるデータも読み出される。

（２）本読み出しにおける読み出し動作ＡＲにおいて、ワード線ＷＬ（ｎ＋１）だけでなく、ワード線ＷＬ（ｎ−１）にも順次電圧ＶＲＥＡＤＬＡ＿Ｅ、ＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃが印加される。

以下、詳細に説明する。
図３５に示すように、シーケンサ１６は、まず事前読み出しを行う（時刻ｔ０〜ｔ２）。事前読み出しにおいてロウデコーダ１２は、ワード線ＷＬ（ｎ−１）を選択して、ＷＬ（ｎ−１）に、電圧ＶＣＧＲＶ＿Ａ、ＶＣＧＲＶ＿Ｂ、及びＶＣＧＲＶ＿Ｃを順次印加する。この際、非選択ワード線ＷＬには電圧ＶＲＥＡＤが印加される。引き続きロウデコーダ１２は、ワード線ＷＬ（ｎ＋１）を選択して、ＷＬ（ｎ＋１）に、電圧ＶＣＧＲＶ＿Ａ、ＶＣＧＲＶ＿Ｂ、及びＶＣＧＲＶ＿Ｃを順次印加する。

以上の読み出し動作により、選択フィンガーＦＮＧにおいてワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）に接続された全メモリセルトランジスタＭＴのデータが確定し、例えばセンスアンプ１３またはシーケンサ１６に保持される。

なお、ワード線ＷＬ（ｎ＋１）とＷＬ（ｎ−１）が選択される順序は逆であっても良い。

次にシーケンサ１６は、本読み出し（上位ビット読み出し）を行う。図３５の例では、まず“Ｅ”レベルを保持するビットを特定する読み出し（読み出し動作ＡＲ）が行われる。

読み出し動作ＡＲにおいて、ロウデコーダ１２は、まず選択ワード線ＷＬｎに電圧ＶＣＧＲＶ＿Ａ（例えばＶＡ）を印加し、非選択ワード線ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＬＡ＿Ｅを印加した状態で、非選択ワード線ＷＬ（ｎ＋１）に、電圧ＶＲＥＡＤＬＡ＿Ｅ、ＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃを順次印加する（それぞれの期間を、期間ＡＲ１、ＡＲ２、ＡＲ３、及びＡＲ４と呼び、これらの期間をまとめて期間ＡＲ＿Ｅと呼ぶ）。

期間ＡＲ＿Ｅでは、ワード線ＷＬ（ｎ−１）が“Ｅ”レベルであったビットについての読み出しが行われる。つまり、期間ＡＲ１では、ソース側及びドレイン側で隣接する両方のビットが“Ｅ”レベルであったビットについての読み出しが行われる。また期間ＡＲ２では、ソース側で隣接するビットが“Ｅ”レベルで、ドレイン側で隣接するビットが“Ａ”レベルであるビットについての読み出しが行われる。更に期間ＡＲ３では、ソース側で隣接するビットが“Ｅ”レベルで、ドレイン側で隣接するビットが“Ｂ”レベルであるビットについての読み出しが行われる。そして期間ＡＲ４では、ソース側で隣接するビットが“Ｅ”レベルで、ドレイン側で隣接するビットが“Ｃ”レベルであるビットについての読み出しが行われる。

引き続き、読み出し動作ＡＲにおいてロウデコーダ１２は、選択ワード線ＷＬｎの電圧はそのままに維持しつつ、非選択ワード線ＷＬ（ｎ−１）の電圧をＶＲＥＡＤＬＡ＿Ａにステップアップさせた状態で、非選択ワード線ＷＬ（ｎ＋１）に、電圧ＶＲＥＡＤＬＡ＿Ｅ、ＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃを順次印加する（それぞれの期間を、期間ＡＲ５、ＡＲ６、ＡＲ７、及びＡＲ８と呼び、これらの期間をまとめて期間ＡＲ＿Ａと呼ぶ）。

期間ＡＲ＿Ａでは、ワード線ＷＬ（ｎ−１）が“Ａ”レベルであったビットについての読み出しが行われる。つまり、期間ＡＲ５では、ソース側で隣接するビットが“Ａ”レベルで、ドレイン側で隣接するビットが“Ｅ”レベルであるビットについての読み出しが行われる。また期間ＡＲ６では、ソース側及びドレイン側で隣接する両方のビットが“Ａ”レベルであったビットについての読み出しが行われる。また期間ＡＲ７では、ソース側で隣接するビットが“Ａ”レベルで、ドレイン側で隣接するビットが“Ｂ”レベルであるビットについての読み出しが行われる。そして期間ＡＲ８では、ソース側で隣接するビットが“Ａ”レベルで、ドレイン側で隣接するビットが“Ｃ”レベルであるビットについての読み出しが行われる。

引き続き、読み出し動作ＡＲにおいてロウデコーダ１２は、選択ワード線ＷＬｎの電圧はそのままに維持しつつ、非選択ワード線ＷＬ（ｎ−１）の電圧をＶＲＥＡＤＬＡ＿Ｂにステップアップさせた状態で、非選択ワード線ＷＬ（ｎ＋１）に、電圧ＶＲＥＡＤＬＡ＿Ｅ、ＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃを順次印加する（それぞれの期間を、期間ＡＲ９、ＡＲ１０、ＡＲ１１、及びＡＲ１２と呼び、これらの期間をまとめて期間ＡＲ＿Ｂと呼ぶ）。

期間ＡＲ＿Ｂでは、ワード線ＷＬ（ｎ−１）が“Ｂ”レベルであったビットについての読み出しが行われる。つまり、期間ＡＲ９では、ソース側で隣接するビットが“Ｂ”レベルで、ドレイン側で隣接するビットが“Ｅ”レベルであるビットについての読み出しが行われる。また期間ＡＲ１０では、ソース側で隣接するビットが“Ｂ”レベルで、ドレイン側で隣接するビットが“Ａ”レベルであるビットについての読み出しが行われる。また期間ＡＲ１１では、ソース側及びドレイン側で隣接する両方のビットが“Ｂ”レベルであったビットについての読み出しが行われる。そして期間ＡＲ１２では、ソース側で隣接するビットが“Ｂ”レベルで、ドレイン側で隣接するビットが“Ｃ”レベルであるビットについての読み出しが行われる。

引き続き、読み出し動作ＡＲにおいてロウデコーダ１２は、選択ワード線ＷＬｎの電圧はそのままに維持しつつ、非選択ワード線ＷＬ（ｎ−１）の電圧をＶＲＥＡＤＬＡ＿Ｃにステップアップさせた状態で、非選択ワード線ＷＬ（ｎ＋１）に、電圧ＶＲＥＡＤＬＡ＿Ｅ、ＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃを順次印加する（それぞれの期間を、期間ＡＲ１３、ＡＲ１４、ＡＲ１５、及びＡＲ１６と呼び、これらの期間をまとめて期間ＡＲ＿Ｃと呼ぶ）。

期間ＡＲ＿Ｃでは、ワード線ＷＬ（ｎ−１）が“Ｃ”レベルであったビットについての読み出しが行われる。つまり、期間ＡＲ１３では、ソース側で隣接するビットが“Ｃ”レベルで、ドレイン側で隣接するビットが“Ｅ”レベルであるビットについての読み出しが行われる。また期間ＡＲ１４では、ソース側で隣接するビットが“Ｃ”レベルで、ドレイン側で隣接するビットが“Ａ”レベルであるビットについての読み出しが行われる。また期間ＡＲ１５では、ソース側で隣接するビットが“Ｃ”レベルで、ドレイン側で隣接するビットが“Ｂ”レベルであるビットについての読み出しが行われる。また期間ＡＲ１６では、ソース側及びドレイン側で隣接する両方のビットが“Ｃ”レベルであったビットについての読み出しが行われる。

以上により、読み出し対象とされたページにおいて、“Ｅ”レベルを有するビットが特定される。

次にシーケンサ１６は、“Ｃ”レベルを保持するビットを特定する（読み出し動作ＣＲ）。すなわち、シーケンサ１６の命令に従ってロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ｃを印加し、ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）にＶＲＥＡＤを印加する。

そしてセンスアンプ１３は、事前読み出し結果に関わらず、ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）にＶＲＥＡＤが印加された状態で、全カラムについてデータをセンス・ストローブする。

なお本例では、読み出し動作ＣＲではセル間干渉効果の補正を行わない場合（ＷＬ（ｎ＋１）にＶＲＥＡＤを印加する場合）を示しているが、第１実施形態と同様に、ワード線ＷＬ（ｎ＋１）に対して図８及び図１８で説明したような電圧ＶＲＥＡＤＬＡを印加しても良い。また図３５の例では、前述のようにＶＲＥＡＤがＶＲＥＡＤＬＡ＿Ｅより高く、ＶＲＥＡＤＬＡ＿Ａより低い場合を示しているが、例えばＶＲＥＡＤ＝ＶＲＥＡＤＬＡ＿Ｃであっても良いし、ＶＲＥＡＤ＜ＶＲＥＡＤＬＡ＿ＣやＶＲＥＡＤ＞ＶＲＥＡＤＬＡ＿Ｃの関係があっても良い。

下位ビット読み出しは、第１または第２実施形態で説明した読み出し動作ＢＲと同様である。

上記動作の具体例を、図３６を用いて説明する。図３６は、読み出し動作ＡＲにおける、ワード線ＷＬ（ｎ−１）、ＷＬｎ、及びＷＬ（ｎ＋１）に対応するページデータと、センスアンプ１３内のラッチ回路で確定されるデータとを示す模式図である。図３６では説明の簡単化のために、１９個のメモリセルトランジスタで１ページが構成されている場合を仮定する。また、各ビット線ＢＬ０〜ＢＬ１８に接続されたメモリセルトランジスタＭＴまたはメモリセルトランジスタＭＴの保持するデータを、ビット０〜ビット１８と呼ぶ。そして読み出し対象となるページデータが “ＥＥＥＥＥＥＥＥＥＥＥＥＥＥＥＥＡＢＣ”であったとする。

図示するように、事前読み出しを行った結果、ワード線ＷＬ（ｎ−１）に対応するページデータは、“ＥＥＥＥＡＡＡＡＢＢＢＢＣＣＣＣ＊＊＊”である。図３６における記号“＊”は、“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのいずれでも良いことを示す。またワード線ＷＬ（ｎ＋１）に対応するページデータは、“ＥＡＢＣＥＡＢＣＥＡＢＣＥＡＢＣ＊＊＊”である。シーケンサ１６は、まず“Ｅ”レベルを保持するビットを特定する（読み出し動作ＡＲ）。

シーケンサ１６の命令に従ってロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ａを印加し、ＷＬ（ｎ＋１）にＶＲＥＡＤＬＡ＿Ｅを印加する（期間ＡＲ１）。この期間ＡＲ１においてセンスアンプ１３は、ソース側及びドレイン側の隣接ビットが“Ｅ”レベルであるビット、すなわちビット線ＢＬ０に読み出されたデータをセンスし、ストローブする。この結果、本例ではビット０＝“Ｅ”が確定し、このデータがセンスアンプ１３のラッチ回路に格納される。その他のビット１〜１５は、データのセンス・ストローブ対象とはならない。

引き続きロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ａを印加し、非選択ワード線ＷＬ（ｎ−１）にＶＲＥＡＤＬＡ＿Ｅを印加しつつ、ＷＬ（ｎ＋１）への印加電圧をＶＲＥＡＤＬＡ＿Ａにステップアップする（期間ＡＲ２）。この期間ＡＲ２においてセンスアンプ１３は、ソース側の隣接ビットが“Ｅ”レベルであり、且つドレイン側の隣接ビットが“Ａ”レベルであるビット、すなわちビット線ＢＬ１に読み出されたデータをセンスし、ストローブする。この結果、本例ではビット１＝“Ｅ”が確定し、このデータがセンスアンプ１３のラッチ回路に格納される。

その後、同様にしてワード線ＷＬ（ｎ＋１）の電圧がステップアップされることで、ビット２及び３のデータ＝“Ｅ”が確定する。

ワード線ＷＬ（ｎ−１）が“Ｅ”レベルであるカラムのデータが全て確定すると、ロウデコーダ１２は、選択ワード線ＷＬｎの電圧をＶＣＧＲＶ＿Ａに維持しつつ、ワード線ＷＬ（ｎ−１）の電圧をＶＲＥＡＤＬＡ＿Ａにステップアップし、且つＷＬ（ｎ＋１）にＶＲＥＡＤＬＡ＿Ｅを印加する（期間ＡＲ５）。この期間ＡＲ５においてセンスアンプ１３は、ソース側の隣接ビットが“Ａ”レベルであり、且つドレイン側の隣接ビットが“Ｅ”レベルであるビット、すなわちビット線ＢＬ４に読み出されたデータをセンスし、ストローブする。この結果、本例ではビット４＝“Ｅ”が確定し、このデータがセンスアンプ１３のラッチ回路に格納される。

引き続きロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ａを印加し、非選択ワード線ＷＬ（ｎ−１）にＶＲＥＡＤＬＡ＿Ａを印加しつつ、ＷＬ（ｎ＋１）への印加電圧をＶＲＥＡＤＬＡ＿Ａにステップアップする（期間ＡＲ６）。この期間ＡＲ６においてセンスアンプ１３は、ソース側及びドレイン側の隣接ビットが“Ａ”レベルであるビット、すなわちビット線ＢＬ５に読み出されたデータをセンスし、ストローブする。この結果、本例ではビット５＝“Ｅ”が確定し、このデータがセンスアンプ１３のラッチ回路に格納される。その他のビット１〜１５は、データのセンス・ストローブ対象とはならない。

その後、同様にしてワード線ＷＬ（ｎ＋１）の電圧がステップアップされることで、ビット６及び７のデータ＝“Ｅ”が確定する。

以降は同様にして、ワード線ＷＬ（ｎ−１）の電圧がＶＲＥＡＤＬＡ＿Ｂにステップアップされた期間ＡＲ＿Ｂ（ＡＲ９〜ＡＲ１２）において、ソース線側の隣接ビットが“Ｂ”レベルであるビット８〜１１のデータが確定される。また、ワード線ＷＬ（ｎ−１）の電圧がＶＲＥＡＤＬＡ＿Ｃにステップアップされた期間ＡＲ＿Ｃ（ＡＲ１３〜ＡＲ１６）において、ソース線側の隣接ビットが“Ｃ”レベルであるビット１２〜１５のデータが確定される。

上記期間ＡＲ＿Ｅ、ＡＲ＿Ａ、ＡＲ＿Ｂ、及びＡＲ＿Ｃにおいて、ビット線ＢＬ１６〜ＢＬ１８にはセル電流は流れない。これにより、ビット１６〜１８が“Ａ”レベル以上であることが確定する。ビット１６〜１８は、ソース側及びドレイン側の隣接ビットに応じて、期間ＡＲ１〜ＡＲ１６のいずれかで、“Ａ”レベル以上が確定される。例えば、ビット１６において、ＷＬ（ｎ−１）のデータが“Ｅ”レベルであり、ＷＬ（ｎ＋１）のデータが“Ｅ”レベルであれば、ビット１６は期間ＡＲ１で確定される。また、ビット１６において、ＷＬ（ｎ−１）のデータが“Ａ”レベルであり、ＷＬ（ｎ＋１）のデータが“Ｅ”レベルであれば、ビット１６は期間ＡＲ４で確定される。ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）のデータのその他の組み合わせの場合も同様であり、またビット１７及び１８についても同様である。

次にシーケンサ１６は、“Ｃ”レベルを保持するビットを特定する（読み出し動作ＣＲ）。すなわちシーケンサ１６の命令に従ってロウデコーダ１２は、選択ワード線ＷＬｎにＶＣＧＲＶ＿Ｃを印加し、ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）にＶＲＥＡＤを印加する。すると、ビット線ＢＬ１６及びＢＬ１７にはセル電流が流れ、ビット線ＢＬ１８にはセル電流は流れない。よって、ビット１８は“Ｃ”レベルであり、ビット１６及び１７は“Ａ”レベルと“Ｂ”レベルのいずれかであることが確定する。 ４．２ 本実施形態に係る効果
本実施形態に係る構成であると、データの読み出し信頼性を更に向上出来る。本効果につき、以下、詳細に説明する。

図３７は、データの書き込み時におけるワード線ＷＬ（ｎ−１）、ＷＬｎ、及びＷＬ（ｎ＋１）の閾値分布の変化を示している。

図示するように、書き込み前のワード線ＷＬ（ｎ−１）、ＷＬｎ、及びＷＬ（ｎ＋１）の閾値レベルは、全て“Ｅ”レベルである。

一般的にＮＡＮＤ型フラッシュメモリの場合、データはソース側から順番に書き込まれる。従って、まずワード線ＷＬ（ｎ−１）にデータが書き込まれる。すると、メモリセルの閾値を消去レベル（“Ｅ”レベル）に留めておく場合を除いては、セル間干渉効果によって、隣接するワード線ＷＬｎの閾値レベルが上昇する（図３７において斜線で示した領域）。上昇する程度は、ワード線ＷＬ（ｎ−１）に書き込まれるデータに依存し、“Ａ”レベルに書き込まれる場合の影響が最も小さく、“Ｃ”レベルに書き込まれる場合が最も大きい。

次に、ワード線ＷＬｎにデータが書き込まれる。すると、セル間干渉効果によって、隣接するワード線ＷＬ（ｎ＋１）及びＷＬ（ｎ−１）の閾値レベルが上昇する。

引き続き、ワード線ＷＬ（ｎ＋１）にデータが書き込まれる。すると、セル間干渉効果によって、隣接するワード線ＷＬｎ及び図示せぬＷＬ（ｎ＋２）の閾値レベルが上昇する。

以上のように、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルは、ドレイン側で隣り合うワード線の書き込み時にのみセル間干渉効果を受けるのに対し、“Ｅ”レベルは、ドレイン側だけでなく、ソース側で隣り合うワード線の書き込み時にもセル間干渉効果を受ける。そして、いずれのセル間干渉効果の程度も、隣り合うワード線への書き込みレベルに依存する。

つまり、図３７のワード線ＷＬｎ書き込み時におけるワード線ＷＬｎの閾値分布に示すように、“Ａ”レベル、“Ｂ”レベル、または“Ｃ”レベルのいずれかへデータを書き込んだ段階では、セル間干渉効果による閾値分布の拡がりは生じない。しかし、その後のワード線ＷＬ（ｎ＋１）への書き込み時におけるセル間干渉効果によって、“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布が拡大する（図３７のＷＬ（ｎ＋１）書き込み時のワード線ＷＬｎの閾値分布参照）。この閾値分布の拡がりのうち、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布の拡がりは、ワード線ＷＬ（ｎ＋１）による影響であるので、ｍ上記第１及び第２実施形態で説明したように、ワード線ＷＬ（ｎ＋１）のデータを用いた補正読み出しを行うことで、相殺することが出来る。

しかし、“Ｅ”レベルの閾値分布の拡がりは、ワード線ＷＬ（ｎ＋１）書き込みだけでなく、ワード線ＷＬ（ｎ−１）書き込みからも影響を受けている。従って、ワード線ＷＬ（ｎ＋１）のデータを用いた補正読み出しでは、閾値の拡がりを十分に相殺することが困難である可能性がある。

また、“Ｅ”レベルのメモリセルトランジスタＭＴは、読み出し時にもディスターブを受ける。読み出し時には、非選択ワード線ＷＬには電圧ＶＲＥＡＤが印加される。この電圧ＶＲＥＡＤは比較的高い電圧であり、非選択メモリセルトランジスタＭＴに対してストレスを与える。そして、ストレスの程度は、閾値の最も低い“Ｅ”レベルのメモリセルトランジスタＭＴが最も大きい。そして、このストレスの結果、“Ｅ”レベルのメモリセルトランジスタＭＴは、閾値の高い“Ｃ”レベルのメモリセルトランジスタＭＴ等に比べて、電子が注入されやすい。このように、消去状態のメモリセルトランジスタＭＴは、書き込み時と読み出し時の両方において、閾値分布が上昇し易い傾向がある。

そこで本実施形態では、“Ｅ”レベルを有するビットを特定する際（読み出し動作ＡＲ）、ワード線ＷＬ（ｎ＋１）だけでなく、ＷＬ（ｎ−１）の影響も考慮して、ワード線ＷＬｎに対する読み出し動作を行う。すなわち、事前読み出しにおいて、ワード線ＷＬ（ｎ−１）からもデータを予め読み出す。そして、ワード線ＷＬｎからデータを読み出す際には、ワード線ＷＬ（ｎ＋１）だけでなく、ＷＬ（ｎ−１）にも、適切な電圧ＶＲＥＡＤＬＡを印加する。これにより、ワード線ＷＬ（ｎ−１）とのセル間干渉効果を相殺し、“Ｅ”レベルの読み出し精度を向上出来る。

なお、図３５及び図３６の例では、ワード線ＷＬ（ｎ＋１）及びＷＬ（ｎ−１）の取り得る閾値の全ての組み合わせを考慮している。しかしながら、必ずしも全ての組み合わせを考慮しなくても良い。

図３８は、そのような例を示している。図３８は、本実施形態の変形例に係る事前読み出しと、本読み出し時の上位ビット読み出し時における、ワード線ＷＬｎ、ＷＬ（ｎ＋１）、及びＷＬ（ｎ−１）の電位変化を示すタイミングチャートであり、上記説明した図３５に対応する。

図３８に示すように、本例であると、ワード線ＷＬ（ｎ−１）に対する事前読み出しでは、読み出し電圧として、ＶＣＧＲＶ＿Ｂのみが用いられる。すなわち、ワード線ＷＬ（ｎ−１）に関しては、“Ａ”レベル以下であるか、それとも“Ｂ”レベル以上であるか、のみの情報が得られる。

引き続き、ワード線ＷＬ（ｎ＋１）に対する事前読み出しが行われる。この際も、読み出し電圧として、ＶＣＧＲＶ＿Ｂのみが用いられる。よって、ワード線ＷＬ（ｎ＋１）に関しても、“Ａ”レベル以下であるか、それとも“Ｂ”レベル以上であるか、のみの情報が得られる。

そして、本読み出しが行われる。図３８の例では、まず“Ｅ”または“Ａ”レベルを保持するビットを特定する読み出し（読み出し動作ＡＲ＿ＥＡ）が行われる。

読み出し動作ＡＲ＿ＥＡにおいて、ロウデコーダ１２は、まず選択ワード線ＷＬｎに電圧ＶＣＧＲＶ＿Ａを印加し、非選択ワード線ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＬＡ＿ＥＡを印加した状態で、非選択ワード線ＷＬ（ｎ＋１）に、電圧ＶＲＥＡＤＬＡ＿ＥＡ及びＶＲＥＡＤＬＡ＿ＢＣを順次印加する（それぞれの期間を、期間ＡＲ１及びＡＲ２と呼ぶ）。

期間ＡＲ１では、ソース側及びドレイン側で隣接する両方のビットが“Ｅ”または“Ａ”レベルであったビットについての読み出しが行われる。また期間ＡＲ２では、ソース側で隣接するビットが“Ｅ”または“Ａ”レベルで、ドレイン側で隣接するビットが“Ｂ”または“Ｃ”レベルであるビットについての読み出しが行われる。

引き続き、“Ｂ”または“Ｃ”レベルを保持するビットを特定する読み出し（読み出し動作ＡＲ＿ＢＣ）が行われる。

読み出し動作ＡＲ＿ＢＣにおいて、ロウデコーダ１２は、選択ワード線ＷＬｎの電圧をＶＣＧＲＶ＿Ａに維持しつつ、非選択ワード線ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＬＡ＿ＢＣを印加し、非選択ワード線ＷＬ（ｎ＋１）に、電圧ＶＲＥＡＤＬＡ＿ＥＡ及びＶＲＥＡＤＬＡ＿ＢＣを順次印加する（それぞれの期間を、期間ＡＲ３及びＡＲ４と呼ぶ）。

期間ＡＲ３では、ソース側で隣接するビットが“Ｂ”または“Ｃ”レベルで、ドレイン側で隣接するビットが“Ｅ”または“Ａ”レベルであるビットについての読み出しが行われる。また期間ＡＲ４では、ソース側及びドレイン側で隣接する両方のビットが“Ｂ”または“Ｃ”レベルであったビットについての読み出しが行われる。

次にシーケンサ１６は、“Ｃ”レベルを保持するビットを特定する（読み出し動作ＣＲ）。読み出し動作ＣＲは、図３５の例と同様であるので説明は省略する。なお、図３８では、ＶＲＥＡＤがＶＲＥＡＤＬＡ＿ＥＡより高く、ＶＲＥＡＤＬＡ＿ＢＣより低い場合を例に示しているが、例えばＶＲＥＡＤＬＡ＿ＥＡと同じ値であっても良いし、あるいはＶＲＥＡＤＬＡ＿ＢＣと同じ値であっても良い。

上記の具体例を図３９に示す。図３９は、上記実施形態で説明した図３６に対応するものである。図示するように、ソース側及びドレイン側で隣接するビットが“Ｅ”または“Ａ”レベルであるビット０、１、４、及び５のデータは、期間ＡＲ１で確定される。またソース側で隣り合うビットが“Ｅ”または“Ａ”レベルであり、ドレイン側で隣り合うビットが“Ｂ”または“Ｃ”であるビット２、３、６、及び７のデータは、期間ＡＲ２で確定される。以下、同様である。ビット１６〜１８も同様である。例えばビット１６において、ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）のデータが“Ｅ”レベルまたは“Ａ”レベルの場合には、期間ＡＲ１において、ビット１６が“Ａ”レベル以上であることが確定する。また、ワード線ＷＬ（ｎ−１）のデータが“Ｅ”レベルまたは“Ａ”レベルであり、ＷＬ（ｎ＋１）のデータが“Ｂ”レベルまたは“Ｃ”レベルである場合には、期間ＡＲ２において、ビット１６が“Ａ”レベル以上であることが確定する。

以上の方法によって“Ｅ”レベルを有するビットを特定しても良い。本例は、隣り合うビットが“Ｅ”レベルの際に受けるセル間干渉効果と、“Ａ”レベルの際に受けるセル間干渉効果とが、ほぼ等しく、また隣り合うビットが“Ｂ”レベルの際に受けるセル間干渉効果と、“Ｃ”レベルの際に受けるセル間干渉効果とが、ほぼ等しいと考えたものである。そして、この考え方に基づき、隣り合うビットが“Ｅ”レベル及び“Ａ”レベルの際のセル間干渉効果の補正量を等しくし、隣り合うビットが“Ｂ”レベル及び“Ｃ”レベルの際のセル間干渉効果の補正量を等しくしている。これにより、“Ｅ”レベルを確定させるための動作ＡＲにおけるセンス・ストローブ動作回数を、図３５及び３２の場合の１／４にすることが出来、データの読み出し速度を向上出来る。

この考え方は、本読み出しに適用しても良い。すなわち、本読み出しでも、隣り合うビットが“Ｅ”レベルの場合と“Ａ”レベルの場合で補正の程度を等しくし、“Ｂ”レベルの場合と“Ｃ”レベルの場合で補正の程度を等しくしても良い。この場合、図３８で説明したワード線ＷＬ（ｎ＋１）の事前読み出しは、ワード線ＷＬ（ｎ−１）に行ったものと同様となる（電圧ＶＣＧＲＶ＿Ｂのみを用いて行われる）。

なお、図３８及び図３９では、隣り合うビットが“Ａ”レベル以下であるか“Ｂ”レベル以上であるかを基準にして、セル間干渉効果の補正量を変えている。しかし、どこを基準にするかは任意である。例えば、隣り合うビットが“Ｃ”レベルである場合に、セル間干渉効果は最も大きくなる。従って、“Ｂ”レベル以下であるか“Ｃ”レベルであるかを基準に補正量を変えても良いし、あるいは“Ｅ”レベルであるか“Ａ”レベル以上であるかを基準にしても良い。本読み出しの場合も同様である。

５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第４実施形態において、データの書き込み、読み出し、及び消去時等の後にビット線の電圧を効率的に放電するための構成に関する。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。

５．１ メモリセルアレイの構成について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１０のメモリセルアレイ１１の構成について、まず図４０を用いて説明する。図４０は、本実施形態に係るＮＡＮＤフラッシュメモリ１０のブロック図である。

図示するように、本例に係るメモリセルアレイ１１は、第１実施形態で図１を用いて説明した構成において、更に放電用ブロックＢＬＫ＿ＢＬＳＲＣを備えている。放電用ブロックＢＬＫ＿ＢＬＳＲＣは、データを記憶するためのブロックではなく、ビット線ＢＬの電荷をソース線ＳＬに放電するための電流経路を供給するためのものである。

ブロックＢＬＫ＿ＢＬＳＲＣは、複数の放電用フィンガーＦＮＧ＿ＢＬＳＲＣ（ＦＮＧ＿ＢＬＳＲＣ０、ＦＮＧ＿ＢＬＳＲＣ１、ＦＮＧ＿ＢＬＳＲＣ２、…）を備えている。フィンガーＦＮＧ＿ＢＬＳＲＣは、通常のブロックに含まれるフィンガーＦＮＧとほぼ同様の構成を有しており、複数のＮＡＮＤストリングの集合である。

図４１及び図４２は、ブロックＢＬＫ及びＢＬＫ＿ＢＬＳＲＣの回路図及び断面図であり、１本のビット線ＢＬに対応した構成を示している。説明の簡単化のため、図４１及び図４２では、１つのＮＡＮＤストリングが４つのメモリセルトランジスタＭＴを含む場合を示している。

図示するように、本例に係るフィンガーＦＮＧのＮＡＮＤストリングにおいては、選択トランジスタＳＴ２が２つの選択トランジスタＳＴ２ａ及びＳＴ２ｂを含む。選択トランジスタＳＴ２ｂは、図４２に示す最下層の配線層２７をゲートとして用いたトランジスタであり、フィンガーＦＮＧ間で共通に接続されると共に、セレクトゲート線ＳＧＳＢに接続される。また選択トランジスタＳＴ２ａは、図４２に示す上層３層の配線層２７をゲートとして用いたトランジスタであり、各フィンガーＦＮＧで独立制御される。また本例では、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ３との間に、ダミートランジスタＤＴＤが設けられ、選択トランジスタＳＴ３ａとメモリセルトランジスタＭＴ０との間に、ダミートランジスタＤＴＳが設けられている。なお本構成は、第１乃至第４実施形態にも適用可能である。ダミートランジスタＤＴＤ及びＤＴＳのゲートは、それぞれダミーワード線ＷＬＤＤ及びＷＬＤＳに接続され、ダミーワード線ＷＬＤＤ及びＷＬＤＳの電位はロウデコーダ１２によって制御される。

放電用フィンガーＦＮＧ＿ＢＬＳＲＣも、フィンガーＦＮＧとほぼ同様の構成を有している。フィンガーＦＮＧ＿ＢＬＳＲＣでは、選択トランジスタＳＴ１のゲートはセレクトゲート線ＳＧＤ＿ＢＬＳＲＣに接続され、選択トランジスタＳＴ２ａ及びＳＴ２ｂのゲートはセレクトゲート線ＳＧＳ＿ＢＬＳＲＣ及びＳＧＳＢ＿ＢＬＳＲＣに接続される。セレクトゲート線ＳＧＳ＿ＢＬＳＲＣは、各フィンガーＦＮＧ＿ＢＬＳＲＣを共通接続する。メモリセルトランジスタＭＴ０〜ＭＴ３のゲートは、ワード線ＷＬ＿ＢＬＳＲＣに共通に接続されている。更に、ダミートランジスタＤＴＤ及びＤＴＳのゲートは、それぞれダミーワード線ＷＬＤＤ＿ＢＬＳＲＣ及びＷＬＤＳ＿ＢＬＳＲＣに接続される。これらの配線の電位も、ロウデコーダ１２によって制御される。

図４３は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３の平面レイアウト図である。図示するように、メモリセルアレイ１１内において、複数のブロックＢＬＫが第１方向に沿って配列され、メモリセルアレイ１１に第１方向で隣接して、センスアンプ１３が配置される。またメモリセルアレイ１１内において、センスアンプ１３から最も遠い位置に、放電用フィンガーＦＮＧ＿ＢＬＳＲＣが配置される。これらの複数のブロックＢＬＫ及びブロックＢＬＫ＿ＢＬＳＲＣは、第１方向に沿って設けられたビット線ＢＬによって共通に接続され、更にセンスアンプ１３に接続される。ロウデコーダ１２は、第２方向に沿ってメモリセルアレイ１１の両側を挟む位置に設けられている。そして、ワード線ＷＬ及びＷＬ＿ＢＬＳＲＣ、ダミーワード線ＷＬＤＤ、ＷＬＤＳ、ＷＬＤＤ＿ＢＬＳＲＣ、及びＷＬＤＳ＿ＢＬＳＲＣ、セレクトゲート線ＳＧＤ、ＳＧＳ、ＳＧＳＢ、ＳＧＤ＿ＢＬＳＲＣ、ＳＧＳ＿ＢＬＳＲＣ、及びＳＧＳＢ＿ＢＬＳＲＣが、第１方向に直行する第２方向に沿って設けられ、これらの配線は、ロウデコーダ１２を介して、第１方向に沿ったＣＧ配線に接続される。

図４４は、図４３における領域Ａ１の平面図である。図示するように、各配線は、ロウデコーダ１２を挟んでメモリセルアレイ１０側と、周辺回路側とに分離され、ロウデコーダ１２はコントローラから受信したアドレスに従って両者を接続または非接続とする。そして周辺回路側では、各配線が、コンタクトプラグによってＣＧ配線に接続され、ＣＧ配線を介して、図示せぬドライバ回路に接続される。ドライバ回路は、各ＣＧ配線に、必要な電圧を選択・印加する回路である。

５．２ 書き込み動作について
次に、本実施形態に係る書き込み動作について、図４５を用いて説明する。図４５は、書き込み時における各種配線の電位変化を示すタイミングチャートである。

図示するように、時刻ｔ０においてロウデコーダ１２は、選択フィンガーＦＮＧのセレクトゲート線ＳＧＤに電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１をオンさせる電圧であり、ＶＳＧ＞ＶＳＧＤである。

センスアンプ１３は、プログラムベリファイにまだパスしていないビット線ＢＬに対しては０Ｖを印加し、既にパスしたビット線ＢＬ及び非選択のビット線ＢＬに対しては電圧ＶＤＤを印加する（時刻ｔ１）。選択トランジスタＳＴ１は、これらの電圧をドレインからソースへ転送する。

引き続き時刻ｔ２において、ロウデコーダ１２は、セレクトゲート線ＳＧＤの電位をＶＳＧＤに低下させる。これにより、既にベリファイにパスしたビット線ＢＬ及び非選択のビット線ＢＬ（つまり、ＶＤＤが印加されているビット線）に対応する選択トランジスタＳＴ１はカットオフされる。

そして、ロウデコーダ１２は、選択ワード線及び非選択ワード線並びにダミーワード線ＷＬＤＤ及びＷＬＤＳに電圧ＶＰＡＳＳを印加する（時刻ｔ３）。その後、選択ワード線の電位がＶＰＧＭに上昇されることで、プログラム動作が実行される（時刻ｔ５）。

他方で、既にベリファイにパスしたビット線ＢＬ及び非選択のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がカットオフ状態であるので、チャネルは電気的にフローティングとなる。その結果、チャネルの電位がワード線とのカップリングにより上昇し、プログラムが禁止される。

プログラム期間の時刻ｔ６において、ロウデコーダ１２は、ワード線ＷＬ＿ＢＬＳＲＣに電圧ＶＲＥＡＤ＿ＤＡＴＡを印加し、ＷＬＤＤ＿ＢＬＳＲＣ及びＷＬＤＳ＿ＢＬＳＲＣに電圧ＶＲＥＡＤ＿ＤＭＹを印加し、セレクトゲート線ＳＧＳＢ＿ＢＬＳＲＣに電圧ＶＳＧを印加する。

そして、プログラム動作が終了し、選択ワード線ＷＬの電位がＶＰＡＳＳまで低下時刻ｔ１０において、ロウデコーダ１２は、セレクトゲート線ＳＧＤ＿ＢＬＳＲＣ及びＳＧＳ＿ＢＬＳＲＣに電圧ＶＳＧを印加する。この結果、図４１に示す各フィンガーＦＮＧ＿ＢＬＳＲＣ０〜ＦＮＧ＿ＢＬＳＲＣ３において、ビット線ＢＬからソース線ＳＬに達する電流経路が形成され、ビット線ＢＬの電位は０Ｖに放電される。

なお、セレクトゲート線ＳＧＳＢ＿ＢＬＳＲＣに電圧ＶＳＧを印加するタイミングは、ワード線ＷＬ＿ＢＬＳＲＣに電圧ＶＲＥＡＤ＿ＤＡＴＡが印加された後であって、且つセレクトゲート線ＳＧＤ＿ＢＬＳＲＣ及びＳＧＳ＿ＢＬＳＲＣに電圧ＶＳＧが印加される前の時刻ｔ８であっても良い。

５．３ 読み出し動作について
次に、本実施形態に係る読み出し動作について、図４６を用いて説明する。図４６は、読み出し時における各種配線の電位変化を示すタイミングチャートである。２つの読み出しレベルで連続して読み出しを行う場合を示している（例えば図８における本読み出しの読み出し動作ＡＲとＣＲ）。但し、説明の簡略化のため、ＶＲＥＡＤＬＡの図示は省略している。

図示するように、時刻ｔ０においてロウデコーダ１２は、選択フィンガーＦＮＧのセレクトゲート線ＳＧＤ、ＳＧＳ、及びＳＧＳＢに電圧ＶＳＧを印加する。引き続きロウデコーダ１２は、選択ワード線ＷＬに電圧ＶＣＧＲＶ１（例えば電圧ＶＡ）を印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤ（例えば７Ｖ）を印加する。非選択ワード線のうちでも、選択ワード線にドレイン側で隣接するものには電圧ＶＲＥＡＤＬＡを印加する。

その後、時刻ｔ２において、センスアンプ１３がビット線ＢＬを電圧ＶＢＬ（例えば２Ｖ）にプリチャージする。この際、ソース線ドライバ１４及びウェルドライバ１５は、ソース線ＳＬ及びｐ型ウェル領域２０にそれぞれ電圧ＶＳＲＣ（例えば０〜０．３Ｖ）を印加する。

そしてセンスアンプ１３は、例えばビット線ＢＬに流れるセル電流をセンスし、シーケンサ１６があるタイミングで信号ＳＴＢを“Ｈ”レベルとすることで、センスアンプ１３は読み出しデータをストローブする（時刻ｔ３）。データをストローブした結果、メモリセルトランジスタＭＴがオンしたと判断されたビット線ＢＬは、例えばセンスアンプ１３によって一定電位に固定される。

引き続き、時刻ｔ４において、ロウデコーダ１２は選択ワード線ＷＬに印加する電圧を電圧ＶＣＧＲＶ２（例えば電圧ＶＣ）とする。そして、同様に時刻ｔ５で信号ＳＴＢが“Ｈ”レベルとされることで、データがストローブされる。

データのストローブの後（ＳＴＢが“Ｌ”レベルとされた後）、ロウデコーダ１２は、ワード線ＷＬ＿ＢＬＳＲＣに電圧ＶＲＥＡＤ＿ＤＡＴＡを印加し、ＷＬＤＤ＿ＢＬＳＲＣ及びＷＬＤＳ＿ＢＬＳＲＣに電圧ＶＲＥＡＤ＿ＤＭＹを印加し、セレクトゲート線ＳＧＳＢ＿ＢＬＳＲＣに電圧ＶＳＧを印加する。

そして、読み出し動作の終了した時刻ｔ９においてロウデコーダ１２は、セレクトゲート線ＳＧＤ＿ＢＬＳＲＣ及びＳＧＳ＿ＢＬＳＲＣに電圧ＶＳＧを印加する。この結果、図４１に示す各フィンガーＦＮＧ＿ＢＬＳＲＣ０〜ＦＮＧ＿ＢＬＳＲＣ３において、ビット線ＢＬからソース線ＳＬに達する電流経路が形成され、ビット線ＢＬの電位は０Ｖに放電される。

なお、セレクトゲート線ＳＧＳＢ＿ＢＬＳＲＣに電圧ＶＳＧを印加するタイミングは、書き込み時と同様に、ワード線ＷＬ＿ＢＬＳＲＣに電圧ＶＲＥＡＤ＿ＤＡＴＡが印加された後であって、且つセレクトゲート線ＳＧＤ＿ＢＬＳＲＣ及びＳＧＳ＿ＢＬＳＲＣに電圧ＶＳＧが印加される前の時刻ｔ８であっても良い。

５．４ 本実施形態に係る効果
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。本効果につき、以下説明する。

図４７は、本実施形態に係るビット線ＢＬとセンスアンプの等価回路図である。図示するように、ビット線ＢＬには寄生抵抗Ｒparasが存在し、またビット線ＢＬに接続されたブロックＢＬＫは寄生容量Ｃparasとなる。従って、メモリ容量を高めるためにブロックＢＬＫ数を増やせば寄生抵抗Ｒparasが大きくなり、ブロック数を増やすこと無く集積度を高めるためにメモリセルの積層数を増やせば寄生容量Ｃparasが大きくなる。そして、これらの寄生抵抗Ｒparasや寄生容量Ｃparasが大きくなると、ビット線の放電に時間がかかる。

ＮＡＮＤ型フラッシュメモリでは、データの書き込みや読み出し（及び消去）の後、ビット線ＢＬの電荷を放電させて電位を０Ｖにするリカバリ動作が必要である。しかし、上記の理由により、メモリ容量を大きくするほど、寄生抵抗や寄生容量が大きくなり、リカバリに要する時間が長くなる。

この点、本実施形態であると、ビット線ＢＬの放電を、センスアンプ１３で行うと共に、放電用ブロックＢＬＫ＿ＢＬＳＲＣにおいても行っている。放電用ブロックＢＬＫ＿ＢＬＳＲＣは、図４１で説明したように、通常のブロックＢＬＫと同様の構成であり、複数の電流経路によってビット線ＢＬをソース線ＳＬに接続する。また、放電用ブロックＢＬＫ＿ＢＬＳＲＣは、センスアンプ１３から遠い位置に設けられ、この場合には、ビット線ＢＬの両端から電荷を放電出来る。

従って、ビット線ＢＬの電荷を速やかに放電することが出来、リカバリに要する時間を短く出来る。その結果、ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。

６．変形例等
以上のように、実施形態に係る半導体記憶装置は、半導体基板の上方に積層され、ビット線とソース線との間に直列に接続された複数のメモリセルと、前記複数のメモリセルのゲートに接続された複数のワード線と、前記メモリセルからのデータの読み出し動作を制御する制御回路(R/D12, S/A13, Sequencer16)とを具備する。制御回路は、第１ワード線(WLn)に接続された第１メモリセルからデータを読み出す際、第１ワード線(WLn)にビット線側で隣り合う第２ワード線(WL(n+1))に接続された第２メモリセルからデータを読み出した後、第１ワード線(WLn)に、読み出しレベルに応じた第１電圧(VCGRV_A-C)を印加し、第２ワード線(WL(n+1))に、第２メモリセルの保持データに応じてステップアップされる第２電圧(VREADLA)を印加する。更に制御回路は、第２電圧(VREADLA)の値を制御することによって、第２メモリセルの保持データが第１メモリセルの保持データよりも高い場合に、第１メモリセルの閾値レベルを補正する。これにより、セル間干渉効果を効果的に抑制し、ＮＡＮＤ型フラッシュメモリの動作性能を向上出来る。

この様子を、図４８乃至図５０に示す。図４８乃至図５０は、第１実施形態で説明した読み出し動作ＡＲ、ＣＲ、及びＢＲの概念を示す閾値分布図である。図４８に示すように、読み出し動作ＡＲでは、閾値レベルが“Ｅ”レベルであるか、それ以上であるかが判定される。この際、隣接セルが“Ｅ”レベルであれば、セル間干渉効果による閾値変動は無いので、補正読み出しは行われない（ＷＬｎ＝ＶＲＥＡＤＬＡ＿Ｅ）。これに対して、隣接セルが“Ａ”レベル以上であれば、セル間干渉効果によって“Ｅ”レベルの閾値が上昇し、その上昇の程度は隣接セルが“Ａ”レベルの際に最も小さく、“Ｃ”レベルの際に最も大きくなる。従って、これらを補正するために、ワード線ＷＬｎにＶＲＥＡＤＬＡ＿Ａ、ＶＲＥＡＤＬＡ＿Ｂ、及びＶＲＥＡＤＬＡ＿Ｃ１が印加される。これにより、“Ｅ”レベルと“Ａ”レベルとの判定閾値が実質的に高くされる。言い換えれば、セル間干渉効果によって拡がった閾値分布を、拡がる前の分布と同じ状態にすることが出来る。

図４９は、ＣＲの例を示している。“Ｂ”レベルは、隣接セルが“Ｃ”レベルに書き込まれた際にのみセル間干渉効果を受ける。従って、隣接セルが“Ｂ”レベル以下の場合には補正読み出しは行われず、隣接セルが“Ｃ”レベルの場合に、ＷＬｎにＶＲＥＡＤＬＡ＿Ｃ２が印加されることで、補正読み出しが行われる。図５０に示すＢＲも同様である。

また制御回路は、第２メモリセルの保持データが前記第１メモリセルの保持データと同じ場合にも、第２電圧(VREADLA)の値を制御することによって、第１メモリセルの閾値レベルを補正しても良い。この様子を、図５１及び図５２に示す。図５１乃至図５２は、第２実施形態で説明した読み出し動作ＣＲ及びＢＲの概念を示す閾値分布図である。読み出し動作ＡＲは、図４８と同様である。図５１に示すように、読み出し動作ＣＲでは、隣接セルが“Ａ”レベル以下であれば、セル間干渉効果による閾値変動は無いので、補正読み出しは行われない（ＷＬｎ＝ＶＲＥＡＤＬＡ＿ＥＡ）。これに対して、隣接セルが“Ｂ”レベル以上であれば、セル間干渉効果によって“Ｂ”レベルの閾値が上昇する。従って、これらを補正するために、ワード線ＷＬｎにＶＲＥＡＤＬＡ＿Ｂ２及びＶＲＥＡＤＬＡ＿Ｃ２が印加される。これにより、“Ｂ”レベルと“Ｃ”レベルとの判定閾値が実質的に高くされる。言い換えれば、セル間干渉効果によって拡がった閾値分布を、拡がる前の分布と同じ状態にすることが出来る。図５２はＢＲの例を示している。図示するようにＢＲでは、隣接セルが“Ａ”レベル以上の場合に補正読み出しが行われる。

なお、実施形態は、上記説明したものに限定されず、種々の変形が可能であるし、また適宜組み合わせたり、独立して実施したりすることも出来る。例えば、第５実施形態で説明した構成は、第１乃至第４実施形態とは独立して実施されても良い。

また、例えば第１実施形態の図１０で説明した下位ビット読み出しでは、事前読み出しにおける電圧ＶＣＧＲＶ＿Ａを用いた読み出し動作を省略しても良い。この場合の例を図５３に示す。第１実施形態に係る下位ビット読み出しでは、隣接ビットが“Ｅ”レベルであるカラムと“Ａ”レベルであるカラムに印加するＶＲＥＡＤＬＡを区別しない。つまり、隣接ビットが“Ａ”レベル以下であるか、“Ｂ”レベルか、“Ｃ”レベルであるかが分かれば良く、“Ｅ”レベルであるか“Ａ”レベルであるかの情報までは不要である。よって、ＶＣＧＲＶ＿Ａを用いた読み出しを省略しても良く、この結果、読み出しに要する時間を短縮出来る。

また、第３実施形態で説明したＶＲＥＡＤＬＡのレイヤ依存性は、図２４乃至図３０の場合に限られるものでもない。図５４は、図２６で説明した補正テーブルの変形例である。図示するように補正テーブルは、ＶＲＥＡＤＬＡの補正量（またはＶＲＥＡＤＬＡの値そのものの情報）を、ワード線ＷＬ毎に保持していても良い。すなわち、メモリホール２６の形状は、必ずしも深くなるにつれて直径が小さくなるような単純な形状では無い場合があり得る。この場合、ＶＲＥＡＤＬＡのレイヤ依存性も、深さに対して単調減少あるいは単調増加では無く、ワード線ＷＬ単位で精密に制御することが好ましい。

またＶＲＥＡＤＬＡのレイヤ依存性は、図５５に示すようなものであっても良い。すなわち、ＶＲＥＡＤＬＡの値が大きくなるほど（図５５の例では、メモリセルの位置が深くなるほど）、ＶＲＥＡＤＬＡの値が大きくなる。そして、ＶＲＥＡＤＬＡの上昇率は、ＶＲＥＡＤＬＡ＿Ｃが最も大きく、ＶＲＥＡＤＬＡ＿Ｅが最も小さくなる場合であっても良い。これは、セル間干渉効果が閾値に与える影響は、“Ｃ”レベルへの書き込み時が最も大きいと考えられるからである。

すなわち、ＶＲＥＡＤＬＡ＿ＥとＶＲＥＡＤＬＡ＿Ａの差分ΔＶＲＥＡＤＬＡ＿ＥＡ、ＶＲＥＡＤＬＡ＿ＡとＶＲＥＡＤＬＡ＿Ｂの差分ΔＶＲＥＡＤＬＡ＿ＡＢ、及びＶＲＥＡＤＬＡ＿ＢとＶＲＥＡＤＬＡ＿Ｃの差分ΔＶＲＥＡＤＬＡ＿ＢＣは、図５６に示すようなレイヤ依存性を有していても良い。このレイヤ依存性は、図５６に示すように、メモリホール２６のサイズ依存性と読み替えても良い。

なお、ＶＲＥＡＤＬＡ＿Ｅに関しては、レイヤ依存性を持たせても良いし、または下層ほどその値が小さくなる場合であっても良い。すなわち、上層のＶＲＥＡＤＬＡ＿Ｅと中間層のＶＲＥＡＤＬＡ＿Ｅの差分ΔＶＲＥＡＤＬＡ＿ＴＭ、及び／または中間層のＶＲＥＡＤＬＡ＿Ｅと下層のＶＲＥＡＤＬＡ＿Ｅの差分ΔＶＲＥＡＤＬＡ＿ＭＢは、正の値であっても良いし、負の値であっても良い。負の値の場合、ＶＲＥＡＤＬＡ＿Ｅは、下層ほどその値が小さくなる。また、ΔＶＲＥＡＤＬＡ＿ＴＭ及び／またはΔＶＲＥＡＤＬＡ＿ＭＢはゼロであっても良い。この場合、ＶＲＥＡＤＬＡ＿Ｅはレイヤ依存性を有しない。

以上の関係は、第３実施形態で説明した図３１乃至図３４の場合も同様である。図５７は、図３１の例の場合において、メモリホールが大きい位置ほど、印加する電圧ＶＲＥＡＤＬＡの値を大きくした場合の、ＶＲＥＡＤＬＡとメモリセルの位置との関係を示し、図５８は、図５７におけるΔＶＲＥＡＤＬＡのメモリセルの位置との関係を示している。

図示するように、図５７及び図５８の例であると、メモリホールの直径は中間層において最大値を取るので、ΔＶＲＥＡＤＬＡもまた中間層において最も大きくなる。

なお、図５５乃至図５８に示すグラフは一例に過ぎず、深さと電圧の大小関係が逆の場合であっても良く、各レイヤに位置するメモリセルトランジスタＭＴの特性に合わせて、適宜ＶＲＥＡＤＬＡの値を設定出来る。

更に、上記実施形態では三次元積層型ＮＡＮＤ型フラッシュメモリの場合を例に説明した。しかし、ＭＯＮＯＳ型構造を有するメモリセルトランジスタが半導体基板上に二次元に配列された平面型ＮＡＮＤ型フラッシュメモリにも適用出来る。もちろん、個々のメモリセルトランジスタＭＴが３ビット以上のデータを保持する場合であっても良く、セル間干渉効果が問題となる半導体メモリ全般に適用出来る。

なお、本発明に関する各実施形態において、
（１）Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。

Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。

Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。

（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をISPP方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。

（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、１４…ソース線ドライバ、１５…ウェルドライバ、１６…シーケンサ、１７…レジスタ、１８…ＮＡＮＤストリング。

Claims (6)

1. 半導体基板の上方に積層され、ビット線とソース線との間に直列に接続された複数のメモリセルと、
   前記複数のメモリセルのゲートに接続された複数のワード線と、
   前記メモリセルからのデータの読み出し動作を制御する制御回路と
   を具備し、前記制御回路は、第１ワード線に接続された第１メモリセルからデータを読み出す際、
   前記第１ワード線に前記ビット線側で隣り合う第２ワード線に接続された第２メモリセルからデータを読み出した後、
   前記第１ワード線に、読み出しレベルに応じた第１電圧を印加し、前記第２ワード線に、前記第２メモリセルの保持データに応じてステップアップされる第２電圧を印加し、
   前記第２電圧の値を制御することによって、前記第２メモリセルの保持データが前記第１メモリセルの保持データよりも高い場合に、前記第１メモリセルの閾値レベルを補正する
   ことを特徴とする半導体記憶装置。
2. 前記制御回路は、前記第２メモリセルの保持データが前記第１メモリセルの保持データと同じ場合にも、前記第２電圧の値を制御することによって、前記第１メモリセルの閾値レベルを補正する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記制御回路は、前記第１ワード線に接続された第１メモリセルからデータを読み出す際、
   前記第２メモリセル、及び前記第１ワード線に前記ソース線側で隣り合う第３ワード線に接続された第３メモリセルからデータを読み出した後、
   前記第１ワード線に、読み出しレベルに応じた第１電圧を印加し、前記第２ワード線に、前記第２メモリセルの保持データに応じてステップアップされる第２電圧を印加し、前記第３ワード線に、前記第３メモリセルの保持データに応じてステップアップされる第３電圧を印加する
   ことを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記制御回路は、前記第１メモリセルの閾値レベルが消去レベルであるか否かを判断する際に、前記第３ワード線に前記第３電圧を印加する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記第２電圧の値は、前記積層されたメモリセルがいずれのレイヤに位置するかに依存して変動する
   ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
6. 前記ビット線の一端に接続されたセンスアンプと、
   前記ビット線の他端に接続された放電用ブロックと
   を更に備え、前記データの読み出しの後、前記ビット線は、前記センスアンプと前記放電用ブロックとにより放電される
   ことを特徴とする請求項１乃至５いずれか１項記載の半導体記憶装置。

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