JP2020013889A - 半導体記憶装置 - Google Patents

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拓也 二山
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Abstract

【課題】 より高性能な半導体記憶装置を提供しようとする。【解決手段】 一実施形態による半導体記憶装置は、第１半導体と、第１および第２ワード線と、第１および第２セルトランジスタを含む。第１半導体は第１部分および第２部分を含む。第１ワード線は、第１半導体の第１部分と面する。第２ワード線は、第１ワード線の第２部分と面し、第１ワード線とともに第１半導体を挟み、第１ワード線とは別個である。第１セルトランジスタは、第１半導体の第１部分を含む第１領域に形成され、第１ワード線と接続されている。第２セルトランジスタは、第１半導体の第２部分を含む第２領域に形成され、第２ワード線と接続され、第１閾値電圧を有する。第１閾値電圧は第１電圧より高く、第１電圧は第１セルトランジスタからのデータのリードの間に第２ワード線に印加され、第１電圧はゼロまたは正の大きさを有する。【選択図】 図１４

Description

実施形態は、概して半導体記憶装置に関する。
３次元に配列されたメモリセルを有する半導体記憶装置が知られている。
特開２０１７−１６８１６３号公報
より高性能な半導体記憶装置を提供しようとするものである。
一実施形態による半導体記憶装置は、第１半導体と、第１および第２ワード線と、第１および第２セルトランジスタを含む。上記第１半導体は第１部分および第２部分を含む。上記第１ワード線は、上記第１半導体の上記第１部分と面する。上記第２ワード線は、上記第１ワード線の上記第２部分と面し、上記第１ワード線とともに上記第１半導体を挟み、上記第１ワード線とは別個である。上記第１セルトランジスタは、上記第１半導体の上記第１部分を含む第１領域に形成され、上記第１ワード線と接続されている。上記第２セルトランジスタは、上記第１半導体の上記第２部分を含む第２領域に形成され、上記第２ワード線と接続され、第１閾値電圧を有する。上記第１閾値電圧は第１電圧より高く、上記第１電圧は上記第１セルトランジスタからのデータのリードの間に上記第２ワード線に印加され、上記第１電圧はゼロまたは正の大きさを有する。
第１実施形態のメモリシステム中の要素および接続、ならびに関連する要素を示す。 第１実施形態のセルアレイ中の一部の回路図。 第１実施形態のセルトランジスタＭＴ当たり２ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す。 第１実施形態のセルトランジスタＭＴ当たり１ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す。 第１実施形態の半導体メモリの一部の構造の断面を概略的に示す。 第１実施形態の半導体メモリの一部の１つの層の平面構造を示す。 第１実施形態の半導体メモリの一部の平面構造を示す。 第１実施形態の半導体メモリの一部の１つの層の平面構造を示す。 第１実施形態の半導体メモリの一部の構造を示す。 第１実施形態の半導体メモリのブロックの使用を示す。 第１実施形態の半導体メモリの一部を示す。 第１実施形態の半導体メモリの同じ層に位置するいくつかのセルトランジスタのデータの保持を示す。 第１実施形態の半導体メモリでの動作の間のいくつかの要素に印加される電圧を時間に沿って示す。 第１実施形態の半導体メモリの一部の或る動作中の状態を示す。 第１実施形態の半導体メモリの一部の或る動作中の状態を示す。 第２実施形態の半導体メモリの同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。 第２実施形態の半導体メモリでの動作の間のいくつかの要素に印加される電圧を時間に沿って示す。 第２実施形態の半導体メモリの一部の或る動作中の状態を示す。 第２実施形態の半導体メモリの一部の或る動作中の状態を示す。 第３実施形態の半導体メモリの或るブロックの使用を示す。 第３実施形態の半導体メモリの同じ層に位置するいくつかのセルトランジスタのデータの保持を示す。 第３実施形態の半導体メモリでの動作の間のいくつかの要素に印加される電圧を時間に沿って示す。 第４実施形態の半導体メモリの同じ層に位置するいくつかのセルトランジスタのデータの保持を示す。 第４実施形態の半導体メモリでの動作の間のいくつかの要素に印加される電圧を時間に沿って示す。 第５実施形態の半導体メモリの同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。 第５実施形態の半導体メモリでの動作の間のいくつかの要素に印加される電圧を時間に沿って示す。 第５実施形態の半導体メモリの一部の或る動作中の状態を示す。 第５実施形態の半導体メモリの一部の或る動作中の状態を示す。 第６実施形態の半導体メモリの同じ層に位置するいくつかのセルトランジスタのデータの保持を示す。 第６実施形態の半導体メモリでの動作の間のいくつかの要素に印加される電圧を時間に沿って示す。 第７実施形態の半導体メモリの同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。 第７実施形態の半導体メモリでの動作の間のいくつかの要素に印加される電圧を時間に沿って示す。 第７実施形態の半導体メモリの一部の或る動作中の状態を示す。 第７実施形態の半導体メモリの一部の或る動作中の状態を示す。 実施形態の半導体メモリの第２の構造の一部の平面構造を示す。 実施形態の半導体メモリの第２の構造の一部を示す。 実施形態の半導体メモリの第３の構造の一部の平面構造を概略的に示す。 実施形態の半導体メモリの第３の構造の一部を示す。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
（第１実施形態）
＜１．１．構造（構成）＞
図１は、第１実施形態のメモリシステム中の要素および接続、ならびに関連する要素を示す。図１に示されるように、メモリシステム５は、ホスト装置３により制御され、半導体メモリ１およびメモリコントローラ２を含む。メモリシステム５は、例えば、ＳＳＤ（solid state drive）またはＳＤＴＭカード等であることが可能である。
半導体メモリ１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置３から命令を受け取り、受け取られた命令に基づいて半導体メモリ１を制御する。
＜１．１．１．メモリコントローラ＞
メモリコントローラ２は、ホストインターフェイス２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、およびメモリインターフェイス２５を含む。メモリコントローラ２は、例えば、ＳｏＣ（System-on-a-chip）として構成されることができる。
ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェア（プログラム）がＣＰＵ２２によって実行されることによって、メモリコントローラ２は、種々の動作、およびホストインターフェイス２１ならびにメモリインターフェイス２５の機能の一部を実行する。ＲＡＭ２３は、さらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。
ホストインターフェイス２１は、バスを介してホスト装置３と接続され、メモリコントローラ２とホスト装置３との通信を司る。メモリインターフェイス２５は、半導体メモリ１と接続され、メモリコントローラ２と半導体メモリ１との通信を司る。
＜１．１．２．半導体メモリ＞
半導体メモリ１は、メモリセルアレイ（セルアレイ）１１、入出力回路１２、シーケンサ（制御回路）１３、ドライバ１５、センスアンプ１６、およびロウデコーダ１９等の要素を含む。
セルアレイ１１は複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリング（ストリング）ＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）（図示せず）の集合である。ストリングＳＴＲは、複数のメモリセルトランジスタ（セルトランジスタ）ＭＴを含む。
入出力回路１２は、ＮＡＮＤバスを介して、メモリコントローラ２と接続されている。ＮＡＮＤバスは、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、ＲＹ／￣ＢＹ、および８ビットの幅の信号ＤＱを伝送する。信号の名称の前の記号「￣」は、記号「￣」を伴わない名称の信号の反転論理を示し、記号「￣」を伴う信号がローレベルの場合にアサートされていることを意味する。
入出力回路１２は、信号ＤＱを受け取り、信号ＤＱを送信する。入出力回路１２は、メモリコントローラ２から種々の制御信号を受け取り、制御信号に基づいて、信号ＤＱを取り込み、また出力する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、および￣ＷＰを含む。
信号ＤＱは、コマンド（ＣＭＤ）、書き込みデータまたは読み出しデータ（ＤＡＴ）、アドレス信号（ＡＤＤ）、ステータスデータ（ＳＴＡ）等を含む。
シーケンサ１３は、入出力回路１２からコマンドＣＭＤおよびアドレス信号ＡＤＤを受け取り、コマンドＣＭＤおよびアドレス信号ＡＤＤに基づいて、ドライバ１５、センスアンプ１６、およびロウデコーダ１９を制御する。
ドライバ１５は、複数の電位のうちの選択されたものをロウデコーダ１９に供給する。ロウデコーダ１９は、ドライバ１５から種々の電位を受け取り、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤに基づいて１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫにドライバ１５からの電位を転送する。
センスアンプ１６は、セルトランジスタＭＴの状態をセンスし、センスされた状態に基づいて読み出しデータを生成し、また、書き込みデータをセルトランジスタＭＴに転送する。
＜１．１．３．セルアレイ＞
図２は、第１実施形態のセルアレイ１１中の一部の回路図であり、１つのブロックＢＬＫ０の要素および接続、ならびに関連する要素を示す。複数の（例えば全ての）ブロックＢＬＫは、みな図２に示される要素および接続を含む。
１つのブロックＢＬＫは、ｎ個（ｎは２以上の自然数）のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…ＳＵ（ｎ−１））を含む。ｎは、例えば８であり、以下の記述は、この例に基づく。各ストリングユニットＳＵは、ｍ（ｍは自然数）本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１））に接続されている。
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＳＴＲを含む。各ＮＡＮＤストリングＳＴＲは、１つのセレクトゲートトランジスタＳＴ、複数（例えば８つ）のメモリセルトランジスタＭＴ（ＭＴ＿０〜ＭＴ＿７）、および１つのセレクトゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、…、またはＤＴ７）を含む。トランジスタＳＴ、ＭＴ、およびＤＴは、この順で、セルソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。セルトランジスタＭＴは、制御ゲート電極、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。
α（αは偶数）の各々の値のケースについて、ストリングユニットＳＵα中のセルトランジスタＭＴ＿０〜ＭＴ＿７の制御ゲート電極は、ワード線ＷＬｅ０〜ＷＬｅ７とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬ（ＷＬｅ０〜ＷＬｅ７、および後述のＷＬｏ０〜ＷＬｏ７）を共有するセルトランジスタＭＴの組は、セルユニットＣＵと称される。αの各々の値のケースについて、ストリングユニットＳＵα中のトランジスタＳＴのゲート電極は、セレクトゲート線ＳＧＳＬｅに接続されている。
β（βは奇数）の各々の値のケースについて、ストリングユニットＳＵβ中のセルトランジスタＭＴ＿０〜ＭＴ＿７の制御ゲート電極は、ワード線ＷＬｏ０〜ＷＬｏ７とそれぞれ接続されている。βの各々の値のケースについて、ストリングユニットＳＵβ中のトランジスタＳＴのゲート電極は、セレクトゲート線ＳＧＳＬｏに接続されている。
γ（γは０またはｎ−１以下の自然数）の各々の値のケースについて、トランジスタＤＴγはストリングユニットＳＵγに属する。ストリングユニットＳＵγの複数のストリングＳＴＲの各々のトランジスタＤＴγのゲート電極はセレクトゲート線ＳＧＤＬγに接続されている。
＜１．１．４．セルトランジスタ＞
図３を参照して、セルトランジスタＭＴについて記述される。半導体メモリ１は、１つのセルトランジスタＭＴにおいて２ビット以上のデータを保持することができる。図３は、第１実施形態のセルトランジスタＭＴ当たり２ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す。各セルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。セルトランジスタＭＴ当たり２ビットの記憶の場合、各セルトランジスタＭＴは、４つの閾値電圧のうちのいずれかを有し得る。４つの閾値電圧は、“１１” データ、“０１”データ、“００”データ、および“１０”データをそれぞれ保持している状態である。“１１”データ、“０１”データ、“００”データ、および“１０”データをそれぞれ保持しているステートのセルトランジスタＭＴは、Ｅｒ、Ａ、Ｂ、およびＣステートにあると称される。
ある同じ２ビットデータを保持する複数のセルトランジスタＭＴであっても、セルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。このため、ある同じ２ビットデータを保持する複数のセルトランジスタＭＴは相違する閾値電圧を有する。
リード対象のセルトランジスタＭＴによって保持されているデータの判別のために、当該セルトランジスタＭＴのステートが判断される。ステートの判断のために、リード電圧ＶＡ、ＶＢ、およびＶＣが用いられる。以下、リード電圧ＶＡ、ＶＢ、およびＶＣを含め、セルトランジスタＭＴのステートの判断ためにリード対象のセルトランジスタＭＴに印加される或る大きさの電圧は、リード電圧ＶＣＧＲと称される場合がある。
リード対象のセルトランジスタＭＴの閾値電圧が或るリード電圧ＶＣＧＲを超えているか否かが、このセルトランジスタＭＴの閾値電圧のステートの判定に用いられる。リード電圧ＶＣＧＲ以上の閾値電圧を有するセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＣＧＲを受け取ってもオフを維持する。一方、リード電圧ＶＣＧＲ未満の閾値電圧を有するセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＣＧＲを受け取っていると、オンしている。電圧ＶＲＥＡＤは、非リード対象のセルユニットＣＵのセルトランジスタＭＴのワード線ＷＬに印加され、いずれのステートにあるセルトランジスタＭＴの閾値電圧よりも高い。
１つのセルユニットＣＵのセルトランジスタＭＴの或る同じ位置（桁）のビットのデータの組は、１つのページを構成する。１セルユニット中のセルトランジスタＭＴの上位ビットのデータの組は上位ページと称され、１セルユニット中のセルトランジスタＭＴの下位ビットの組は下位ページと称される。
セルトランジスタＭＴ当たり３ビット以上のデータの保持も、ここまで記述された原理の拡張により当業者にとって実現されることができる。
半導体メモリ１は、１つのセルトランジスタＭＴにおいて１ビットのデータを保持することもできる。図４は、第１実施形態のセルトランジスタＭＴ当たり１ビットのデータを保持するセルトランジスタＭＴの閾値電圧の分布を示す。図４に示されるように、セルトランジスタＭＴに１ビットデータが書き込まれる場合、そのようなセルトランジスタＭＴは２つのステートのいずれかにあり、Ｅｒステート以外にただ１つのステート（programmedステート）のみを有する。programmedステート（以下、Ｐｒステートと称される）は、例えば、“０”データを保持しているものとして扱われることができる。読み出し対象のセルトランジスタＭＴがＥｒステートとＰｒステートのいずれにあるかの判別のために、リード電圧ＶＬが使用される。ＰｒステートにあるセルトランジスタＭＴは、リード電圧ＶＬ以上の閾値電圧を有する。リード電圧ＶＬもリード電圧ＶＣＧＲに含まれ、リード電圧ＶＬは例えば電圧ＶＳＳ（＝０Ｖ）である。
＜１．１．５．セルアレイの構造＞
半導体メモリ１では、その構造および製造方法に起因して、１つの層に位置するとともに隣り合う２つのセルトランジスタＭＴが比較的大きく相違するサイズを有し得る。そのような構造は、種々の形態により実現され得、以下、一例が記述される。しかしながら、第１実施形態は、セルトランジスタＭＴ、ひいてはセルアレイ１１の構造によって限定されず、以下の例に限定されない。
図５は、第１実施形態の半導体メモリの一部の構造の断面を概略的に示す。具体的には、図５は、半導体メモリ１の隣り合う２つの相違するアドレス（識別番号）を有する２つのストリングユニットＳＵの構造を示し、例として、ストリングユニットＳＵ０およびＳＵ１の断面構造を示す。ストリングユニットＳＵの他の対も、図５と同じ構造を有する。
図５に示されるように、半導体基板ｓｕｂ、特にそのｘｙ面に沿った表面の領域のｐウェル上に、ストリングユニットＳＵ０およびＳＵ１が形成される。
基板ｓｕｂには、メモリピラーＭＰが接続されている。メモリピラーＭＰは、ｚ軸に沿って延び、絶縁体３０、半導体３１、絶縁体３２、絶縁体３３、および絶縁体３４を含む。
絶縁体３０は、ｚ軸に沿って延びる柱状の形状を有し、例えば、シリコン酸化物を含むか、シリコン酸化物からなる。半導体３１は、ｚ軸に沿って延び、絶縁体３０を囲み、セルトランジスタＭＴのチャネルが形成される部分として機能し、例えば多結晶シリコンを含むか、多結晶シリコンからなる。絶縁体３２は、ｚ軸に沿って延び、半導体３１を囲み、セルトランジスタＭＴのゲート絶縁体として機能し、例えば、シリコン酸化物の層とシリコン窒化物の層を含む。絶縁体３３は、ｚ軸に沿って延び、絶縁体３２を囲み、セルトランジスタＭＴの電荷蓄積層として機能し、例えばシリコン窒化物を含むか、シリコン窒化物からなる。絶縁体３４は、ｚ軸に沿って延び、絶縁体３３を囲み、セルトランジスタＭＴのブロック絶縁体として機能し、例えば、シリコン酸化物を含むか、シリコン酸化物からなる。
基板ｓｕｂの上方でメモリピラーＭＰの両側の各々に、複数の導電体の組が設けられている。導電体の各組は、ｚ軸に沿って並び、基板ｓｕｂから離れる方向に向かって導電体ＣＳ、８つの導電体ＣＷ、および導電体ＣＤを含む。導電体ＣＳ、ＣＷ、およびＣＤは、互いに電気的に分離されている。導電体ＣＳ、８つの導電体ＣＷ、および導電体ＣＤは、例えば、タングステンを含むか、タングステンからなる。
メモリピラーＭＰの第１の側（例えば左側）には、ストリングユニットＳＵ０が位置する。メモリピラーＭＰの第１の側の導電体ＣＳ、８つの導電体ＣＷ、および導電体ＣＤは、それぞれ、セレクトゲート線ＳＧＳＬｅ、ワード線ＷＬｅ０、ＷＬｅ１、ＷＬｅ２、ＷＬｅ３、ＷＬｅ４、ＷＬｅ５、ＷＬｅ６、およびＷＬｅ７、ならびにセレクトゲート線ＳＧＤＬ０として機能する。導電体ＣＳ、導電体ＣＷ、および導電体ＣＤは、例えば、タングステンを含むか、タングステンからなる。
メモリピラーＭＰの第２の側（例えば右側）には、ストリングユニットＳＵ１が位置する。メモリピラーＭＰの第２の側の導電体ＣＳ、８つの導電体ＣＷ、および導電体ＣＤは、それぞれ、セレクトゲート線ＳＧＳＬｏ、ワード線ＷＬｏ０、ＷＬｏ１、ＷＬｏ２、ＷＬｏ３、ＷＬｏ４、ＷＬｏ５、ＷＬｏ６、およびＷＬｏ７、ならびにセレクトゲート線ＳＧＤＬ１として機能する。
半導体３１、絶縁体３２、絶縁体３３、および絶縁体３４のうちの導電体ＣＳと面する部分は、セレクトゲートトランジスタＳＴとして機能する。半導体３１、絶縁体３２、絶縁体３３、および絶縁体３４のうちの導電体ＣＷと面する部分は、セルトランジスタＭＴとして機能する。半導体３１、絶縁体３２、絶縁体３３、および絶縁体３４のうちの導電体ＣＤと面する部分は、セレクトゲートトランジスタＤＴとして機能する。
ｚ軸に沿って並ぶトランジスタＳＴ、ＭＴ、ＤＴが１つのストリングＳＴＲに含まれているトランジスタに相当する。
メモリピラーＭＰの上方に、導電体ＣＢＬが設けられている。導電体ＣＢＬは、ビット線ＢＬとして機能する。導電体ＣＢＬは、ｙ軸に沿って延びる。導電体ＣＢＬは、コンタクトプラグＣＰを介してメモリピラーＭＰの上面と接続されている。
複数のストリングＳＴＲがｘ軸上の相違する座標に設けられている。このようなｘ軸上の異なる座標に設けられている複数のストリングＳＴＲが、１つのストリングユニットＳＵに含まれるストリングＳＴＲに相当する。
図５において、図５に示されている要素の領域以外の領域（例えば、導電体ＣＳ、８つの導電体ＣＷ、および導電体ＣＤの相互の間の領域）には、絶縁体が設けられている。
図６は、第１実施形態の半導体メモリ１の一部の１つの層の平面構造を示す。より具体的には、図６は、導電体ＣＤ（セレクトゲート線ＳＧＤＬとして機能する導電体）が位置する層を、ｘｙ面に沿って示す。
図６に示されるように、導電体ＣＤとして、８つの独立した導電体ＣＤ０〜ＣＤ７が設けられている。導電体ＣＤ０〜ＣＤ７は、それぞれ、セレクトゲート線ＳＧＤＬ０〜ＳＧＤＬ７として機能する。
導電体ＣＤ１は、概略、Ｕ字の形状を有する。具体的には、導電体ＣＤ１は、第１部分ＣＤｓ１、第２部分ＣＤｓ２、および第３部分ＣＤｓ３を含む。第１部分ＣＤｓ１および第３部分ＣＤｓ３はｘ軸に沿って延び、第１部分ＣＤｓ１は第３部分ＣＤｓ３のｙ軸の座標より小さいｙ軸座標に位置する。第２部分ＣＤｓ２は、ｙ軸に沿って延び、第１部分ＣＤｓ１の端（例えば右端）と、第３部分ＣＤｓ３の第１部分ＣＤｓ１と同じ側の端（例えば右端）とを接続する。
以下、第１部分ＣＤｓ１は上側部分ＣＤｓ１と称され、第２部分ＣＤｓ２は接続部分と称され、第３部分ＣＤｓ３は下側部分ＣＤｓ３と称される場合がある。
導電体ＣＤ２〜ＣＤ７も、導電体ＣＤ１と同様に、概略、Ｕ字の形状を有し、各々が、第１部分ＣＤｓ１、第２部分ＣＤｓ２、および第３部分ＣＤｓ３を有する。
導電体ＣＤ２、ＣＤ４、およびＣＤ６は、同じ側（例えば左側）において、接続部分ＣＤｓ２を有する。一方、導電体ＣＤ１、ＣＤ３、ＣＤ５、およびＣＤ７は、導電体ＣＤ２、ＣＤ４、およびＣＤ５が接続部分ＣＤｓ２を有する側と反対側（例えば右側）において、それぞれの接続部分ＣＤｓ２を有する。
導電体ＣＤ０も、上側部分ＣＤｓ１、接続部分ＣＤｓ２、および下側部分ＣＤｓ３を含む。導電体ＣＤ０は、さらに、ｘ軸に沿って延びる第４部分ＣＤｓ４を含む。以下、第４部分ＣＤｓ４は、最下水平部分ＣＤｓ４と称される場合がある。接続部分ＣＤｓ２は、上側部分ＣＤｓ１、下側部分ＣＤｓ３、および最下水平部分ＣＤｓ４を接続する。導電体ＣＤ０の接続部分ＣＤｓ２は、例えば、導電体ＣＤ２、ＣＤ４、ＣＤ５がそれぞれの接続部分ＣＤｓ２を含む側と同じ側（例えば左側）に位置する。
導電体ＣＤ２、ＣＤ４、およびＣＤ６は、この順にｙ軸に沿って図６の上から下に向かって並ぶ。導電体ＣＤ１、ＣＤ３、ＣＤ５、およびＣＤ７は、この順にｙ軸に沿って図６の上から下に向かって並ぶ。
導電体ＣＤ１〜ＣＤ７の各々の上側部分ＣＤｓ１および下側部分ＣＤｓ３の間には、別の導電体ＣＤの上側部分ＣＤｓ１が位置し、このような配置により、導電体ＣＤ０の上側部分ＣＤｓ１、下側部分ＣＤｓ３、および最下水平部分ＣＤｓ４、ならびに導電体ＣＤ１〜ＣＤ７の各々の上側部分ＣＤｓ１および下側部分ＣＤｓ３は、以下の順で、ｙ軸に沿って並ぶ。すなわち、ｙ軸に沿って上から下に向かって、導電体ＣＤ０の上側部分ＣＤｓ１、導電体ＣＤ１の上側部分ＣＤｓ１、導電体ＣＤ２の上側部分ＣＤｓ１、導電体ＣＤ１の下側部分ＣＤｓ３、導電体ＣＤ２の下側部分ＣＤｓ３、導電体ＣＤ３の上側部分ＣＤｓ１、導電体ＣＤ４の上側部分ＣＤｓ１、導電体ＣＤ３の下側部分ＣＤｓ３、導電体ＣＤ４の下側部分ＣＤｓ３、導電体ＣＤ５の上側部分ＣＤｓ１、導電体ＣＤ６上側部分ＣＤｓ１、導電体ＣＤ５の下側部分ＣＤｓ３、導電体ＣＤ６の下側部分ＣＤｓ３、導電体ＣＤ７の上側部分ＣＤｓ１、導電体ＣＤ０の下側部分ＣＤｓ３、導電体ＣＤ７の下側部分ＣＤｓ３、導電体ＣＤ０の最下水平部分ＣＤｓ４の順に並ぶ。
導電体ＣＤ０〜ＣＤ７のそれぞれの上側部分ＣＤｓ１および下側部分ＣＤｓ３、ならびに導電体ＣＤ０の最下水平部分ＣＤｓ４のうちのｙ軸上の上下に隣接する部分のうちの各２つの間には、メモリピラーＭＰが設けられる。メモリピラーＭＰは、セルトランジスタＭＴ０〜ＭＴ７、およびセレクトゲートトランジスタＤＴならびにＳＴを実現するための構造を有し、詳細は後述される。図は、ｘ軸に沿って並ぶ３つのメモリピラーＭＰおよびｘ軸に沿って並ぶ４つのメモリピラーＭＰのみを示すが、この例に限られない。
メモリピラーＭＰは、メモリピラーＭＰ１〜ＭＰ１６の複数の組を含む。以下に記述されるメモリピラーＭＰ１〜ＭＰ１６の複数の組が、ｘ軸に沿って並ぶ。
メモリピラーＭＰ１は、導電体ＣＤ０の上側部分ＣＤｓ１と導電体ＣＤ１の上側部分ＣＤｓ１との間に位置する。メモリピラーＭＰ２は、導電体ＣＤ２の上側部分ＣＤｓ１と導電体ＣＤ１の下側部分ＣＤｓ３との間に位置する。メモリピラーＭＰ３は、導電体ＣＤ２の下側部分ＣＤｓ３と導電体ＣＤ３の上側部分ＣＤｓ１との間に位置する。メモリピラーＭＰ４は、導電体ＣＤ４の上側部分ＣＤｓ１と導電体ＣＤ３の下側部分ＣＤｓ３との間に位置する。メモリピラーＭＰ５は、導電体ＣＤ４の下側部分ＣＤｓ３と導電体ＣＤ５の上側部分ＣＤｓ１との間に位置する。メモリピラーＭＰ６は、導電体ＣＤ６の上側部分ＣＤｓ１と導電体ＣＤ５の下側部分ＣＤｓ３との間に位置する。メモリピラーＭＰ７は、導電体ＣＤ６の下側部分ＣＤｓ３と導電体ＣＤ７の上側部分ＣＤｓ１との間に位置する。メモリピラーＭＰ８は、導電体ＣＤ０の下側部分ＣＤｓ３と導電体ＣＤ７の下側部分ＣＤｓ３との間に位置する。
メモリピラーＭＰ９は、導電体ＣＤ１の上側部分ＣＤｓ１と導電体ＣＤ２の上側部分ＣＤｓ１との間に位置する。メモリピラーＭＰ１０は、導電体ＣＤ１の下側部分ＣＤｓ３と導電体ＣＤ２の下側部分ＣＤｓ３との間に位置する。メモリピラーＭＰ１１は、導電体ＣＤ３の上側部分ＣＤｓ１と導電体ＣＤ４の上側部分ＣＤｓ１との間に位置する。メモリピラーＭＰ１２は、導電体ＣＤ３の下側部分ＣＤｓ３と導電体ＣＤ４の下側部分ＣＤｓ３との間に位置する。メモリピラーＭＰ１３は、導電体ＣＤ５の上側部分ＣＤｓ１と導電体ＣＤ６の上側部分ＣＤｓ１との間に位置する。メモリピラーＭＰ１４は、導電体ＣＤ５の下側部分ＣＤｓ３と導電体ＣＤ６の下側部分ＣＤｓ３との間に位置する。メモリピラーＭＰ１５は、導電体ＣＤ７の上側部分ＣＤｓ１と導電体ＣＤ７の下側部分ＣＤｓ３との間に位置する。メモリピラーＭＰ１６は、導電体ＣＤ７の下側部分ＣＤｓ３と導電体ＣＤ０の最下水平部分ＣＤｓ４との間に位置する。
メモリピラーＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、およびＭＰ８は、ｙ軸に沿って並ぶ。メモリピラーＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５、およびＭＰ１６は、ｙ軸に沿って並ぶ。
各メモリピラーＭＰは、導電体ＣＤと、絶縁体（図示せず）を介して面する。各メモリピラーＭＰは、当該メモリピラーＭＰの上側の導電体部分ＣＤｓ１またはＣＤｓ３と、当該メモリピラーＭＰの下側の導電体部分ＣＤｓ１、ＣＤｓ３、またはＣＤｓ４と、のちょうど中間に位置することを望まれる。しかしながら、各メモリピラーＭＰは、中間の位置から上または下に意図せずにずれている。図６は、そのような実際の構造を示し、例として、メモリピラーＭＰが、望まれる位置よりも上にずれているケースを示す。メモリピラーのＭＰのこのような配置により、各メモリピラーＭＰは、当該メモリピラーＭＰの上側の導電体部分ＣＤｓ１またはＣＤｓ３と或る長さＤ１にわたって面し、当該メモリピラーＭＰの下側の導電体部分ＣＤｓ１、ＣＤｓ３、またはＣＤｓ４と或る長さＤ２にわたって面し、Ｄ１＞Ｄ２なる関係を有する。
図７は、第１実施形態の半導体メモリの一部の平面構造を示し、図６一部が拡大された様子に加えて図６に示される層のｚ軸に沿ってより上の層の要素を示す。
導電体ＣＤの上の層には、複数の導電体ＣＢＬ（ＣＢＬ１、ＣＢＬ２、…、ＣＢＬ１４）が位置する。導電体ＣＢＬは、ビット線ＢＬとして機能する。導電体ＣＢＬは、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。隣り合う２つの導電体ＣＢＬがｙ軸に沿って並ぶメモリピラーＭＰの列のｚ軸に沿って上方で延びている。各導電体ＣＢＬは、同じ列に属する複数のメモリピラーＭＰのうち、１つおきのメモリピラーＭＰにコンタクトプラグＣＰによって接続されている。或るメモリピラーＭＰの列と重なる２本の導電体ＣＢＬは、相違するメモリピラーＭＰにコンタクトプラグＣＰによって接続される。このような接続により、隣り合う４本の導電体ＣＢＬは１つの組を構成し、このような組が、ｘ軸に沿って繰り返し、位置することになる。すなわち、導電体ＣＢＬの各組は、ｐ（ｐはゼロまたは自然数）が０および自然数の各値について、導電体ＣＢＬ（４ｐ＋１）、ＣＢＬ（４ｐ＋２）、ＣＢＬ（４ｐ＋３）、およびＣＢＬ（４ｐ＋４）を含み、導電体ＣＢＬ（４ｐ＋１）、ＣＢＬ（４ｐ＋２）、ＣＢＬ（４ｐ＋３）、およびＣＢＬ（４ｐ＋４）は、以下のように、メモリピラーＭＰに接続されている。以下、「ｐ」を含んだ記述は、明示がなくとも、ｐが０および自然数の各値についての記述として適用される。ただし、ｐが０のケース、すなわち、ＣＢＬ１、ＣＢＬ２、ＣＢＬ３、およびＣＢＬ４の組についてのみ代表として記述される場合もあり、これらの記述は、ｐが０以外の各場合についてにも当てはまる。すなわち、以下の導電体ＣＢＬ１、ＣＢＬ２、ＣＢＬ３、およびＣＢＬ４についての記述が、ｐが自然数の各値についてのＣＢＬ（４ｐ＋１）、ＣＢＬ（４ｐ＋２）、ＣＢＬ（４ｐ＋３）、およびＣＢＬ（４ｐ＋４）にそれぞれ当てはまる。
導電体ＣＢＬ（４ｐ＋１）は、メモリピラーＭＰ１およびＭＰ３と接続され、さらに、図示せぬメモリピラーＭＰ５およびＭＰ７と接続される。導電体ＣＢＬ（４ｐ＋２）は、メモリピラーＭＰ２およびＭＰ４と接続され、さらに、図示せぬメモリピラーＭＰ６およびＭＰ８と接続される。導電体ＣＢＬ（４ｐ＋３）は、メモリピラーＭＰ９およびＭＰ１１と接続され、さらに、図示せぬメモリピラーＭＰ１３およびＭＰ１５と接続される。導電体ＣＢＬ（４ｐ＋４）は、メモリピラーＭＰ１０およびＭＰ１２と接続され、さらに、図示せぬメモリピラーＭＰ１４およびＭＰ１６と接続される。
図８は、第１実施形態の半導体メモリの一部の１つの層の平面構造を示す。より具体的には、図８は、各導電体ＣＷについての構造を、ｘｙ面に沿って示す。
図８に示されるように、導電体ＣＷとして、導電体ＣＷｅおよびＣＷｏが設けられる。図８が、ワード線ＷＬｅＺ（Ｚは０または自然数）およびＷＬｏＺについて構造を示す場合、図８の導電体ＣＷｅはワード線ＷＬｅＺとして機能し、導電体ＣＷｏはワード線ＷＬｏＺとして機能する。
導電体ＣＷｅは、部分ＣＷｅ１、ＣＷｅ２、ＣＷｅ３、ＣＷｅ４、ＣＷｅ５、ＣＷｅ６、ＣＷｅ７、ＣＷｅ８、ＣＷｅ９、およびＣＷｅ１０を含む。導電体ＣＷｅ１〜ＣＷｅ９はｘ軸に沿って延び、導電体ＣＷｅ１０はｙ軸に沿って延びる。導電体ＣＷｅ１〜ＣＷｅ９は、同じ側の端（例えば左端）において部分ＣＷｅ１０に接続されている。こうして、導電体ＣＷｅは、櫛状の形状を有する。
導電体ＣＷｏは、部分ＣＷｏ１、ＣＷｏ２、ＣＷｏ３、ＣＷｏ４、ＣＷｏ５、ＣＷｏ６、ＣＷｏ７、ＣＷｏ８、およびＣＷｏ９を含む。導電体ＣＷｏ１〜ＣＷｏ８はｘ軸に沿って延び、導電体ＣＷｏ９はｙ軸に沿って延びる。導電体ＣＷｏ１〜ＣＷｏ８は、導電体ＣＷｅ０〜ＣＷｅ９が互いに接続される側（例えば左端）と反対の側（例えば右端）において部分ＣＷｏ９に接続されている。こうして、導電体ＣＷｏは、櫛状の形状を有する。
部分ＣＷｅ１、ＣＷｏ１、ＣＷｅ２、ＣＷｏ２、ＣＷｅ３、ＣＷｏ３、ＣＷｅ４、ＣＷｏ４、ＣＷｅ５、ＣＷｏ５、ＣＷｅ６、ＣＷｏ６、ＣＷｅ７、ＣＷｏ７、ＣＷｅ８、ＣＷｏ８、およびＣＷｅ９は、この順にｙ軸に沿って上から下に向かって並ぶ。
部分ＣＷｅ１と部分ＣＷｏ１は、メモリピラーＭＰ１を挟み、メモリピラーＭＰ１と面する。部分ＣＷｏ１と部分ＣＷｅ２は、メモリピラーＭＰ９を挟み、メモリピラーＭＰ９と面する。部分ＣＷｅ２と部分ＣＷｏ２は、メモリピラーＭＰ２を挟み、メモリピラーＭＰ２と面する。部分ＣＷｏ２と部分ＣＷｅ３は、メモリピラーＭＰ１０を挟み、メモリピラーＭＰ１０と面する。部分ＣＷｅ３と部分ＣＷｏ３は、メモリピラーＭＰ３を挟み、メモリピラーＭＰ３と面する。部分ＣＷｏ３と部分ＣＷｅ４は、メモリピラーＭＰ１１を挟み、メモリピラーＭＰ１１と面する。部分ＣＷｅ４と部分ＣＷｏ４は、メモリピラーＭＰ４を挟み、メモリピラーＭＰ４と面する。部分ＣＷｏ４と部分ＣＷｅ５は、メモリピラーＭＰ１２を挟み、メモリピラーＭＰ１２と面する。部分ＣＷｅ５と部分ＣＷｏ５は、メモリピラーＭＰ５を挟み、メモリピラーＭＰ５と面する。部分ＣＷｏ５と部分ＣＷｅ６は、メモリピラーＭＰ１３を挟み、メモリピラーＭＰ１３と面する。部分ＣＷｅ６と部分ＣＷｏ６は、メモリピラーＭＰ６を挟み、メモリピラーＭＰ６と面する。部分ＣＷｏ６と部分ＣＷｅ７は、メモリピラーＭＰ１４を挟み、メモリピラーＭＰ１４と面する。部分ＣＷｅ７と部分ＣＷｏ７は、メモリピラーＭＰ７を挟み、メモリピラーＭＰ７と面する。部分ＣＷｏ７と部分ＣＷｅ８は、メモリピラーＭＰ１５を挟み、メモリピラーＭＰ１５と面する。部分ＣＷｅ８と部分ＣＷｏ８は、メモリピラーＭＰ８を挟み、メモリピラーＭＰ８と面する。部分ＣＷｏ８と部分ＣＷｅ９は、メモリピラーＭＰ１６を挟み、メモリピラーＭＰ１６と面する。
図９は、第１実施形態の半導体メモリ１の一部の構造を示し、各メモリピラーＭＰのｘｙ面に沿った断面の構造を示す。
図９に示されるとともに、図５および図７を参照して上で記述されるように、メモリピラーＭＰは、２つの導電体ＣＷの間に位置する。図５を参照して記述されたように、メモリピラーＭＰは、ｚ軸に沿って延び、絶縁体３０、半導体３１、絶縁体３２、絶縁体３３、および絶縁体３４を含む。
２つの導電体ＣＷの間には、絶縁体３５および導電体３６が設けられる。導電体３６は、各導電体ＣＷのメモリピラーＭＰと面する面および一方の導電体ＣＷと面する縁に沿って設けられている。導電体３６はまた、導電体ＣＷの表面を覆う。導電体３６は、例えば窒化チタンを含むか、窒化チタンからなる。
導電体３６の表面は、絶縁体３５により覆われている。絶縁体３５は、例えば酸化アルミニウムを含むか、酸化アルミニウムからなる。
このような構造により、メモリピラーＭＰは、絶縁体３５および導電体３６を介して、導電体ＣＷと面する。
２つの導電体ＣＷの間には、絶縁体３７が設けられている。
＜１．２．動作＞
半導体メモリ１は、セルアレイ１１の一部を特定の用途に使用することができる。そのような用途は、半導体メモリ１に電源が供給され始めた後に最初に読み出されるデータを保持することを含む。電源オン後の最初のデータの読み出しはパワーオンリードと称され、セルアレイ１１のうちのパワーオンリードされる領域は、パワーオンリード領域と称される。
図１０に示されるように、半導体メモリ１はセルアレイ１１の一部をパワーオンリード領域４１として使用することができる。パワーオンリード領域４１は、例えば、或る１つのブロックＢＬＫの一部であり、例えば、ブロックＢＬＫ０の一部である。パワーオンリード領域４１は、１つのブロックＢＬＫの全体であってもよいし、複数のブロックＢＬＫの各々の一部の組合せであってもよい。パワーオンリード領域４１は、一般に、メモリシステム５のユーザからアクセスされることができない。セルアレイ１１は、パワーオンリード領域４１以外にユーザデータ領域４２を含むことができる。ユーザデータ領域４２は、メモリシステム５のユーザによってアクセスされることができる。
メモリシステム５は、例えばパワーオンリード領域４１においては、セルトランジスタＭＴ当たり１ビットのデータを書き込む（２値でデータを書き込む）ことができる。以下の記述は、パワーオンリード領域４１に２値でデータが書き込まれる例に基づく。
図１１は、第１実施形態の半導体メモリ１の一部を示す。より具体的には、図１１は、パワーオンリード領域４１中のセルトランジスタＭＴおよび関連する要素を示し、図８と同様に或る導電体ＣＷの層を示す。ただし、図１１は、各セルトランジスタＭＴがどのストリングユニットＳＵに属するかを視覚的に理解しやすくする目的で、図８とは異なり、導電体ＣＷをストリングユニットＳＵごとに分割して示している。図１１は、例として、上記のように１つの層についてのみ示すが、他の導電体ＣＷの層についても、図１１を参照して以下に記述される構造が形成されている。
例として、図１１は、ストリングユニットＳＵ３の記憶空間がパワーオンリード領域として使用されるケースを示す。よって、ストリングユニットＳＵ３のセルトランジスタＭＴは、パワーオンリードで読み出されるデータを保持している。具体的には、以下の通りである。ストリングユニットＳＵ３は、複数のセルトランジスタＭＴ３１、複数のセルトランジスタＭＴ３２、複数のセルトランジスタＭＴ３３、および複数のセルトランジスタＭＴ３４を含んでいる。セルトランジスタＭＴ３１は、導電体ＣＢＬ（４ｐ＋１）と接続されたメモリピラーＭＰ３に形成されるセルトランジスタである。セルトランジスタＭＴ３２は、導電体ＣＢＬ（４ｐ＋２）と接続されたメモリピラーＭＰ４に形成されるセルトランジスタである。セルトランジスタＭＴ３３は、導電体ＣＢＬ（４ｐ＋３）と接続されたメモリピラーＭＰ１１に形成セルトランジスタである。セルトランジスタＭＴ３４は、導電体ＣＢＬ（４ｐ＋４）と接続されたメモリピラーＭＰ１２に形成されるセルトランジスタである。そして、セルトランジスタＭＴ３１〜ＭＴ３４は、パワーオンリードでリードされる、有効なデータを保持している。
以下、メモリピラーＭＰＷ（Ｗは自然数）に形成されるとともに導電体ＣＢＬ（４ｐ＋１）、ＣＢＬ（４ｐ＋２）、ＣＢＬ（４ｐ＋３）、およびＣＢＬ（４ｐ＋４）と接続されたトランジスタは、それぞれ、セルトランジスタＭＴＷ１、ＭＴＷ２、ＭＴＷ３、およびＭＴＷ４と称される。
セルトランジスタＭＴ３１、ＭＴ３２、ＭＴ３３、およびＭＴ３４は、各々、以下に記述される、ストリングＳＵ３とは異なるストリングユニットＳＵに属するセルトランジスタＭＴとメモリピラーを共有する。以下、同じメモリピラーＭＰに形成され、相違するストリングユニットＳＵに属する２つのセルトランジスタＭＴの一方は、他方に対して背面に位置すると称される。そして、２つの互いの背面に位置するセルトランジスタＭＴのうちの第１のセルトランジスタＭＴは、第２のセルトランジスタＭＴの背面セルトランジスタＭＴと称される場合がある。
各セルトランジスタＭＴ３１は、１つのセルトランジスタＭＴ２１の背面に位置する。すなわち、セルトランジスタＭＴ２１は、セルトランジスタＭＴ３１のストリングユニットＳＵ３と異なるストリングユニットＳＵ２に属するとともにセルトランジスタＭＴ３１と同じメモリピラーＭＰ３に形成される。
各セルトランジスタＭＴ３２は、１つのセルトランジスタＭＴ４２の背面に位置する。すなわち、セルトランジスタＭＴ４２は、セルトランジスタＭＴ３２のストリングユニットＳＵ３と異なるストリングユニットＳＵ４に属するとともにセルトランジスタＭＴ３２と同じメモリピラーＭＰ４に形成される。
各セルトランジスタＭＴ３３は、１つのセルトランジスタＭＴ４３の背面に位置する。すなわち、セルトランジスタＭＴ４３は、セルトランジスタＭＴ３３のストリングユニットＳＵ３とは異なるストリングユニットＳＵ４に属するとともにセルトランジスタＭＴ３３と同じメモリピラーＭＰ１１に形成される。
各セルトランジスタＭＴ３４は、１つのセルトランジスタＭＴ４４の背面に位置する。すなわち、セルトランジスタＭＴ４４は、セルトランジスタＭＴ３４のストリングユニットＳＵ３とは異なるストリングユニットＳＵ４に属するとともにセルトランジスタＭＴ３４と同じメモリピラーＭＰ１２に形成される。
セルトランジスタＭＴ２１、ＭＴ４２、ＭＴ４３、およびＭＴ４４は、データを保持しない。代わりに、セルトランジスタＭＴ２１、ＭＴ４２、ＭＴ４３、およびＭＴ４４は、固定の或る閾値電圧を有している状態にある。そのような状態は、セルトランジスタＭＴ２１、ＭＴ４２、ＭＴ４３、およびＭＴ４４が電圧ＶＳＳよりも高い閾値電圧を有している状態である。または、セルトランジスタＭＴ２１、ＭＴ４２、ＭＴ４３、およびＭＴ４４は、リードの間にワード線ＷＬｏＸ（Ｘは０または自然数）にリード電圧ＶＣＧＲが印加される場合のワード線ＷＬｅＸに印加される電圧、または、リードの間にワード線ＷＬｅＸにリード電圧ＶＣＧＲが印加される場合のワード線ＷＬｏＸに印加される電圧よりも高い閾値電圧を有することができる。具体的には、セルトランジスタＭＴ２１、ＭＴ４２、ＭＴ４３、およびＭＴ４４は、Ｐｒステートにある。このように、セルトランジスタＭＴ２１、ＭＴ４２、ＭＴ４３、およびＭＴ４４は特定の状態に固定され、結果として、データを保持するために使用されない。
一方、ストリングユニットＳＵ２およびＳＵ４中のセルトランジスタＭＴのうちで、ストリングユニットＳＵ３中のセルトランジスタＭＴの背面に位置しないセルトランジスタＭＴは、データを保持するために使用されることができる。具体的には、ストリングユニットＳＵ２のセルトランジスタＭＴのうち、セルトランジスタＭＴ２１以外のセルトランジスタＭＴ、すなわち、メモリピラーＭＰ２、ＭＰ９、およびＭＰ１０に形成されるセルトランジスタＭＴは、データを保持するために使用されることができる。また、ストリングユニットＳＵ４のセルトランジスタＭＴのうち、セルトランジスタＭＴ４２、ＭＴ４３、およびＭＴ４４以外のセルトランジスタＭＴ、すなわち、メモリピラーＭＰ４に形成されるセルトランジスタＭＴ４１は、データを保持するために使用されることができる。
メモリピラーＭＰ５に形成されているとともに導電体ＣＢＬ１に接続されるセルトランジスタＭＴ５１については、後の実施形態で言及される。
以上のようなデータの保持の例が、図１２に示されている。図１２は、第１実施形態の半導体メモリ１のパワーオンリード領域４１中の同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。図１２中の各独立した桝は、１つのセルトランジスタＭＴのステートを示す。各桝は、行により特定されるストリングユニットＳＵ（ＳＵ２、ＳＵ３、またはＳＵ４）に属し、各桝のセルトランジスタＭＴが含まれるストリングＳＴＲが、列により特定される導電体ＣＢＬ（ＣＢＬ１、ＣＢＬ２、ＣＢＬ３、ＣＢＬ４、…）に、ひいては、そのような導電体ＣＢＬにより実現されるビット線ＢＬに接続されている。ストリングユニットＳＵ３の各セルトランジスタＭＴと、当該セルトランジスタＭＴの背面セルトランジスタＭＴは、一点鎖線により囲まれている。
図１２に示されるように、ストリングユニットＳＵ３の各セルトランジスタＭＴは、パワーオンリードでリードされるデータに応じたステートにあることができる（斜線により示されている）。一方、ストリングユニットＳＵ２およびＳＵ４のセルトランジスタＭＴのうち、ストリングユニットＳＵ３のセルトランジスタＭＴの背面に位置するものは、データを保持せず、電圧ＶＳＳよりも高い値の閾値電圧を有し、例えばＰｒステートにある。ストリングユニットＳＵ２およびＳＵ４のセルトランジスタＭＴのうち、ストリングユニットＳＵ３のセルトランジスタＭＴの背面に位置しないものは、データを保持するために使用されることができ、すなわちデータに応じてＥｒまたはＰｒステートにあることができる。
図１１および図１２を参照して記述されるような、セルトランジスタＭＴの状態は、通常の、ストリングユニットＳＵ２、ＳＵ３、およびＳＵ４ごとの書き込みにより形成されることができる。
次に、リードについて、図１３〜図１５を参照して記述される。図１３は、第１実施形態の半導体メモリ１での動作の間のいくつかの要素に印加される電圧を時間に沿って示す。より具体的には、図１３は、パワーオンリード領域４１中の選択ブロックＢＬＫでの動作を示し、例として、選択ブロックＢＬＫのストリングユニットＳＵ３のワード線ＷＬｏ４と接続されたセルユニットＣＵからのリードの間のいくつかの要素に印加される電圧を時間に沿って示す。
図１３に示されるように、図１３の動作の開始の時点で、ビット線ＢＬ、全てのセレクトゲート線ＳＧＤＬ０〜７およびＳＧＳＬｏおよびＳＧＳＬｅ、ならびにセルソース線ＣＥＬＳＲＣに、電圧ＶＳＳが印加されている。
時刻ｔ１から時刻ｔ３にわたって、ビット線ＢＬが電圧ＶＢＬにプリチャージされる。また、時刻ｔ１から時刻ｔ３にわたって、セルソース線ＣＥＬＳＲＣに電圧ＶＳＲＣが印加される。電圧ＶＳＲＣは、電圧ＶＳＳより若干高い。
時刻ｔ２から、選択ストリングユニットＳＵ３のセレクトゲート線ＳＧＤＬ３およびストリングユニットＳＵ３と接続されたセレクトゲート線ＳＧＳＬｏに電圧ＶＳＧが印加される。また、時刻ｔ２から、選択ワード線ＷＬｏ４にリード電圧ＶＣＧＲが印加される。上記のように、パワーオンリード領域４１ではセルトランジスタＭＴに２値でデータが書き込まれ、２値データを保持するセルトランジスタＭＴからのリードには、リード電圧ＶＬ（＝ＶＳＳ）が印加される。しかし、このような例でない場合も図示するため、およびリード電圧ＶＣＧＲが印加される期間が視覚によって容易に認識されることを可能にするために、リード電圧ＶＣＧＲが電圧ＶＳＳでないケースについては、点線により描かれる。
一方、時刻ｔ２から、選択ワード線ＷＬｏ４と同じ層に形成されるとともにワード線ＷＬｅＸのＸの位置においてワード線ＷＬｏ４の「４」と同じ値を有するワード線ＷＬｅ４には、ワード線ＷＬｅ４と接続されたセルトランジスタＭＴ２１（ＭＴ２１＿４（アンダーバーに後続するＹ（Ｙは０または自然数）は、ワード線ＷＬｅＹまたはＷＬｏＹと接続されていることを表す））の閾値電圧よりも低いとともにゼロまたは正の電圧が印加される。そのような電圧は、例えば、電圧ＶＳＳである。この例に基づくと、ワード線ＷＬｅ４には、時刻ｔ０から継続して時刻ｔ２からも電圧ＶＳＳが印加される。
また、時刻ｔ２から、残りの非選択のワード線ＷＬのうち、ワード線ＷＬｅ４およびＷＬｏ４の隣の計４つのワード線ＷＬｅ３、ＷＬｅ５、ＷＬｏ３、およびＷＬｏ５以外のワード線ＷＬ、すなわち、ワード線ＷＬｏ０〜２、ＷＬｏ６、ＷＬｏ７、ＷＬｅ０〜２、ＷＬｅ６、およびＷＬｅ７には電圧ＶＲＥＡＤが印加される。電圧ＶＲＥＡＤの印加は、時刻ｔ３まで継続する。
さらに、時刻ｔ２から、ワード線ＷＬｅ４およびＷＬｏ４の隣の計４つのワード線ＷＬｅ３、ＷＬｅ５、ＷＬｏ３、およびＷＬｏ５には電圧ＶＲＥＡＤＫが印加される。電圧ＶＲＥＡＤＫは電圧ＶＲＥＡＤより若干（例えば０．５Ｖ）高い。電圧ＶＲＥＡＤＫの印加は、時刻ｔ３まで継続する。電圧ＶＲＥＡＤＫの印加は必須ではない。４つのワード線ＷＬｅ３、ＷＬｅ５、ＷＬｏ３、およびＷＬｏ５に電圧ＶＲＥＡＤが印加されてもよい。または、４つのワード線ＷＬｅ３、ＷＬｅ５、ＷＬｏ３、およびＷＬｏ５のうちの１〜３つの任意のワード線ＷＬのみに電圧ＶＲＥＡＤＫが印加され、残りのワード線ＷＬに電圧ＶＲＥＡＤが印加されてもよい。ただし、以下の記述および図面では、一例として、４つのワード線ＷＬｅ３、ＷＬｅ５、ＷＬｏ３、およびＷＬｏ５に電圧ＶＲＥＡＤＫが印加される。
以上のような電圧の印加により、選択ワード線ＷＬｏ４と接続されたセルトランジスタＭＴがオンすれば、対応するビット線ＢＬからセルソース線ＣＥＬＳＲＣに電流が流れ、オフであれば電流は流れない。この電流の流れの有無の判断により、リード対象のセルトランジスタＭＴ４によって保持されるデータが判断される。
また、上記のように、ワード線ＷＬｅ４には、リードの間、ワード線ＷＬｅ４と接続されたセルトランジスタＭＴ２１＿４の閾値電圧よりも低い電圧しか印加されない。よって、セルトランジスタＭＴ３１＿４からのデータのリードの間、セルトランジスタＭＴ２１＿４がオンすることは、高い確度で抑制される。
図１４および図１５は、第１実施形態の半導体メモリ１の一部の或る動作中の状態を示しており、図１３の時刻ｔ２から時刻ｔ３の間のストリングユニットＳＵ２およびＳＵ３中の互いの背面に位置する２つのセルトランジスタＭＴを含むとともに導電体ＣＢＬ（４ｐ＋１）と接続される２つのストリングＳＴＲの状態を示す。図１４は、ストリングユニットＳＵ３のセルトランジスタＭＴ３１＿４がリード電圧ＶＣＧＲ未満の閾値電圧を有するケースを示す。図１５は、セルトランジスタＭＴ３１＿４がリード電圧ＶＣＧＲ以上の閾値電圧を有するケースを示す。
図１４および図１５に示されるように、ストリングユニットＳＵ３のストリングＳＴＲでは、セルトランジスタＭＴ３１＿４の閾値電圧に基づいて、セル電流ＩｃｅｌｌがセルトランジスタＭＴ３１＿４を介して流れるか（図１４のケース）、流れない（図１５のケース）。セル電流Ｉｃｅｌｌは、ストリングユニットＳＵ３のストリングＳＴＲおよびストリングユニットＳＵ２のストリングＳＴＲがメモリピラーＭＰを共有しているため、ストリングユニットＳＵ２のストリングＳＴＲへ流入し、ストリングユニットＳＵ２のストリングＳＴＲを電流Ｉｍｐが流れ得る。しかし、ストリングユニットＳＵ２のストリングＳＴＲのセルトランジスタＭＴ２１＿４は、電圧ＶＳＳより高い閾値電圧を有し（例えば、Ｐｒステートにあり）、ワード線ＷＬｏ４は電圧ＶＳＳを印加されている。このため、セルトランジスタＭＴ２１＿４はオフしており、電流Ｉｍｐは、セルトランジスタＭＴ２１＿４を介して流れない。よって、電流ＩｍｐがセルトランジスタＭＴ２１＿４を流れることによってセルトランジスタＭＴ３１＿４のステートの判断に影響を与えることが抑制される。
図１４および図１５を参照して、ストリングユニットＳＵ３のリード対象セルトランジスタＭＴ３１＿４と、ストリングユニットＳＵ２のセルトランジスタＭＴ２１＿４の状態について記述された。このような状態は、ストリングユニットＳＵ３のリード対象セルトランジスタＭＴ３２、ＭＴ３３、およびＭＴ３４と、ストリングユニットＳＵ４のセルトランジスタＭＴ４２、ＭＴ４３、およびＭＴ４４の状態についても生じる。具体的には、図１４および図１５ならびに関連する記述における符号「ＳＵ２」、「ＳＧＤＬ２」、「ＭＴ３１＿４」、および「ＭＴ２１＿４」がそれぞれ「ＳＵ４」、「ＳＧＤＬ４」、「ＭＴ３２＿４」および「ＭＴ４２＿４」にそれぞれ置き換えられた状態が生じる。また、図１４および図１５ならびに関連する記述における「ＳＵ２」、「ＳＧＤＬ２」、「ＭＴ３１＿４」、および「ＭＴ２１＿４」がそれぞれ「ＳＵ４」、「ＳＧＤＬ４」、「ＭＴ３３＿４」、および「ＭＴ４３＿４」にそれぞれ置き換えられた状態が生じる。また、図１４および図１５ならびに関連する記述における「ＳＵ２」、「ＳＧＤＬ２」、「ＭＴ３１＿４」、および「ＭＴ２１＿４」がそれぞれ「ＳＵ４」、「ＳＧＤＬ４」、「ＭＴ３４＿４」、および「ＭＴ４４＿４」にそれぞれ置き換えられた状態が生じる。
＜１．３．利点（効果）＞
第１実施形態の半導体メモリ１によれば、以下に記述されるように、より簡便な構成でデータがリードされることができる。
図５に示される半導体メモリ１のように、１つのメモリピラーＭＰに、相違するストリングユニットＳＵにそれぞれ属する２つのストリングＳＴＲが形成される場合、パワーオンリード領域４１中のセルトランジスタＭＴへの以下のように２値でのデータの書き込みおよびリードが考えられる。すなわち、２つのストリングＳＴＲにおいて独立にデータが書き込まれ、こうすることによって、１つのメモリピラーＭＰに１つのストリングＳＴＲが形成されるケースよりも多くのデータが記憶されることができる。そのようにデータが書き込まれた場合、データのリードは以下のように行われ得る。例として、図１４および図１５と同じく、ストリングユニットＳＵ３のワード線ＷＬｏ４と接続されたリード対象セルトランジスタＭＴ３１＿４からデータがリードされるケースが想定される。一方、リード対象セルトランジスタＭＴ３１＿４の背面セルトランジスタＭＴ２１＿４も、第１実施形態と異なり、データを保持する。このため、セルトランジスタＭＴ２１＿４も、データに応じて、ＥｒまたはＰｒステートにある。
このような状態で、セルトランジスタＭＴ３１＿４からデータがリードされる場合、データにセルトランジスタＭＴ３１＿４の状態が正しく反映されるように、セルトランジスタＭＴ２１＿４はオフしている必要がある。そこで、セルトランジスタＭＴ２１＿４が、セルトランジスタＭＴ３１＿４からのリードの間に、確実にオフしていることを目指して、そのような電圧がワード線ＷＬ２１＿４に印加される。そのような電圧は、半導体メモリ１のように、ＥｒステートのセルトランジスタＭＴをオフさせるために負の値を有する必要がある。負の電圧の発生には、特別な回路が必要である。
第１実施形態のメモリシステム５によれば、パワーオンリード領域４１中のリード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、そのワード線ＷＬにおいてリード対象セルトランジスタＭＴからのリードの間にゼロまたは正の第１電圧を印加され、かつ第１電圧より高い閾値電圧を有する。このため、リード対象セルトランジスタＭＴからのリードの間に、当該リード対象セルトランジスタＭＴの背面セルトランジスタＭＴをオフに維持するために、背面セルトランジスタＭＴのワード線ＷＬに負のリード電圧ＶＣＧＲが印加される必要がない。このため、負電圧の生成のための回路が不要であり、半導体メモリ１が簡略化されることができる。
また、パワーオンリード領域４１は、半導体メモリ１への電源が供給され始めた直後にリードされる領域であり、その後の半導体メモリ１の動作に必要な重要な情報を保持しており、よって、パワーオンリード領域４１のデータリードの高い信頼性が求められる。そうであるにも関わらず、パワーオンリード領域４１は、半導体メモリ１への電源が供給され始めた直後にリードされるため、リードのためのパラメータ（例えば印加される電圧）の値が適切でない可能性がある。例えば、通常のリードでは半導体メモリ１の温度に基づいてリードのためのパラメータの値が決定されるのに対し、パワーオンリードでは、そのような制御が行われることができない。このため、パワーオンリード領域４１からのデータのリードの信頼性が高い必要があるにも関わらず、その実現が難しい場合がある。
第１実施形態の半導体メモリ１によれば、上記のようにパワーオンリード領域４１中のデータを保持するリード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、第１電圧より高い閾値電圧を有する。このため、リード対象セルトランジスタＭＴからのリードの間、リード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、高い確度でオフを維持し、電流を流すことを抑制される。よって、リード対象セルトランジスタＭＴのデータ（ステート）の判断に、リード対象セルトランジスタＭＴの背面セルトランジスタＭＴが干渉することが抑制され、リード対象セルトランジスタＭＴからデータが高い信頼性でリードされることができる。
（第２実施形態）
第２実施形態は、リード対象セルトランジスタＭＴの背面セルトランジスタＭＴの状態の点で、第１実施形態と異なる。第２実施形態については、第１実施形態と異なる点が以下に記述される。第１実施形態と同じ点については、第２実施形態に対して第１実施形態の記述が適用される。
図１６は、第２実施形態の半導体メモリ１のパワーオンリード領域４１中の同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。図１６において、Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、およびＸ８は、各々、対応するセルトランジスタＭＴの具体的なステートを示し、具体的には、セルトランジスタ当たり１ビットのデータの保持の例に基づくと、ＥｒまたはＰｒステートであることを示す。
図１６に示されるように、互いに背面に位置する各２つのセルトランジスタＭＴは、同じステートにある。すなわち、ストリングユニットＳＵ３の各セルトランジスタＭＴは、保持されるべきデータに応じて、ＥｒまたはＰｒステートにある。一方、ストリングユニットＳＵ２およびＳＵ４のセルトランジスタＭＴのうち、ストリングユニットＳＵ３のセルトランジスタＭＴの背面セルトランジスタＭＴは、データを保持せずに、ストリングユニットＳＵ３中の対応する背面セルトランジスタＭＴと同じステートにある。ストリングユニットＳＵ２およびＳＵ４のセルトランジスタＭＴのうち、ストリングユニットＳＵ３のセルトランジスタＭＴの背面に位置しないセルトランジスタＭＴ、例えば、ストリングユニットＳＵ４の導電体ＣＢＬ（４ｐ＋１）と接続されたセルトランジスタＭＴ、ストリングユニットＳＵ２の導電体ＣＢＬ（４ｐ＋２）、ＣＢＬ（４ｐ＋３）、またはＣＢＬ（４ｐ＋４）と接続されたセルトランジスタＭＴは、データを保持するために使用されることができ、すなわちデータに応じたステートにあることができる。
各配線への電圧の印加については、第１実施形態（図１３）と同じである。すなわち、パワーオンリード領域４１中の選択ブロックＢＬＫのストリングユニットＳＵ３のワード線ＷＬｏ４と接続されたセルユニットＣＵからのリードの間のいくつかの要素に印加される電圧については、図１３と同じである。
図１７に示されるように、時刻２から時刻ｔ３の間、ワード線ＷＬｏ４と同じ層に形成されるとともにワード線ＷＬｏＸのＸの位置においてワード線ＷＬｏ４の「４」と同じ値を有するワード線ＷＬｅ４に、ワード線ＷＬｏ４と同じくリード電圧ＶＣＧＲが印加される。
以上のような電圧の印加により、ストリングユニットＳＵ３のセルトランジスタＭＴ３１＿４、ＭＴ３２＿４、ＭＴ３３＿４、およびＭＴ３４＿４に加えて、セルトランジスタＭＴ３１＿４、ＭＴ３２＿４、ＭＴ３３＿４、およびＭＴ３４＿４の背面セルトランジスタＭＴ２１＿４、ＭＴ４２＿４、ＭＴ４３＿４、およびＭＴ４４＿４も選択された状態が形成される。
このように、セルトランジスタＭＴ３１＿４に保持されるデータが、互いに背面に位置するセルトランジスタＭＴ３１＿４およびＭＴ２１＿４によって保持される形になる。また、セルトランジスタＭＴ３２＿４に保持されるデータが、互いに背面に位置するセルトランジスタＭＴ３２＿４およびＭＴ４２＿４によって保持される形になる。また、セルトランジスタＭＴ３３＿４に保持されるデータが、互いに背面に位置するセルトランジスタＭＴ３３＿４およびＭＴ４３＿４によって保持される形になる。また、セルトランジスタＭＴ３４＿４に保持されるデータが、互いに背面に位置するセルトランジスタＭＴ３４＿４およびＭＴ４４＿４によって保持される形になる。
そして、互いに背面に位置するセルトランジスタＭＴ３１＿４およびＭＴ２１＿４がオンすれば、対応するビット線ＢＬからセルソース線ＣＥＬＳＲＣに電流が流れ、オフであれば電流は流れない。この電流の流れの有無の判断により、リード対象セルトランジスタＭＴ３１＿４によって保持されるデータが判断される。
同様に、互いに背面に位置するセルトランジスタＭＴ３２＿４およびＭＴ４２＿４がオンすれば、対応するビット線ＢＬからセルソース線ＣＥＬＳＲＣに電流が流れ、オフであれば電流は流れない。また、互いに背面に位置するセルトランジスタＭＴ３３＿４およびＭＴ４３＿４がオンすれば、対応するビット線ＢＬからセルソース線ＣＥＬＳＲＣに電流が流れ、オフであれば電流は流れない。また、互いに背面に位置するセルトランジスタＭＴ３４＿４および４４＿４がオンすれば、対応するビット線ＢＬからセルソース線ＣＥＬＳＲＣに電流が流れ、オフであれば電流は流れない。
図１８および図１９は、第２実施形態の半導体メモリ１の一部の或る動作中の状態を示しており、図１７の時刻ｔ２から時刻ｔ３の間のストリングユニットＳＵ２およびＳＵ３中の互いに背面に位置する２つのセルトランジスタＭＴを含むとともに導電体ＣＢＬ（ｐ＋１）と接続される２つのストリングＳＴＲの状態を示す。図１８は、ストリングユニットＳＵ３のセルトランジスタＭＴ３１＿４がリード電圧ＶＣＧＲ以下の閾値電圧を有するケースを示す。図１９は、セルトランジスタＭＴ３１＿４がリード電圧ＶＣＧＲ超の閾値電圧を有するケースを示す。
図１８および図１９に示されるように、ストリングユニットＳＵ３のストリングＳＴＲでは、セルトランジスタＭＴ３１＿４の閾値電圧に基づいて、セル電流Ｉｃｅｌｌが流れるか（図１８のケース）、セル電流Ｉｃｅｌｌが流れない（図１９のケース）。このとき、ストリングユニットＳＵ２でも、セルトランジスタＭＴ２１＿４は、セルトランジスタＭＴ３１＿４と同じデータを保持し、ワード線ＷＬｅ４において、ワード線ＷＬｏ４とともにリード電圧ＶＣＧＲを印加される。このため、図１８に示されるように、リード電圧ＶＣＧＲの印加によりセルトランジスタＭＴ３１＿４がオンするのであれば、セルトランジスタＭＴ２１＿４もオンして、セルトランジスタＭＴ２１＿４を電流Ｉｍｐが流れる。一方、図１９に示されるように、リード電圧ＶＣＧＲの印加によってもセルトランジスタＭＴ３１＿４がオフを維持するのであれば、セルトランジスタＭＴ２１＿４もオフを維持する。よって、セルトランジスタＭＴ２１＿４の状態がセル電流Ｉｃｅｌｌに影響を与えることは回避され、むしろセルトランジスタＭＴ２１＿４はセル電流Ｉｃｅｌｌをアシストし、すなわちセル電流Ｉｃｅｌｌが流れない（セル電流Ｉｃｅｌｌの大きさがゼロ）場合とセル電流Ｉｃｅｌｌが流れる場合との間のセル電流Ｉｃｅｌｌの値の差を増幅する。
図１８および図１９を参照して、リード対象セルトランジスタＭＴ３１＿４と、セルトランジスタＭＴ２１＿４の状態について記述された。このような状態は、図１４および図１５について第１実施形態において記述されたように、ストリングユニットＳＵ３のリード対象セルトランジスタＭＴ３２、ＭＴ３３、およびＭＴ３４と、ストリングユニットＳＵ４のセルトランジスタＭＴ４２、ＭＴ４３、およびＭＴ４４の状態についても生じる。具体的には、図中の符号「ＳＵ２」、「ＳＧＤＬ２」、「ＭＴ３１＿４」、および「ＭＴ２１＿４」がそれぞれ「ＳＵ４」、「ＳＧＤＬ４」、「ＭＴ３２＿４」および「ＭＴ４２＿４」にそれぞれ置き換えられた状態が生じる。また、図中の符号「ＳＵ２」、「ＳＧＤＬ２」、「ＭＴ３１＿４」、および「ＭＴ２１＿４」がそれぞれ「ＳＵ４」、「ＳＧＤＬ４」、「ＭＴ３３＿４」、および「ＭＴ４３＿４」にそれぞれ置き換えられた状態が生じる。また、図中の符号「ＳＵ２」、「ＳＧＤＬ２」、「ＭＴ３１＿４」、および「ＭＴ２１＿４」がそれぞれ「ＳＵ４」、「ＳＧＤＬ４」、「ＭＴ３４＿４」、および「ＭＴ４４＿４」にそれぞれ置き換えられた状態が生じる。
第２実施形態の半導体メモリ１によれば、パワーオンリード領域４１中のデータを保持するリード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、当該リード対象セルトランジスタＭＴと同じデータを保持し（同じステートにあり）、リード対象セルトランジスタＭＴからのリードの間に選択された状態に置かれる。このため、リード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、当該リード対象セルトランジスタＭＴがオンするのであればともにオンし、当該リード対象セルトランジスタＭＴがオフを維持するのであればともにオフを維持する。よって、リード対象セルトランジスタＭＴの背面セルトランジスタＭＴの状態がセル電流Ｉｃｅｌｌに影響を与えることは回避され、むしろリード対象セルトランジスタＭＴの背面セルトランジスタＭＴはセル電流Ｉｃｅｌｌをアシストする。このため、リード対象セルトランジスタＭＴからデータが高い信頼性でリードされることができる。
（第３実施形態）
第３実施形態は、第１実施形態に基づき、第１実施形態に付加的に実施され得る。
パワーオンリード領域４１に保持されるデータのような重要なおよび（または）動作が不安定な状態でリードされるデータは、複数のストリングユニットＳＵのそれぞれのセルユニットＣＵに重複して書き込まれるとともに複数のセルユニットＣＵが並行して選択されてリードされる場合がある。このようなデータの保持およびリードは、以下、多重選択と称され、第３実施形態は、第１実施形態に多重選択が適用された形態である。
図２０は、第３実施形態の半導体メモリ１の或るブロックＢＬＫの使用の例を示す。図２０に示されるように、例えばブロックＢＬＫ０はパワーオンリード領域４１を含む。パワーオンリード領域４１の少なくとも２つのストリングユニットＳＵ、例えばストリングユニットＳＵ１およびＳＵ２のそれぞれの少なくとも計２つのセルユニットＣＵは、同じデータＡを保持し、すなわち、多重選択される。多重選択されるセルユニットＣＵが、セルトランジスタＭＴ当たり１ビットのデータを保持する場合、これらセルユニットＣＵの各ページは、同一データを保持する。多重選択されるセルユニットＣＵが、セルトランジスタＭＴ当たり２ビットのデータを保持する場合、当該セルユニットＣＵの各上位ページは同一のデータを保持し、当該セルユニットＣＵの各下位ページは同一のデータを保持する。ストリングユニットＳＵ３のセルユニットＣＵとして代表的に描かれているように、その他のストリングユニットＳＵのセルユニットＣＵは、ストリングユニットＳＵ１およびＳＵ３のセルユニットＣＵとは異なるデータを保持する。
図２１は、第３実施形態の半導体メモリ１のパワーオンリード領域４１中の同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。図２１は、ストリングユニットＳＵ３と、ストリングユニットＳＵ３のアドレス、すなわち「３」と同じく奇数のアドレスを有するストリングユニットＳＵが多重選択される例に基づく。具体例として、ストリングユニットＳＵ３およびＳＵ５が、多重選択される例、すなわち同一のデータを保持する例に基づく。図２１では、多重選択されるストリングユニットＳＵ３およびＳＵ５中のセルトランジスタＭＴを表す桝は、斜線を含んでいる。
図２１に示されるように、ストリングユニットＳＵ３およびＳＵ５において、同じビット線ＢＬに接続される２つのセルトランジスタＭＴは同じステートにある。
加えて、ストリングユニットＳＵ５に並ぶストリングユニットＳＵ４およびＳＵ６中の特定のセルトランジスタＭＴは、ストリングユニットＳＵ５中のセルトランジスタＭＴの背面に位置する。具体的には、以下の通りである。
ストリングユニットＳＵ５の導電体ＣＢＬ（ｐ＋１）と接続されるセルトランジスタＭＴは、ストリングユニットＳＵ４の導電体ＣＢＬ（ｐ＋１）と接続されるセルトランジスタＭＴの背面に位置する。ストリングユニットＳＵ５の導電体ＣＢＬ（ｐ＋２）、ＣＢＬ（ｐ＋３）、およびＣＢＬ（ｐ＋４）とそれぞれ接続されるセルトランジスタＭＴは、ストリングユニットＳＵ６の導電体ＣＢＬ（ｐ＋２）、ＣＢＬ（ｐ＋３）、およびＣＢＬ（ｐ＋４）とそれぞれ接続されるセルトランジスタＭＴの背面に位置する。
そして、ストリングユニットＳＵ３およびＳＵ５のセルトランジスタＭＴの背面トランジスタＭＴは、第１実施形態と同じく、リードの間にワード線ＷＬｏＸにリード電圧ＶＣＧＲが印加される場合のワード線ＷＬｅＸに印加される電圧、または、リードの間にワード線ＷＬｅＸにリード電圧ＶＣＧＲが印加される場合のワード線ＷＬｏＸに印加される電圧よりも高い閾値電圧を有することができる。例として、背面セルトランジスタＭＴは、Ｐｒステートにあることができる。
ストリングユニットＳＵ２およびＳＵ６中のセルトランジスタＭＴのうちでストリングユニットＳＵ３またはＳＵ５のセルトランジスタＭＴの背面に位置しないセルトランジスタＭＴは、データを保持するために使用されることができる。具体的には、ストリングユニットＳＵ２のセルトランジスタＭＴのうち、導電体ＣＢＬ（ｐ＋２）、ＣＢＬ（ｐ＋３）、またはＣＢＬ（ｐ＋４）に接続されるセルトランジスタＭＴは、データを保持するために使用されることができる。また、ストリングユニットＳＵ６のセルトランジスタＭＴのうち、導電体ＣＢＬ（ｐ＋１）と接続されるセルトランジスタＭＴは、データを保持するために使用されることができる。
図２２は、第３実施形態の半導体メモリ１での動作の間のいくつかの要素に印加される電圧を時間に沿って示す。より具体的には、図２２は、パワーオンリード領域４１中の選択ブロックＢＬＫでの動作を示し、例として、選択ブロックＢＬＫのストリングユニットＳＵ３およびＳＵ５が多重選択されるとともにワード線ＷＬｏ４と接続されたセルユニットＣＵからのリードの間のいくつかの要素に印加される電圧を時間に沿って示す。以下、第１実施形態（図１３）と異なる点が主に記述される。
図２２に示されるように、時刻ｔ２から時刻ｔ３の間、多重選択されるストリングユニットＳＵ３およびＳＵ５のそれぞれのセレクトゲート線ＳＧＤＬ３およびＳＧＤＬ５に電圧ＶＳＧが印加される。このような電圧の印加により、各ビット線ＢＬとセルソース線ＣＥＬＳＲＣとの間に、ストリングユニットＳＵ３のストリングＳＴＲおよびストリングユニットＳＵ５のストリングＳＴＲが電気的に接続される。
選択されたストリングユニットＳＵ３およびＳＵ５のストリングＳＴＲの状態、およびリード対象のセルトランジスタＭＴの背面セルトランジスタＭＴが属するストリングＳＴＲの状態については、第１実施形態（図１４および図１５）と同じである。すなわち、図１４および図１５ならびに関連する記述におけるストリングユニットＳＵ２およびＳＵ３のそれぞれのストリングＳＴＲの状態が、ストリングユニットＳＵ２、ＳＵ３、ＳＵ４、ＳＵ５、およびＳＵ６のうちの互いに背面に位置する２つのセルトランジスタＭＴをそれぞれ含んだ２つのストリングユニットＳＵのそれぞれのストリングＳＴＲにおいて生じる。
第３実施形態によれば、第１実施形態と同じく、パワーオンリード領域４１中のデータを保持するリード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、データを保持することに使用されずに高い閾値電圧を有する状態（例えば、Ｐｒステート）にある。このため、第１実施形態と同じ利点を得られる。
さらに、第３実施形態によれば、パワーオンリード領域４１中の２つのセルユニットＣＵに同一のデータが保持され、当該２つのセルユニットＣＵからデータがリードされる。このため、仮に一方のセルユニットＣＵに不良の個所が含まれていても、他方のセルユニットＣＵからのデータのリードが可能であり、全体として、パワーオンリードでデータが高い信頼性でリードされることができる。多重選択される２つのセルユニットＣＵのいずれにおいても、そのようなセルユニットＣＵのセルトランジスタＭＴの背面セルトランジスタＭＴがデータを保持することに使用されずに高い閾値電圧を有する状態にある。このため、リード対象のセルトランジスタＭＴからデータが一層高い信頼性でリードされることができる。
（第４実施形態）
第４実施形態は、第２実施形態に基づき、第２実施形態に多重選択が適用された形態である。
図２３は、第４実施形態の半導体メモリ１のパワーオンリード領域４１中の同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。図２３に示されるように、第３実施形態と同じく、パワーオンリード領域４１の少なくとも２つのセルユニットＣＵは、同じデータを保持し、例えばストリングユニットＳＵ３およびＳＵ５において同じビット線ＢＬに接続される２つのセルトランジスタＭＴは同じステートにある。
加えて、ストリングユニットＳＵ３およびＳＵ５の各リード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、第２実施形態と同じく、当該リード対象セルトランジスタＭＴと同じステートにある。
ストリングユニットＳＵ２およびＳＵ６のセルトランジスタＭＴのうち、ストリングユニットＳＵ３またはＳＵ５のセルトランジスタＭＴの背面に位置しないセルトランジスタＭＴは、データを保持するために使用されることができ、すなわち、データに応じたステートにあることができる。具体的には、ストリングユニットＳＵ６のセルトランジスタＭＴのうちの導電体ＣＢＬ（４ｐ＋１）と接続されるセルトランジスタＭＴ、ストリングユニットＳＵ２のセルトランジスタＭＴのうちの導電体ＣＢＬ（４ｐ＋２）、ＣＢＬ（４ｐ＋３）、またはＣＢＬ（４ｐ＋４）と接続されるセルトランジスタＭＴは、データを保持するために使用されることができる。
図２４は、第４実施形態の半導体メモリ１での動作の間のいくつかの要素に印加される電圧を時間に沿って示す。より具体的には、図２４は、パワーオンリード領域４１中の選択ブロックＢＬＫでの動作を示し、例として、選択ブロックＢＬＫのストリングユニットＳＵ３およびＳＵ５が多重選択されるとともにワード線ＷＬｏ４と接続されたセルユニットＣＵからのリードの間のいくつかの要素に印加される電圧を時間に沿って示す。以下、第２実施形態（図１７）と異なる点が主に記述される。
図２４に示されるように、時刻ｔ２から時刻ｔ３の間、多重選択されるストリングユニットＳＵ３およびＳＵ５のそれぞれのセレクトゲート線ＳＧＤＬ３およびＳＧＤＬ５に電圧ＶＳＧが印加される。このような電圧の印加により、各ビット線ＢＬとセルソース線ＣＥＬＳＲＣとの間に、ストリングユニットＳＵ３のストリングＳＴＲおよびストリングユニットＳＵ５のストリングＳＴＲが電気的に接続される。
選択されたストリングユニットＳＵ３およびＳＵ５のストリングＳＴＲと、リード対象のセルトランジスタＭＴの背面セルトランジスタＭＴが属するストリングＳＴＲとの状態については、第２実施形態（図１８および図１９）と同じである。すなわち、図１８および図１９ならびに関連する記述におけるストリングユニットＳＵ２およびＳＵ３のそれぞれのストリングＳＴＲの状態が、ストリングユニットＳＵ２、ＳＵ３、ＳＵ４、ＳＵ５、およびＳＵ６のうちの互いに背面に位置する２つのセルトランジスタＭＴをそれぞれ含んだ２つのストリングユニットＳＵのそれぞれのストリングＳＴＲにおいて生じる。
第４実施形態によれば、第２実施形態と同じく、パワーオンリード領域４１中のデータを保持するリード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、当該リード対象セルトランジスタＭＴと同じデータを保持し、リード対象セルトランジスタＭＴからのリードの間に選択された状態に置かれる。このため、第２実施形態と同じ利点を得られる。
さらに、第４実施形態によれば、第３実施形態と同じく、パワーオンリード領域４１中の２つのセルユニットＣＵに同一のデータが保持され、当該２つのセルユニットＣＵからデータがリードされる。このため、リード対象のセルトランジスタＭＴからデータが一層高い信頼性でリードされることができる。
（第５実施形態）
第５実施形態は、第１実施形態に基づき、第１実施形態に第３実施形態とは異なる形で多重選択が適用された形態である。
図２５は、第５実施形態の半導体メモリ１のパワーオンリード領域４１中の同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。図２５に示されるように、第３実施形態と同じく、パワーオンリード領域４１の少なくとも２つのセルユニットＣＵは、同じデータを保持する。一方、第３実施形態と異なり、アドレスの隣り合う２つのストリングユニットＳＵ、例えば、ストリングユニットＳＵ３およびＳＵ４が同じデータを保持し、すなわち、ストリングユニットＳＵ３およびＳＵ４において同じ導電体ＣＢＬに接続される２つのセルトランジスタＭＴは同じステートにある。
多重選択されるストリングユニットＳＵ３およびＳＵ４の同じ導電体ＣＢＬ（４ｐ＋１）に接続される２つのセルトランジスタＭＴは、互いの背面に位置しない。このため、ストリングユニットＳＵ３の導電体ＣＢＬ（４ｐ＋１）に接続されるセルトランジスタＭＴの背面に位置する、ストリングユニットＳＵ２の導電体ＣＢＬ（４ｐ＋１）と接続されるセルトランジスタＭＴは、データを保持することに使用されない。代わりに、背面セルトランジスタＭＴは、そのワード線ＷＬにおいてリード電圧ＶＣＧＲを印加されてもオンしない閾値電圧を有する。例えば、背面セルトランジスタＭＴは、Ｐｒステートにある。
同様に、ストリングユニットＳＵ４の導電体ＣＢＬ（４ｐ＋１）に接続されるセルトランジスタＭＴ４１の背面に位置する、ストリングユニットＳＵ５の導電体ＣＢＬ（４ｐ＋１）と接続されるセルトランジスタＭＴは、データを保持することに使用されない。代わりに、背面セルトランジスタＭＴは、そのワード線ＷＬにおいてリード電圧ＶＣＧＲを印加されてもオンしない閾値電圧を有する。例えば、背面セルトランジスタＭＴは、Ｐｒステートにある。
ストリングユニットＳＵ２およびＳＵ５中のセルトランジスタＭＴのうちでストリングユニットＳＵ３またはＳＵ４のセルトランジスタＭＴの背面に位置しないセルトランジスタＭＴは、データを保持するために使用されることができる。具体的には、ストリングユニットＳＵ２またはＳＵ５のセルトランジスタＭＴのうち、導電体ＣＢＬ（４ｐ＋２）、ＣＢＬ（４ｐ＋３）、またはＣＢＬ（４ｐ＋４）に接続されるセルトランジスタＭＴは、データを保持するために使用されることができる。
図２６は、第５実施形態の半導体メモリ１での動作の間のいくつかの要素に印加される電圧を時間に沿って示す。より具体的には、図２６は、パワーオンリード領域４１中の選択ブロックＢＬＫでの動作を示し、例として、選択ブロックＢＬＫのストリングユニットＳＵ３およびＳＵ４が多重選択されるとともにワード線ＷＬｏ４と接続されたセルユニットＣＵからのリードの間のいくつかの要素に印加される電圧を時間に沿って示す。以下、第１実施形態（図１３）と異なる点が主に記述される。
図２６に示されるように、時刻ｔ２から時刻ｔ３の間、多重選択されるストリングユニットＳＵ３およびＳＵ４のそれぞれのセレクトゲート線ＳＧＤＬ３およびＳＧＤＬ４に電圧ＶＳＧが印加される。また、時刻ｔ２から時刻ｔ３の間、セレクトゲート線ＳＧＳＬｏおよびＳＧＳＬｅに電圧ＶＳＧが印加される。このような電圧の印加により、各ビット線ＢＬとセルソース線ＣＥＬＳＲＣとの間に、ストリングユニットＳＵ３のストリングＳＴＲおよびストリングユニットＳＵ４のストリングＳＴＲが電気的に接続される。
また、時刻ｔ２からｔ３の間、ワード線ＷＬｏ４およびＷＬｅ４にリード電圧ＶＣＧＲが印加される。この電圧の印加により、セルトランジスタＭＴ３１＿４およびＭＴ４１＿４のデータに基づいて、セルトランジスタＭＴ３１＿４およびＭＴ４１＿４をセル電流Ｉｃｅｌｌが流れるか、流れず、セルトランジスタＭＴ３１＿４およびＭＴ４１＿４のステートが判断されることができる。
図２７および図２８は、第５実施形態の半導体メモリ１の一部の或る動作中の状態を示しており、図２６の時刻ｔ２から時刻ｔ３の間のストリングユニットＳＵ２およびＳＵ３中の互いに背面に位置する２つのセルトランジスタＭＴを含むとともに導電体ＣＢＬ（４ｐ＋１）と接続される２つのストリングＳＴＲの状態を示す。
図２７および図２８に示されるように、ストリングユニットＳＵ３のストリングＳＴＲでは、セルトランジスタＭＴ３１＿４の閾値電圧に基づいて、セル電流ＩｃｅｌｌがセルトランジスタＭＴ３１＿４を介して流れるか（図２７のケース）、流れない（図２８のケース）。一方、ストリングユニットＳＵ２のストリングＳＴＲのセルトランジスタＭＴ２１＿４は、Ｐｒステート等の高い閾値電圧を有する状態にあるため、リード電圧ＶＣＧＲを受け取っても、オンしない。よって、電流Ｉｍｐは、セルトランジスタＭＴ２１＿４を介して流れない。このため、電流ＩｍｐがセルトランジスタＭＴ２１＿４を流れることによってセルトランジスタＭＴ３１＿４のステートの判断に影響を与えることが抑制される。
選択されたストリングユニットＳＵ４およびストリングユニットＳＵ５のうちで導電体ＣＢＬ（４ｐ＋１）に接続されたストリングＳＴＲの状態については、図２７および図２８と同様である。具体的には、図中の符号「ＳＵ２」、「ＳＵ３」、「ＳＧＤＬ２」、および「ＳＧＤＬ３」が、それぞれ、「ＳＵ５」、「ＳＵ４」、「ＳＧＤＬ５」、および「ＳＧＤＬ４」に置き換えられた状態が生じる。
第５実施形態によれば、パワーオンリード領域４１中のデータを保持するリード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、データを保持することに使用されずに、例えば、Ｐｒステートにある。このため、第１実施形態と同じく、負電圧の生成のための回路が不要であり、また、リード対象セルトランジスタＭＴのデータ（ステート）の判断に、リード対象セルトランジスタＭＴの背面セルトランジスタＭＴが干渉することが抑制されることができる。
さらに、第５実施形態によれば、第３実施形態と同じく、パワーオンリード領域４１中の２つのセルユニットＣＵに同一のデータが保持され、当該２つのセルユニットＣＵからデータがリードされる。このため、第３実施形態と同じ利点を得られる。
（第６実施形態）
第６実施形態は、第２実施形態に基づき、第２実施形態に第４実施形態とは異なる形で多重選択が適用された形態である。
図２９は、第６実施形態の半導体メモリ１のパワーオンリード領域４１中の同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。図２９に示されるように、第５実施形態と同じく、パワーオンリード領域４１のアドレスの隣り合う２つのストリングユニットＳＵ、例えばストリングユニットＳＵ３およびＳＵ４が多重選択され、よって、ストリングユニットＳＵ３およびＳＵ４は同じデータを保持する。
加えて、ストリングユニットＳＵ３およびＳＵ４のセルトランジスタＭＴの各リード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、第２実施形態と同じく、当該リード対象セルトランジスタＭＴと同じステートにある。
ストリングユニットＳＵ２およびＳＵ５のセルトランジスタＭＴのうち、ストリングユニットＳＵ３またはＳＵ４のセルトランジスタＭＴの背面に位置しないセルトランジスタＭＴは、データを保持するために使用されることができ、すなわち、データに応じたステートにあることができる。具体的には、ストリングユニットＳＵ２およびＳＵ５のセルトランジスタＭＴのうちの導電体ＣＢＬ（４ｐ＋２）、ＣＢＬ（４ｐ＋３）、またはＣＢＬ（４ｐ＋４）と接続されるセルトランジスタＭＴは、データを保持するために使用されることができる。
図３０は、第６実施形態の半導体メモリ１での動作の間のいくつかの要素に印加される電圧を時間に沿って示す。より具体的には、図３０は、パワーオンリード領域４１中の或る選択ブロックＢＬＫでの動作を示し、例として、選択ブロックＢＬＫのストリングユニットＳＵ３およびＳＵ４が多重選択されるとともにワード線ＷＬｏ４と接続されたセルユニットＣＵからのリードの間のいくつかの要素に印加される電圧を時間に沿って示す。以下、第２実施形態（図１７）と異なる点が主に記述される。
図３０に示されるように、時刻ｔ２から時刻ｔ３の間、多重選択されるストリングユニットＳＵ３およびＳＵ４のそれぞれのセレクトゲート線ＳＧＤＬ３およびＳＧＤＬ４に電圧ＶＳＧが印加される。また、時刻ｔ２から時刻ｔ３の間、セレクトゲート線ＳＧＳＬｏおよびＳＧＳＬｅに電圧ＶＳＧが印加される。このような電圧の印加により、各ビット線ＢＬとセルソース線ＣＥＬＳＲＣとの間に、ストリングユニットＳＵ３およびＳＵ４の各々のストリングＳＴＲが電気的に接続される。
また、時刻ｔ２からｔ３の間、ワード線ＷＬｏ４およびＷＬｅ４にリード電圧ＶＣＧＲが印加される。この電圧の印加により、セルトランジスタＭＴ３１＿４およびＭＴ４１＿４のデータに基づいて、セルトランジスタＭＴ３１＿４およびＭＴ４１＿４をセル電流Ｉｃｅｌｌが流れるか、流れず、セルトランジスタＭＴ３１＿４およびＭＴ４１＿４のステートが判断されることができる。
選択されたストリングユニットＳＵ３およびストリングユニットＳＵ２のうちで導電体ＣＢＬ（４ｐ＋１）に接続されたストリングＳＴＲの状態については、第２実施形態（図１８および図１９）と同じである。
また、選択されたストリングユニットＳＵ４およびストリングユニットＳＵ５のうちで導電体ＣＢＬ（４ｐ＋１）に接続されたストリングＳＴＲの状態についても、第２実施形態（図１８および図１９）と同様である。具体的には、図１８および図１９ならびに関連する記述における符号「ＳＵ２」、「ＳＵ３」、「ＳＧＤＬ２」、および「ＳＧＤＬ３」が、それぞれ、「ＳＵ５」、「ＳＵ４」、「ＳＧＤＬ５」、および「ＳＧＤＬ４」に置き換えられた状態が生じる。
第６実施形態によれば、第２実施形態と同じく、パワーオンリード領域４１中のデータを保持するリード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、当該リード対象セルトランジスタＭＴと同じデータを保持し、リード対象セルトランジスタＭＴからのリードの間に選択された状態に置かれる。このため、第２実施形態と同じ利点を得られる。
さらに、第６実施形態によれば、第３実施形態と同じく、パワーオンリード領域４１中の２つのセルユニットＣＵに同一のデータが保持され、当該２つのセルユニットＣＵからデータがリードされる。このため、第３実施形態と同じ利点を得られる。
（第７実施形態）
第７実施形態は、第２実施形態に基づき、第４および第６実施形態とは異なる形で多重選択が適用された形態である。
図３１は、第７実施形態の半導体メモリ１のパワーオンリード領域４１中の同じ層に位置するいくつかのセルトランジスタＭＴのデータの保持を示す。図３１に示されるように、アドレスの連続する３つのストリングユニットＳＵ、例えばＳＵ２、ＳＵ３、およびＳＵ４が多重選択され、よって、ストリングユニットＳＵ２、ＳＵ３、およびＳＵ４は同じデータを保持する。具体的には、ストリングユニットＳＵ２、ＳＵ３、およびＳＵ４において同じビット線ＢＬに接続される３つのセルトランジスタＭＴは同じステートにある。
ストリングユニットＳＵ３の全てのセルトランジスタＭＴは、ストリングユニットＳＵ２またはＳＵ４のいずれかのセルトランジスタＭＴの背面に位置する。一方、ストリングユニットＳＵ２およびＳＵ５のいくつかのセルトランジスタＭＴは、ストリングユニットＳＵ４のセルトランジスタＭＴの背面に位置せず、ストリングユニットＳＵ１またはＳＵ５のセルトランジスタＭＴの背面に位置する。このため、第２実施形態と同様に、ストリングユニとＳＵ１およびＳＵ５のセルトランジスタＭＴのうち、ストリングユニットＳＵ２またはＳＵ４のリード対象セルトランジスタＭＴの背面セルトランジスタＭＴは、当該リードセルトランジスタＭＴと同じステートにある。具体的には、ストリングユニットＳＵ１のセルトランジスタＭＴのうち、導電体ＣＢＬ（４ｐ＋２）、ＣＢＬ（４ｐ＋３）、またはＣＢＬ（４ｐ＋４）と接続されたセルトランジスタＭＴは、それぞれの背面セルトランジスタＭＴと同じステートにある。また、ストリングユニットＳＵ５のセルトランジスタＭＴのうち、導電体ＣＢＬ（４ｐ＋１）と接続されたセルトランジスタＭＴは、それぞれの背面セルトランジスタＭＴと同じステートにある。
ストリングユニットＳＵ１およびＳＵ５のセルトランジスタＭＴのうち、ストリングユニットＳＵ２またはＳＵ４のセルトランジスタＭＴの背面に位置しないセルトランジスタＭＴはデータを保持するために使用されることができ、すなわち、データに応じたステートにあることができる。具体的には、ストリングユニットＳＵ１のセルトランジスタＭＴのうちの導電体ＣＢＬ（４ｐ＋１）と接続されるセルトランジスタＭＴ、およびストリングユニットＳＵ５のセルトランジスタＭＴのうちの導電体ＣＢＬ（４ｐ＋２）、（４ｐ＋３）、またはＣＢＬ（４ｐ＋４）と接続されるセルトランジスタＭＴは、データを保持するために使用されることができる。
図３２は、第７実施形態の半導体メモリ１での動作の間のいくつかの要素に印加される電圧を時間に沿って示す。より具体的には、図３２は、パワーオンリード領域４１中の選択ブロックＢＬＫでの動作を示し、例として、選択ブロックＢＬＫのストリングユニットＳＵ２、ＳＵ３、およびＳＵ４が多重選択されるとともにワード線ＷＬｏ４と接続されたセルユニットＣＵからのリードの間のいくつかの要素に印加される電圧を時間に沿って示す。以下、第２実施形態（図１７）と異なる点が主に記述される。
図３２に示されるように、時刻ｔ２から時刻ｔ３の間、多重選択されるストリングユニットＳＵ２、ＳＵ３、およびＳＵ４のそれぞれのセレクトゲート線ＳＧＤＬ２、ＳＧＤＬ３、およびＳＧＤＬ４に電圧ＶＳＧが印加される。また、時刻ｔ２から時刻ｔ３の間、セレクトゲート線ＳＧＳＬｏおよびＳＧＳＬｅに電圧ＶＳＧが印加される。このような電圧の印加により、各ビット線ＢＬとセルソース線ＣＥＬＳＲＣとの間に、ストリングユニットＳＵ２、ＳＵ３、およびＳＵ４の各々のストリングＳＴＲが電気的に接続される。
また、時刻ｔ２から時刻ｔ３の間、ワード線ＷＬｏ４およびワード線ＷＬｅ４にリード電圧ＶＣＧＲが印加される。この電圧の印加により、セルトランジスタＭＴ２１＿４、ＭＴ３１＿４、およびＭＴ４１＿４のデータに基づいて、セルトランジスタＭＴ２１＿４、ＭＴ３１＿４、およびＭＴ４１＿４をセル電流Ｉｃｅｌｌが流れるか、流れず、セルトランジスタＭＴ２１＿４、ＭＴ３１＿４、およびＭＴ４１＿４のステートが判断されることができる。
図３３および図３４は、第７実施形態の半導体メモリ１の一部の或る動作中の状態を示しており、図３２の時刻ｔ２から時刻ｔ３の間のストリングユニットＳＵ４およびＳＵ５中の互いに背面に位置する２つのセルトランジスタＭＴを含むとともに導電体ＣＢＬ１と接続される２つのストリングＳＴＲの状態を示す。図３３は、ストリングユニットＳＵ４のセルトランジスタＭＴ４１＿４がリード電圧ＶＣＧＲ以下の閾値電圧を有するケースを示す。図３４は、セルトランジスタＭＴ４１＿４がリード電圧ＶＣＧＲ超の閾値電圧を有するケースを示す。
図３３および図３４に示されるように、ストリングユニットＳＵ４のストリングＳＴＲでは、セルトランジスタＭＴ４１＿４の閾値電圧に基づいて、セル電流Ｉｃｅｌｌが流れるか（図３３のケース）、セル電流Ｉｃｅｌｌが流れない（図３４のケース）。このとき、ストリングユニットＳＵ５でも、セルトランジスタＭＴ５１＿４は、セルトランジスタＭＴ４１＿４と同じデータを保持し、ワード線ＷＬｏ４において、ワード線ＷＬｅ４とともにリード電圧ＶＣＧＲを印加される。このため、図３３に示されるように、リード電圧ＶＣＧＲの印加によりセルトランジスタＭＴ４１＿４がオンするのであれば、セルトランジスタＭＴ５１＿４もオンして、セルトランジスタＭＴ５１＿４を電流Ｉｍｐが流れる。一方、図３４に示されるように、リード電圧ＶＣＧＲの印加によってもセルトランジスタＭＴ４１＿４がオフを維持するのであれば、セルトランジスタＭＴ５１＿４もオフを維持する。よって、セルトランジスタＭＴ５１＿４の状態がセル電流Ｉｃｅｌｌに影響を与えることは回避され、むしろセルトランジスタＭＴ５１＿４はセル電流Ｉｃｅｌｌをアシストし、すなわちセル電流Ｉｃｅｌｌが流れない（セル電流Ｉｃｅｌｌの大きさがゼロ）の場合とセル電流Ｉｃｅｌｌが流れる場合との間のセル電流Ｉｃｅｌｌの値の差を増幅する。
図３３および図３４を参照して、リード対象セルトランジスタＭＴ４１＿４と、セルトランジスタＭＴ５１＿４の状態について記述された。このような状態は、ストリングユニットＳＵ２のリード対象セルトランジスタＭＴ２２、ＭＴ２３、およびＭＴ２４と、ストリングユニットＳＵ１のセルトランジスタＭＴ１２、ＭＴ１３、およびＭＴ１４の状態についても生じる。具体的には、図中の符号「ＳＵ４」、「ＳＵ５」、「ＳＧＤＬ４」、「ＳＧＤＬ５」、「ＭＴ４１＿４」、および「ＭＴ５１＿４」がそれぞれ「ＳＵ２」、「ＳＵ１」、「ＳＧＤＬ２」、「ＳＧＤＬ１」、「ＭＴ２２＿４」および「ＭＴ１２＿４」にそれぞれ置き換えられた状態が生じる。また、図中の符号「ＳＵ４」、「ＳＵ５」、「ＳＧＤＬ４」、「ＳＧＤＬ５」、「ＭＴ４１＿４」、および「ＭＴ５１＿４」がそれぞれ「ＳＵ２」、「ＳＵ１」、「ＳＧＤＬ２」、「ＳＧＤＬ１」、「ＭＴ２３＿４」、および「ＭＴ１３＿４」にそれぞれ置き換えられた状態が生じる。また、図中の符号「ＳＵ４」、「ＳＵ５」、「ＳＧＤＬ４」、「ＳＧＤＬ５」、「ＭＴ４１＿４」、および「ＭＴ５１＿４」がそれぞれ「ＳＵ２」、「ＳＵ１」、「ＳＧＤＬ２」、「ＳＧＤＬ１」、「ＭＴ２４＿４」、および「ＭＴ１４＿４」にそれぞれ置き換えられた状態が生じる。
第７実施形態の３つのストリングユニットＳＵの多重選択は、第５実施形態に適用されてもよい。この場合、ストリングユニットＳＵ１およびＳＵ５のセルトランジスタＭＴのうち、ストリングユニットＳＵ２またはＳＵ４のセルトランジスタＭＴの背面に位置するセルトランジスタＭＴは、Ｐｒステートにある。
また、第７実施形態の３つのストリングユニットＳＵの多重選択は、第３実施形態に適用されてもよい。すなわち、奇数のアドレスを有するストリングユニットＳＵ、例えばストリングユニットＳＵ１、ＳＵ３、およびＳＵ５が多重選択される。この場合、ストリングユニットＳＵ０およびＳＵ６のセルトランジスタＭＴのうち、ストリングユニットＳＵ１またはＳＵ５のセルトランジスタＭＴの背面に位置するセルトランジスタＭＴは、Ｐｒステートにある。
さらに、第７実施形態の３つのストリングユニットＳＵの多重選択は、第４実施形態に適用されてもよい。すなわち、奇数のアドレスを有するストリングユニットＳＵ、例えばストリングユニットＳＵ１、ＳＵ３、およびＳＵ５が多重選択される。この場合、ストリングユニットＳＵ０およびＳＵ６のセルトランジスタＭＴのうち、ストリングユニットＳＵ１またはＳＵ５のリード対象セルトランジスタＭＴの背面に位置するセルトランジスタＭＴは、当該リード対象セルトランジスタＭＴと同じステートにある。
（変形例）
ここまで、実施形態が図５〜図８の構造に基づく例が記述された。しかしながら、実施形態は、別の構造に適用されることも可能である。図３５〜図３８は、実施形態が適用されることができる構造の例を示す。
図３５は、図７に示される第１の構造と同様に、実施形態の半導体メモリ１の第２の構造の一部の平面構造を示し、或る導電体ＣＷの層を示す。他の導電体ＣＷの層も同じ構造を有する。
図３５に示されるように、各メモリピラーＭＰは、２つのメモリピラーＭＰ＿１およびＭＰ＿２に分かれている。メモリピラーＭＰ＿１とＭＰ＿２の境界は、例えば、導電体ＣＷｏの一部と、当該導電体ＣＷｏの一部と並ぶ導電体ＣＷｅの一部、例えば部分ＣＷｏ１と部分ＣＷｅ２との境界に一致する。
図３６は、実施形態の半導体メモリ１の第２の構造の一部を示し、各メモリピラーＭＰのｘｙ面に沿った断面の構造を示す。図３６に示されるとともに上記されるように、図９の第１の構造では１つであるメモリピラーＭＰは、２つのメモリピラーＭＰ＿１およびＭＰ＿２に分かれている。このことに基づいて、絶縁体３０、半導体３１、絶縁体３２、絶縁体３３、および絶縁体３４の各々も、以下のように、２つに分かれている。
第１の構造での絶縁体３０は、絶縁体３０＿１および３０＿２に分かれている。第１の構造での半導体３１は、半導体３１＿１および半導体３１＿２に分かれている。第１の構造での絶縁体３２は、絶縁体３２＿１および３２＿２に分かれている。第１の構造での絶縁体３３は、絶縁体３３＿１および３３＿２に分かれている。第１の構造での絶縁体３４は、絶縁体３４＿１および３４＿２に分かれている。
絶縁体３０＿１、半導体３１＿１、絶縁体３２＿１、絶縁体３３＿１、および絶縁体３４＿１は、メモリピラーＭＰ＿１に含まれる。絶縁体３０＿２、半導体３１＿２、絶縁体３２＿２、絶縁体３３＿２、および絶縁体３４＿２は、メモリピラーＭＰ＿２に含まれる。
図３７は、図７に示される第１の構造と同様に、実施形態の半導体メモリ１の第３の構造の一部の平面構造を概略的に示し、或る導電体ＣＷの層を示す。他の導電体ＣＷの層も同じ構造を有する。
図３７に示されるように、ｘ軸に沿って導電体ＣＷｏ（導電体ＣＷｏの一部）およびＣＷｅ（導電体ＣＷｅの一部）が延びている。導電体ＣＷｏおよびＣＷｅは、ｙ軸に沿って交互に並んでいる。１つの導電体ＣＷｅを挟む２つの導電体ＣＷｏは、図３７に示されていない領域で、第１実施形態（図６）と同様に互いに接続されている。１つの導電体ＣＷｏを挟む２つの導電体ＣＷｅは、図３３に示されていない領域で、第１実施形態と同様に互いに接続されている。導電体ＣＷｏおよびＣＷｅの各々は、ｘ軸に沿って延びる２つの側面の各々の上において積層体５１を設けられている。積層体５１は、ｙ軸に沿って並んで設けられた導電体および絶縁体を含む。
ｙ軸に沿って並ぶ各２つの積層体５１の間には、複数の分離ピラーＩＰが設けられる。分離ピラーＩＰは、メモリピラーＭＰと同じく、ｚ軸に沿って延び、一方でメモリピラーＭＰと異なり絶縁体からなる。各分離ピラーＩＰは、ｙ軸に沿って並ぶ各２つの積層体５１の各々に部分的に重なり、積層体５１の一部を当該分離ピラーＩＰの左右で分離する。各積層体５１のうちで、隣り合う２つの分離ピラーＩＰの間の部分から１つのセルトランジスタＭＴが構成される。
図３８は、実施形態の半導体メモリ１の第３の構造の一部を示し、分離ピラーＩＰのｘｙ面に沿った断面の構造を示す。図３８に示されるように、各導電体ＣＷのｘｚ面上に導電体３６が設けられている。導電体３６のｘｚ面上に絶縁体３５が設けられている。絶縁体３５のｘｚ面上に絶縁体３４が設けられている。絶縁体３４のｘｚ面上に絶縁体３３が設けられている。絶縁体３３のｘｚ面上に絶縁体３２が設けられている。絶縁体３２のｘｚ面上に半導体３１が設けられている。半導体３１のｘｚ面上に絶縁体３０が設けられている。ｙ軸に沿って並ぶ２つの絶縁体３０の間には、絶縁体３７が設けられている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体メモリ、２…メモリコントローラ、３…ホスト装置、５…メモリシステム、２１…ホストインターフェイス、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインターフェイス、２６…ＥＣＣ回路、１１…メモリセルアレイ、１２…入出力回路、１３…シーケンサ、１５…ドライバ、１６…センスアンプ、１９…ロウデコーダ、ＳＵ…ストリングユニット、ＳＴＲ…ストリング、ＣＢＬ…導電体（ビット線）、ＣＤ…導電体（セレクトゲート線）、ＣＷ…導電体（ワード線）、ＣＳ…導電体（セレクトゲート線）、ＭＴ…セルトランジスタ、ＭＰ…メモリピラー、ＣＵ…セルユニット。

Claims (5)

  1. 第１部分および第２部分を含む第１半導体と、
    前記第１半導体の前記第１部分と面する第１ワード線と、
    前記第１ワード線の前記第２部分と面し、前記第１ワード線とともに前記第１半導体を挟み、前記第１ワード線とは別個の第２ワード線と、
    前記第１半導体の前記第１部分を含む第１領域に形成され、前記第１ワード線と接続された第１セルトランジスタと、
    前記第１半導体の前記第２部分を含む第２領域に形成され、前記第２ワード線と接続され、第１閾値電圧を有する第２セルトランジスタであって、前記第１閾値電圧は第１電圧より高く、前記第１電圧は前記第１セルトランジスタからのデータのリードの間に前記第２ワード線に印加され、前記第１電圧はゼロまたは正の大きさを有する、第２セルトランジスタと、
    を備える半導体記憶装置。
  2. 前記第１半導体と接続された第１ビット線と、
    前記第１半導体の前記第１セルトランジスタと前記第１ビット線との間に形成された第１トランジスタと、
    前記第１ビット線と接続された第２半導体と、
    前記第２半導体に形成され、前記第１ワード線または前記第２ワード線と接続され、前記第１セルトランジスタと同じデータを保持する第３セルトランジスタと、
    前記第２半導体の前記第３セルトランジスタと前記第１ビット線との間に形成された第２トランジスタと、
    をさらに備え、
    前記第１セルトランジスタからのデータのリードの間、前記第１トランジスタおよび前記第２トランジスタはオンされる、
    請求項１の半導体記憶装置。
  3. 第１部分および第２部分を含む第１半導体と、
    前記第１半導体の前記第１部分と面する第１ワード線と、
    前記第１ワード線の前記第２部分と面し、前記第１ワード線とともに前記第１半導体を挟み、前記第１ワード線とは別個の第２ワード線と、
    前記第１半導体の前記第１部分を含む第１領域に形成され、前記第１ワード線と接続された第１セルトランジスタと、
    前記第１半導体の前記第２部分を含む第２領域に形成され、前記第２ワード線と接続され、前記第１セルトランジスタと同じデータを保持する第２セルトランジスタと、
    を備え、
    前記第１セルトランジスタからのデータのリードの間、前記第１ワード線および前記第２ワード線に第１電圧が印加される、
    半導体記憶装置。
  4. 前記第１半導体と接続された第１ビット線と、
    前記第１半導体の前記第１セルトランジスタと前記第１ビット線との間に形成された第１トランジスタと、
    前記第１ビット線と接続された第２半導体と、
    前記第２半導体に形成され、前記第１ワード線または前記第２ワード線と接続され、前記第１セルトランジスタと同じデータを保持する第３セルトランジスタと、
    前記第２半導体の前記第３セルトランジスタと前記第１ビット線との間に形成された第２トランジスタと、
    をさらに備え、
    前記第１セルトランジスタからのデータのリードの間、前記第１トランジスタおよび前記第２トランジスタはオンされる、
    請求項３の半導体記憶装置。
  5. 前記第１セルトランジスタおよび前記第２セルトランジスタは、前記半導体記憶装置中のデータを記憶する領域のうちで、前記半導体記憶装置への電源供給の開始後に最初にリードされる領域に含まれる、
    請求項１乃至４のいずれかの半導体記憶装置。
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