JP6086818B2 - 記憶回路 - Google Patents

Description

記憶回路に関する。

電気的に書き換え可能な不揮発性の半導体記憶装置は、マトリックス状に配置されたメモリセルを有する（例えば、特許文献１〜３参照）。各メモリセルは、ワード線とビット線に接続されている。半導体記憶装置は、メモリセルに対する動作（プログラム動作，消去動作）に応じてワード線とビット線を所定の電圧に設定する。また、半導体記憶装置は、メモリセルからデータを読み出す読み出し動作において、ワード線を所定の電圧に設定し、そのワード線に接続されたメモリセルによりビット線に流れる読み出し電流と、参照電流（リファレンス電流）を比較し、メモリセルに記憶されたデータに応じた出力信号を生成する。

特開平１０−２４１３８４号公報 特開２００３−７７２８２号公報 特開２００４−２１３８７９号公報

上記のような半導体記憶装置において、電源線等の電圧を安定化させることが求められている。

本発明の一観点によれば、浮遊ゲートと制御ゲートを有し、前記制御ゲートがワード線に接続された第１のセルと、第１のゲート配線と第２のゲート配線を有し、前記第１のゲート配線と前記第２のゲート配線の何れか一方に第１の制御電圧が供給される第２のセルとを有するセクタと、前記ワード線に接続され、第２の制御電圧が供給され、選択信号に応じて前記ワード線に前記第２の制御電圧を供給するワード線ドライバと、前記第１のセルに対する動作に応じた制御信号に基づいて、前記第２のセルの前記第１のゲート配線と前記第２のゲート配線の何れか他方を、前記第２の制御電圧を前記ワード線ドライバに供給する経路のノードに対して接離する容量接続回路とを有する。

本発明の一観点によれば、電源線等の電圧の安定化を図ることができる。

（ａ）は半導体記憶装置の説明図、（ｂ）はセクタの説明図である。 セクタ及びデコーダの回路図である。 容量接続回路の回路図である。 動作モードと駆動電圧の説明図である。 （ａ）はダミーセル接続状態を示す概略図、（ｂ）はダミーセルの等価回路図である。 比較例のセクタ及びデコーダの回路図である。 ワード線の電圧と駆動電圧の波形図である。 ワード線とストラップ線を説明するための回路図である。 セクタの概略平面図である。 （ａ）〜（ｃ）はダミーセル領域の制御ゲート及び浮遊ゲートの接続状態を示す断面図である。 半導体記憶装置の概略断面図である。 （ａ）〜（ｃ）は、製造方法を説明するための概略断面図である。 （ａ）〜（ｄ）は、製造方法を説明するための概略断面図である。 （ａ）〜（ｃ）は、製造方法を説明するための概略断面図である。 （ａ）〜（ｃ）は、製造方法を説明するための概略断面図である。 （ａ）〜（ｃ）は、製造方法を説明するための概略断面図である。 （ａ）〜（ｃ）は、製造方法を説明するための概略断面図である。 （ａ）〜（ｃ）は、製造方法を説明するための概略断面図である。 （ａ），（ｂ）は、製造方法を説明するための概略断面図である。 （ａ），（ｂ）は、製造方法を説明するための概略断面図である。 別のセクタ及びデコーダの回路図である。 （ａ）はダミーセルの接続状態を示す概略図、（ｂ）はダミーセルの等価回路図である。 半導体装置の概略図である。

以下、各実施形態を添付図面を参照して説明する。
なお、添付図面は、部分的に拡大して示している場合があり、寸法，比率などは実際と異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部のハッチングを省略している。

図１（ａ）に示すように、記憶回路１０は、複数のセクタ１１〜１８（「セクタ０」〜「セクタ７」と表記）、デコーダ２１、周辺回路２２を有している。
図１（ｂ）に示すように、セクタ１２は、リアルセル領域１２ａとダミーセル領域１２ｂとを含む。リアルセル領域１２ａはセクタ１２の中央に設定され、ダミーセル領域１２ｂはリアルセル領域１２ａの周囲に設定されている。

リアルセル領域１２ａは、複数のメモリセルＭＣを含む。メモリセルＭＣは、不揮発性を有する記憶素子であり、浮遊ゲートと制御ゲートを有している。複数のメモリセルＭＣは、マトリックス状に配列されている。図１（ｂ）の横方向（行方向）に配置された複数のメモリセルＭＣは、それぞれワード線ＷＬ（図では１本のみ示す）に接続され、縦方向（列方向）に配置された複数のメモリセルＭＣはそれぞれビット線ＢＬ（図では１本のみ示す）に接続されている。リアルセル領域１２ａに含まれるメモリセルＭＣの数（行数及び列数）は、セクタ１２の構成（語数、記憶容量、等）に応じて設定されている。

ダミーセル領域１２ｂは、複数のダミーセルＤＣを含む。複数のダミーセルＤＣは、メモリセルＭＣと同様にマトリックス状に配列されている。ダミーセルＤＣは、メモリセルＭＣと同様に、浮遊ゲートと制御ゲートを有している。ダミーセルＤＣは、リアルセル領域１２ａに含まれる複数のメモリセルＭＣにおける特性のばらつきを抑制するために設けられる。

セクタ１２に含まれるセル（メモリセルＭＣ及びダミーセルＤＣ）は、マトリックス状に配置されている。セクタ１２の周辺部に配置されたセルの浮遊ゲート及び制御ゲートは、セクタ１２の中央部に配置されたセルの浮遊ゲート及び制御ゲートと比べ、形状（幅、長さ、膜厚）に生じるばらつきが大きい。これは、例えば配線密度の差（粗密）による製造工程において生じる。例えば、浮遊ゲートの大きさのばらつきは、セルにおける電気的特性（例えば、しきい値電圧）のばらつきの要因となる。このため、セクタ１２内に規則的に配置された複数のセルのうち、セクタ１２の周辺のセルをダミーセルＤＣとしてデータの記憶に使用しない。これにより、セクタ１２の中央のメモリセルＭＣの特性ばらつきを抑えることが可能となる。

図１（ａ）に示す周辺回路２２は、電圧生成回路、選択回路、入出力回路、等を含む。
電圧生成回路は、各セクタ１１〜１８及びデコーダ２１に供給する制御電圧を生成する。周辺回路２２は、外部の回路（例えば、中央演算処理装置（ＣＰＵ））から供給される制御信号に基づく動作モードに応じた制御信号を生成する。動作モードは、メモリセルＭＣのデータを読み出すリードモード、メモリセルＭＣにデータを書き込むプログラムモード、メモリセルＭＣのデータを消去する消去モード（イレースモード）を含む。電圧生成回路は、動作モードに応じて制御電圧の電圧値を制御する。

選択回路は、外部アドレス信号に応じたビット線ＢＬを選択する。入出力回路は、外部から供給される入力データ（書き込みデータ）を増幅して選択されたビット線ＢＬに供給する。メモリセルＭＣは、制御電圧とビット線ＢＬの電位に応じたデータを記憶する。入出力回路は、外部アドレス信号に基づいて選択されたメモリセルＭＣに応じたビット線ＢＬの電位に基づく読み出しデータを出力する。

デコーダ２１は、制御信号と外部アドレスに応じたセクタを選択する。デコーダ２１は、外部アドレス信号に応じたワード線ＷＬを選択する。そして、デコーダ２１は、選択したワード線ＷＬの電位を制御電圧に応じて制御する。選択されたワード線ＷＬと上記の選択されたビット線ＢＬの間に接続されたメモリセルＭＣは、読み出し、プログラムの対象である。

図２に示すように、リアルセル領域１２ａのメモリセルＭＣは、制御ゲート（コントロールゲート）ＣＧ，浮遊ゲート（フローティングゲート）ＦＧを有している。メモリセルＭＣの第１端子（例えばソース端子）はソース線ＳＬに接続され、メモリセルＭＣの第２端子（例えばドレイン端子）はビット線ＢＬ（図ではＢＬ０〜ＢＬ３）に接続されている。メモリセルＭＣの制御ゲートＣＧはワード線ＷＬ（図ではＷＬ０〜ＷＬ３）に接続されている。

同様に、ダミーセル領域１２ｂのダミーセルＤＣは、制御ゲートＤＣＧ、浮遊ゲートＤＦＧを有している。制御ゲートＤＣＧは第２のゲート配線の一例、浮遊ゲートＤＦＧは第１のゲート配線の一例である。ダミーセルＤＣの第１端子（例えばソース端子）及び第２端子（例えばドレイン端子）は制御電圧ＶＰＷを伝達する配線（以下、配線ＶＰＷとする）に接続されている。制御電圧ＶＰＷは、図１（ａ）に示す周辺回路２２から供給される。また、ダミーセルＤＣの制御ゲートＤＣＧは配線ＶＰＷに接続されている。制御電圧ＶＰＷは第１の制御電圧の一例である。

なお、図２に示すダミーセルＤＣは、図１（ｂ）に示すダミーセル領域１２ｂに含まれる複数のダミーセルＤＣの一部であり、メモリセルＭＣと独立して制御可能な制御ゲートを有するセルである。マトリックス状に配置されたメモリセルＭＣの制御ゲートは、その配置方向（例えば行方向であって図１（ｂ）の横方向）に沿って延びる配線（例えばポリシリコンの配線）として形成される。この配線はワード線ＷＬとして用いられる。ワード線ＷＬは、行方向に配置されたダミーセルＤＣの制御ゲートを含む。このワード線ＷＬは、デコーダ２１に含まれるワード線ドライバに接続される。ワード線ＷＬのうち、各セルの領域に含まれる部分が制御ゲートとして作用する。したがって、メモリセルＭＣと同じ列に形成されたダミーセルＤＣの制御ゲートＤＣＧは、メモリセルＭＣの制御ゲートＣＧと同様に制御される。このように、ワード線ＷＬに接続されたダミーセルＤＣは、後述する平滑用キャパシタとして利用されないため、図２では省略している。

図２に示すように、デコーダ２１は、セクタ１２に対応するセクタ選択回路３１、容量接続回路３２、ワード線ドライバ３３を有している。
セクタ選択回路３１と容量接続回路３２は、図１（ａ）に示す各セクタ１１〜１８に対応して設けられている。ワード線ドライバ３３は、各ワード線に対応して設けられている。なお、図２では、ワード線ＷＬ１に対するワード線ドライバ３３が示され、他のワード線ＷＬ０，ＷＬ２，ＷＬ３に対応するワード線ドライバが省略されている。

セクタ選択回路３１は、制御電圧ＶＰＸを伝達する配線（以下、配線ＶＰＸとする）に接続されている。制御電圧ＶＰＸは、図１（ａ）に示す周辺回路２２から供給される。
セクタ選択回路３１は、ワード線ドライバ３３に接続されている。セクタ選択回路３１は、動作モードとセクタ選択情報に応じて、ワード線ドライバ３３を配線ＶＰＸに対して接離する。配線ＶＰＸに接続されたワード線ドライバ３３は、その配線ＶＰＸから供給される制御電圧ＶＰＸに基づいてワード線ＷＬ１を駆動する。制御電圧ＶＰＸは第２の制御電圧の一例である。

セクタ選択情報は、例えば図１（ａ）に示す周辺回路２２から供給される。周辺回路２２は、動作モードと外部アドレス信号に応じたセクタを選択するためのセクタ選択情報を生成する。

例えばリード動作のとき、周辺回路２２は、図１（ａ）に示すセクタ１１〜１８を選択するようにセクタ制御情報を生成する。また、プログラム動作のとき、セクタ１１〜１８のうち、周辺回路２２は、外部アドレス信号に応じた１つのセクタを選択するようにセクタ選択情報を生成する。また、消去動作のとき、セクタ１１〜１８を選択するようにセクタ制御情報を生成する。

セクタ選択回路３１は、セクタ選択情報に基づいて対応するセクタ（図２に示すセクタ１２）が選択されるとき、セクタ１２に対応する全てのワード線ドライバ３３を配線ＶＰＸに接続する。したがって、リード動作のとき、セクタ１１〜１８（図１（ａ）参照）に対応するワード線ドライバ３３を配線ＶＰＸに接続する。また、プログラム動作のとき、選択された１つのセクタに対応するワード線ドライバ３３を配線ＶＰＸに接続する。そして、消去動作のとき、セクタ１１〜１８に対応するワード線ドライバ３３を配線ＶＰＸに接続する。

ワード線ドライバ３３は、トランジスタＴ１１，Ｔ１２を含む。トランジスタＴ１１は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ１２は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ１１，Ｔ１２のゲート端子には、図１（ａ）に示すデコーダ２１により生成されるワード線選択信号ＷＳＥＬが供給される。トランジスタＴ１１のソース端子及びバックゲート端子はセクタ選択回路３１を介して配線ＶＰＸに接続され、トランジスタＴ１１のドレイン端子はトランジスタＴ１２のドレイン端子に接続されている。トランジスタＴ１２のソース端子及びバックゲート端子は、制御電圧ＸＤＳを伝達する配線（以下、配線ＸＤＳとする）に接続されている。制御電圧ＸＤＳは、図１（ａ）に示す周辺回路２２から供給される。そして、トランジスタＴ１１のドレイン端子とトランジスタＴ１２のドレイン端子の間の接続点はワード線ＷＬ１に接続されている。

ワード線ドライバ３３は、ワード線選択信号ＷＳＥＬに応じて、制御電圧ＶＰＸ又は制御電圧ＸＤＳをワード線ＷＬ１に供給する。つまり、ワード線ドライバ３３は、制御電圧ＶＰＸ，ＸＤＳを動作電圧としてワード線ＷＬ１を駆動する。

容量接続回路３２は、制御電圧ＶＰＰＩを伝達する配線（以下、配線ＶＰＰＩとする）に接続されている。制御電圧ＶＰＰＩは、図１（ａ）に示す周辺回路２２から供給される。容量接続回路３２は、ダミーセルＤＣの浮遊ゲートＤＦＧに接続されている。また、容量接続回路３２は、セクタ選択回路３１とワード線ドライバ３３との間のノードＮ１に接続されている。容量接続回路３２は、動作モードに応じて、ダミーセルＤＣの浮遊ゲートＤＦＧをノードＮ１に対して接離する。例えば、容量接続回路３２は、リード動作のときに浮遊ゲートＤＦＧをノードＮ１に接続し、消去動作のときに浮遊ゲートＤＦＧをノードＮ１から切り離す。

図３に示すように、容量接続回路３２は、オア回路４１、ナンド回路４２、インバータ回路４３、トランジスタＴ２１〜Ｔ２６を含む。
オア回路４１には、プログラム制御信号ＰＧＭと消去制御信号ＥＲＳが供給される。オア回路４１は、制御信号ＰＧＭ，ＥＲＳを論理演算（論理和演算）した結果に応じたレベルの信号Ｓ１を出力する。ナンド回路４２には、リード制御信号ＲＤＸとオア回路４１の出力信号Ｓ１が供給される。ナンド回路４２は、制御信号ＲＤＸとオア回路４１の出力信号Ｓ１を論理演算（否定論理積演算）した結果に応じたレベルの信号Ｓ２を出力する。インバータ回路４３は、ナンド回路４２の出力信号Ｓ２を論理反転したレベルの信号Ｓ３を出力する。

上記の制御信号ＲＤＸ，ＰＧＭ，ＥＲＳのレベルは、動作モードに応じて設定され、図１（ａ）に示す周辺回路２２から供給される。例えば、Ｌレベル（低電位電圧ＶＳＳレベル）の制御信号ＲＤＸはリード動作を示す。同様に、Ｈレベルの制御信号ＰＧＭはプログラム動作を示し、Ｈレベル（高電位電圧ＶＣＣレベル）の制御信号ＥＲＳは消去動作を示す。高電位電圧ＶＣＣは例えば５ボルト（Ｖ）であり、低電位電圧ＶＳＳは例えば０Ｖである。

したがって、ナンド回路４２は、リード動作のとき、Ｈレベルの信号Ｓ２を出力する。そして、ナンド回路４２は、プログラム動作または消去動作のときにＬレベルの信号Ｓ２を出力する。インバータ回路４３は、信号Ｓ２のレベルを論理反転したレベルの信号Ｓ３を出力する。

トランジスタＴ２１〜Ｔ２３は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ２４〜Ｔ２６は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ２１のソース端子及びバックゲート端子は配線ＶＰＰＩに接続されている。同様に、トランジスタＴ２２のソース端子及びバックゲート端子は配線ＶＰＰＩに接続されている。トランジスタＴ２１のドレイン端子はトランジスタＴ２２のゲート端子とトランジスタＴ２４のドレイン端子に接続されている。トランジスタＴ２２のドレイン端子はトランジスタＴ２１のゲート端子とトランジスタＴ２５のドレイン端子に接続されている。トランジスタＴ２４，Ｔ２５のゲート端子は高電位電圧ＶＣＣを伝達する配線（以下、配線ＶＣＣとする）に接続されている。トランジスタＴ２４，Ｔ２５のバックゲート端子は低電位電圧ＶＳＳを伝達する配線（以下、配線ＶＳＳとする）に接続されている。トランジスタＴ２４のソース端子には信号Ｓ２が供給され、トランジスタＴ２５のソース端子には信号Ｓ３が供給される。

トランジスタＴ２２のドレイン端子とトランジスタＴ２５のドレイン端子の間のノードＮ１は、トランジスタＴ２３のゲート端子とトランジスタＴ２６のゲート端子に接続されている。トランジスタＴ２３の第１端子（例えばドレイン端子）はダミーセルＤＣの浮遊ゲートＤＦＧに接続されている。トランジスタＴ２３の第２端子（例えばソース端子）とバックゲート端子は互いに接続され、それらの接続点はノードＮ１に接続されている。トランジスタＴ２６の第１端子（例えばドレイン端子）はダミーセルＤＣの浮遊ゲートＤＦＧに接続されている。トランジスタＴ２６の第２端子（例えばソース端子）とバックゲート端子は互いに接続され、それらの接続点は配線ＶＰＷに接続されている。

次に、記憶回路１０の作用を説明する。
図４は、動作モードと、各動作モードにおける制御電圧等の一例を示す。図４において、Ｖｃａｐは、図３に示す浮遊ゲートＤＦＧの電圧を示す。「ＲＥＡＤ」はリード動作、「ＰＧＭ」はプログラム動作、「ＥＲＳ」は消去動作を示す。各動作モードにおいて、「選択」は外部アドレス信号に応じて選択されるワード線ＷＬ及びビット線ＢＬの電圧、「非選択」は選択されないワード線ＷＬ及びビット線ＢＬの電圧を示す。例えば、リード動作において、制御電圧ＶＰＸは「５Ｖ」、制御電圧ＶＰＷは「０Ｖ」、制御電圧ＶＰＰＩは「５Ｖ」である。

［リード動作］
図３に示すナンド回路４２は、リード動作のとき、Ｈレベルの信号Ｓ２を出力し、インバータ回路４３はＬレベルの信号Ｓ３を出力する。このとき、制御電圧ＶＰＰＩは「５Ｖ」（図４参照）である。このため、トランジスタＴ２１，Ｔ２５がオンし、トランジスタＴ２２，Ｔ２４がオフする。したがって、トランジスタＴ２３，Ｔ２６のゲート端子レベルはＬレベル（低電位電圧ＶＳＳレベル）となる。そして、全てのセクタに対応するセクタ選択回路３１は、ワード線ドライバ３３を配線ＶＰＸに接続する。すると、ノードＮ１に接続されたトランジスタＴ２３の第２端子には、制御電圧ＶＰＸが印加される。このトランジスタＴ２３のゲート端子レベルはＬレベルである。したがって、トランジスタＴ２３はオンし、ダミーセルＤＣの浮遊ゲートＤＦＧをノードＮ１に接続する。これにより、浮遊ゲートＤＦＧのゲート端子電圧Ｖｃａｐは、制御電圧ＶＰＸと等しく（図４参照）なる。ダミーセルＤＣの浮遊ゲートＤＦＧに第１端子が接続されたトランジスタＴ２６は、ゲート端子レベルがＬレベルであり、第２端子が制御電圧ＶＰＷ（＝０Ｖ）である。したがって、トランジスタＴ２６はオフする。

図５（ａ）に示すように、ダミーセルＤＣにおいて、制御ゲートＤＣＧとソース端子（拡散領域５２）とドレイン端子（拡散領域５３）に制御電圧ＶＰＷが供給される。そして、制御電圧ＶＰＷは、Ｐ型ウェル領域５１に供給される。したがって、ダミーセルＤＣは、図５（ｂ）に示すように、２つの容量素子６１，６２を含む。このとき、浮遊ゲートＤＦＧのゲート端子電圧Ｖｃａｐの電圧値は、制御電圧ＶＰＸの電圧値（＝５Ｖ）と等しく、制御電圧ＶＰＷの電圧値（＝０Ｖ）と異なる。そして、浮遊ゲートＤＦＧは、図３に示すように、トランジスタＴ２３を介してノードＮ１に接続される。このため、図５（ｂ）に示す容量素子６１，６２を含むダミーセルＤＣは、図３に示すノードＮ１における電圧値である制御電圧ＶＰＸを安定化する平滑用キャパシタとして働く。

上記したように、全てのセクタに対応するセクタ選択回路３１は、ワード線ドライバ３３に配線ＶＰＸを接続する。そして、各セクタに対応する容量接続回路３２は、制御信号にＲＤＸ，ＰＧＭ，ＥＲＳに基づいて、ダミーセルＤＣの浮遊ゲートＤＦＧをノードＮ１に接続する。従って、選択信号ＷＳＥＬに応答してワード線ＷＬを駆動するワード線ドライバ３３に対して、全てのセクタ１１〜１８に対応する容量接続回路に接続されたダミーセルＤＣの浮遊ゲートＤＦＧがノードＮ１に接続される。

［プログラム動作］
図３に示すナンド回路４２は、プログラム動作のとき、Ｌレベルの信号Ｓ２を出力し、インバータ回路４３はＨレベルの信号Ｓ３を出力する。このとき、制御電圧ＶＰＰＩは「１０Ｖ」（図４参照）である。このため、トランジスタＴ２１，Ｔ２５がオフし、トランジスタＴ２２，Ｔ２４がオンする。したがって、トランジスタＴ２３，Ｔ２６のゲート端子レベルはＨレベル（制御電圧ＶＰＰＩレベル）となる。そして、プログラム対象のセクタに対応するセクタ選択回路３１は、ワード線ドライバ３３を配線ＶＰＸに接続する。すると、ノードＮ１に接続されたトランジスタＴ２３の第２端子には、制御電圧ＶＰＸが印加される。このトランジスタＴ２３のゲート端子レベルはＨレベル（制御電圧ＶＰＰＩレベル）である。したがって、トランジスタＴ２３はオフする。

ダミーセルＤＣの浮遊ゲートＤＦＧに第１端子が接続されたトランジスタＴ２６は、ゲート端子レベルがＨレベルであり、第２端子が制御電圧ＶＰＷ（＝０Ｖ）である。したがって、トランジスタＴ２６はオンし、ダミーセルＤＣの浮遊ゲートＤＦＧを配線ＶＰＷに接続する。これにより、浮遊ゲートＤＦＧのゲート端子電圧Ｖｃａｐは、制御電圧ＶＰＷと等しく（図４参照）なる。したがって、図５（ｂ）に示す容量素子６１，６２の２つの電極の電圧値が等しくなる。このように、浮遊ゲートＤＦＧの電圧値を制御電圧ＶＰＷと等しくすることで、浮遊ゲートＤＦＧの劣化を抑制する。

［消去動作］
図３に示すナンド回路４２は、消去動作のとき、ＬレベルのＳ２を出力し、インバータ回路４３はＨレベルの信号Ｓ３を出力する。このとき、制御電圧ＶＰＰＩは「１０Ｖ」（図４参照）である。このため、トランジスタＴ２１，Ｔ２５がオンし、トランジスタＴ２２，Ｔ２４がオフする。したがって、トランジスタＴ２３，Ｔ２６のゲート端子レベルはＨレベル（制御電圧ＶＰＰＩレベル）となる。そして、全てのセクタに対応するセクタ選択回路３１は、ワード線ドライバ３３を配線ＶＰＸに接続する。すると、ノードＮ１に接続されたトランジスタＴ２３の第２端子には、制御電圧ＶＰＸが印加される。このトランジスタＴ２３のゲート端子レベルはＬレベルである。したがって、トランジスタＴ２３はオフする。

ダミーセルＤＣの浮遊ゲートＤＦＧに第１端子が接続されたトランジスタＴ２６は、第２端子が制御電圧ＶＰＷ（＝９Ｖ）に対してゲート端子レベルが電圧ＶＰＰＩレベル（＝１０Ｖ）となる。したがって、トランジスタＴ２６はオンし、ダミーセルＤＣの浮遊ゲートＤＦＧを配線ＶＰＷに接続する。これにより、浮遊ゲートＤＦＧのゲート端子電圧Ｖｃａｐは、制御電圧ＶＰＷと等しく（図４参照）なる。したがって、図５（ｂ）に示す容量素子６１，６２の２つの電極の電圧値が等しくなる。このように、浮遊ゲートＤＦＧの電圧値を制御電圧ＶＰＷと等しくすることで、消去動作のときに電位差が大きな制御電圧ＶＰＷ，ＸＤＳがダミーセルＤＣに加わるのを防止し、浮遊ゲートＤＦＧの劣化を抑制する。

次に、比較例を説明する。なお、上記で説明した記憶回路１０と同様の部材については同じ符号を付して説明する。
図６に示すように、この記憶回路６０のセクタは、リアルセル領域６２ａとダミーセル領域６２ｂを含む。リアルセル領域６２ａは、マトリックス状に配列された複数のメモリセルＭＣを有している。ダミーセル領域６２ｂは、マトリックス状に配列された複数のダミーセルＤＣを有している。各ダミーセルＤＣの第１端子及び第２端子（ソース端子及びドレイン端子）と制御ゲートＤＣＧは配線ＶＰＷに接続され、浮遊ゲートＤＦＧは未接続（フローティング状態）である。

メモリセルＭＣの制御ゲートＣＧが接続されたワード線ＷＬ１は、記憶回路１０のデコーダに含まれるワード線ドライバ６３に接続されている。ワード線ドライバ６３には制御電圧ＶＰＸ，ＸＤＳが供給される。ワード線ドライバ６３は、ワード線選択信号ＷＳＥＬに応じて、制御電圧ＶＰＸまたは制御電圧ＸＤＳをワード線ＷＬ１に供給する。例えば制御電圧ＶＰＸをワード線ＷＬ１に供給する場合、図７に二点鎖線にて示すように、ワード線ＷＬ１の容量負荷のため制御電圧ＶＰＸの電圧値が一時的に低下する。この制御電圧ＶＰＸによってワード線ＷＬ１の電圧値が制御電圧ＶＰＸと等しい電圧値になるまでに要する時間（立ち上がり時間）が、制御電圧ＶＰＸが低下しない場合と比べて長くなる。このワード線ＷＬ１の立ち上がり時間は、メモリセルＭＣに対する読み出し速度に影響する。ワード線ＷＬ１の立ち上がりを待ってから、センスアンプ回路等を活性化することが好ましい。このため、制御電圧ＶＰＸの一時的な低下は、リード動作における高速化を妨げる要因となる。

これに対し、上記した記憶回路１０は、図２に示すように、ダミーセル領域１２ｂに含まれるダミーセルＤＣの浮遊ゲートＤＦＧを、ワード線ドライバ３３に制御電圧ＶＰＸを供給する経路のノードＮ１に接続する。図５（ａ），（ｂ）に示すように、ダミーセルＤＣは２つの容量素子６１，６２を含む。これらの容量素子６１，６２は、図２に示すノードＮ１に対して接続された平滑用キャパシタとして働く。従って、ダミーセルＤＣは、図７に実線にて示すように、制御電圧ＶＰＸの一時的な低下を抑制する。これにより、ワード線ＷＬ１の電位は、０Ｖから制御電圧ＶＰＸレベルまで立ち上がるために要する時間が、上記の比較例よりも短くなる。これにより、リード動作の高速化を図ることが可能となる。

なお、図１（ａ）に示す周辺回路２２内、例えば制御電圧ＶＰＸを生成する回路の付近に平滑用キャパシタを形成し、その平滑用キャパシタにより制御電圧ＶＰＸを安定化させることが考えられる。このように形成した平滑用キャパシタは、周辺回路２２に近いセクタ、例えば図１（ａ）に示すセクタ１４，１８における制御電圧ＶＰＸの変動に対して有効に働くと思われる。しかし、周辺回路２２から離れたセクタ１１，１５等における制御電圧ＶＰＸの一時的な低下を抑制する効果は小さい。

これに対し、上記した記憶回路１０は、ワード線ドライバ３３が駆動するワード線ＷＬ１に接続されたメモリセルＭＣと同じセクタに含まれるダミーセルＤＣを平滑化キャパシタとして使用する。このようなダミーセルＤＣによる平滑用キャパシタは、周辺回路２２に形成した平滑用キャパシタと比べワード線ドライバ３３までの距離が近いため、制御電圧ＶＰＸの一時的な低下に対して有効に働く。これにより、リード動作の高速化を図ることが可能となる。

図１（ｂ）に示すセクタ１２において、各列に含まれる複数のメモリセルＭＣは、各列に対応するワード線ＷＬに接続されている。各メモリセルＭＣは、浮遊ゲートＦＧと制御ゲートＣＧを有している。メモリセルＭＣの浮遊ゲートＦＧは、それぞれのメモリセルＭＣに記憶されるデータに応じた電荷を蓄積する。このため、各メモリセルＭＣの浮遊ゲートＦＧは、互いに絶縁するように形成される。図２に示すように、行方向に配置された複数のメモリセルＭＣの制御ゲートは、それらのメモリセルＭＣに対して共通な１つのワード線ドライバ３３により駆動される。したがって、ワード線ＷＬは、対応する複数のメモリセルＭＣに含まれる浮遊ゲートＦＧと容量結合するように形成される。そして、ワード線ＷＬにおいて、各メモリセルＭＣの浮遊ゲートＦＧと容量結合する部分は、各メモリセルＭＣの制御ゲートＣＧとして働く。

図８に示すように、ワード線ドライバ３３の出力端子は、ワード線ＷＬとストラップ線ＷＳＬに接続されている。上記したように、ワード線ＷＬは、複数のメモリセルＭＣの制御ゲートＣＧを、メモリセルＭＣの行方向に沿って延出して形成される。ストラップ線ＷＳＬは、ワード線ＷＬと平行に形成される。そして、ワード線ＷＬとストラップ線ＷＳＬは、所定位置において互いに接続される。ワード線ＷＬの材料は、浮遊ゲートＦＧと同様に、例えばポリシリコンである。ポリシリコンは、アルミニウムや銅等の金属配線に比べて抵抗値が高い。このように抵抗値が高い材料は、ワード線ＷＬの電位の急峻な変化を阻害する要因となる。このため、ワード線ＷＬと比べて抵抗値が低い材料の配線（ストラップ線）をワード線ＷＬと平行に形成し、ストラップ線とワード線ＷＬとを互いにコンタクトにて接続することで、ワードドライバにて駆動する配線の抵抗値をワード線ＷＬ単体と比べて低くする。これにより、ワード線ＷＬの急峻な電位変化を可能とする。

例えば、図９に示すように、セクタ１２は２つのワードストラップ領域７１を有している。各ワードストラップ領域７１は、ワード線ＷＬと直交する方向に沿って延びるように設定されている。そして、セクタ１２には、ワード線ＷＬと平行（ワード線ＷＬの上方）にストラップ線ＷＳＬが形成されている。ストラップ線ＷＳＬの材料は例えば銅である。ストラップ線ＷＳＬは、例えばワード線ＷＬと同じ幅にて形成されている。なお、図９では、ワード線ＷＬとストラップ線ＷＳＬとを明示するため、ワード線ＷＬの大きさとストラップ線ＷＳＬの大きさを相違するように示している。ワード線ＷＬとストラップ線ＷＳＬは、ワードストラップ領域７１に形成されたコンタクト７２により互いに接続されている。

同様に、ダミーセル領域１２ｂは、複数列（図９において２列）のダミーセルＤＣを有している。図２に示すように、また、各ダミーセルＤＣの制御ゲートＤＣＧは、配線ＶＰＷに接続されている。したがって、ダミーセル領域１２ｂに含まれるダミーセルＤＣの制御ゲートＤＣＧの電位は、配線ＶＰＷの電位である制御電圧ＶＰＷとなる。このため、図９に示すように、ダミーセル領域１２ｂに含まれるダミーセルＤＣの制御ゲートＤＣＧは、行方向（図９の横方向）及び列方向（図９の上下向）に延在されて互いに接続され、１つの大きな板状の制御ゲートＤＣＧとして形成される。

また、図２に示すように、各ダミーセルＤＣの浮遊ゲートＤＦＧは、容量接続回路３２に接続されている。したがって、ダミーセル領域１２ｂに含まれるダミーセルＤＣの浮遊ゲートＤＦＧの電位は、容量接続回路３２により接続されるノードＮ１または配線ＶＰＷの電位となる。このため、図９に示すように、ダミーセル領域１２ｂに含まれるダミーセルＤＣの浮遊ゲートＤＦＧは、制御ゲートＤＣＧと同様に、列方向及び行方向に延在されて互いに接続され、１つの大きな板状の浮遊ゲートＤＦＧとして形成される。なお、図９では、浮遊ゲートＤＦＧの外形形状は制御ゲートＤＣＧの外形形状と略一致している。

ダミーセル領域１２ｂの制御ゲートＤＣＧの上方には、リアルセル領域１２ａにおけるストラップ線ＷＳＬと同様に、ストラップ線ＤＳＬ１，ＤＳＬ２が形成されている。そして、ストラップ線ＤＳＬ１は、ワードストラップ領域７１に形成されたコンタクト７３により浮遊ゲートＤＦＧに接続されている。ストラップ線ＤＳＬ２は、ワードストラップ領域７１に形成されたコンタクト７４により制御ゲートＤＣＧに接続されている。

図９に示すように、制御ゲートＤＣＧには、セクタ１２の端部からセクタ１２の中央に向う方向に沿って切欠部８１が形成されている。コンタクト７３はこの切欠部８１内に形成され、このコンタクト７３により浮遊ゲートＤＦＧとストラップ線ＤＳＬ１とが互いに接続される。同様に、浮遊ゲートＤＦＧには、セクタ１２の内側からセクタ１２の端部に向う方向に沿って切欠部８２が形成されている。そして、コンタクト７４は、この切欠部８２が形成された領域内に形成され、このコンタクト７４により制御ゲートＤＣＧとストラップ線ＤＳＬ２とが互いに接続される。

図１０（ａ）は、図９に示すワードストラップ領域７１に沿った断面における制御ゲートＤＣＧ及び浮遊ゲートＤＦＧを示す。図１０（ｂ）は、図１０（ａ）のＢ−Ｂ線断面図、図１０（ｃ）は図１０（ａ）のＣ−Ｃ線断面図を示す。

図１０（ａ）に示すように、Ｐ型ウェル領域５１に素子分離領域５４が形成されている。この素子分離領域５４は、図９に示すワードストラップ領域７１に応じて形成されている。その素子分離領域５４の上方にコンタクト７３，７４が形成されている。

図１０（ｂ）に示すように、コンタクト７３は、パッド１０１，１０２とプラグ１０３〜１０５を含む。パッド１０１は第１金属パッド層（Ｍ１Ｌ）に形成されている。パッド１０２は第２金属パッド層（Ｍ２Ｌ）に形成されている。ストラップ線ＤＳＬ１は第３金属パッド層Ｍ３Ｌ）に形成されている。浮遊ゲートＤＦＧはプラグ１０３によりパッド１０１に接続されている。パッド１０１はプラグ１０４によりパッド１０２に接続されている。パッド１０２はプラグ１０５によりストラップ線ＤＳＬ１に接続されている。

図１０（ｃ）に示すように、コンタクト７４は、パッド１１１，１１２とプラグ１１３〜１１５を含む。パッド１１１は第１金属パッド層（Ｍ１Ｌ）に形成されている。パッド１１２は第２金属パッド層（Ｍ２Ｌ）に形成されている。ストラップ線ＤＳＬ２は第３金属パッド層Ｍ３Ｌ）に形成されている。制御ゲートＤＣＧはプラグ１１３によりパッド１１１に接続されている。パッド１１１はプラグ１１４によりパッド１１２に接続されている。パッド１１２はプラグ１１５によりストラップ線ＤＳＬ２に接続されている。

ストラップ線ＤＳＬ１の材質は、例えば銅である。このストラップ線ＤＳＬ１は、浮遊ゲートＤＦＧの実質的な抵抗値を、ポリシリコンの抵抗値よりも低くする。これにより、図２に示す容量接続回路３２により制御される浮遊ゲートＤＦＧのゲート端子電圧Ｖｃａｐの変化に要する時間を、浮遊ゲートＤＦＧ単体の場合と比べて短くする。つまり、ストラップ線ＤＳＬ１は、浮遊ゲートＤＦＧの電圧変化における応答性を向上する。同様に、ストラップ線ＤＳＬ２の材質は、例えば銅である。このストラップ線ＤＳＬ２は、制御ゲートＤＣＧの電圧変化における応答性を向上する。

次に、上記の記憶回路１０を含む半導体装置の製造工程を説明する。
図１１に示すように、半導体装置は、セクタ１２（図において破線より左側）とロジック部１４０（図において破線より右側）を含む。なお、図１１は、セクタ１２に含まれるワードストラップ領域７１の断面を概略的に示す。図１１は、ロジック部１４０について、Ｎ型トランジスタを例示する。

セクタ１２において、Ｐ型基板ＳＷにＮ型ウェル領域５０が形成され、そのＮ型ウェル領域５０にＰ型ウェル領域５１が形成されている。そして、Ｐ型ウェル領域５１に素子分離領域５４が形成されている。素子分離領域５４は、例えばＳＴＩ（Shallow Trench Isolation）である。Ｐ型ウェル領域５１は素子分離領域５４により複数の活性領域に区画される。活性領域には拡散領域５２，５３が形成されている。拡散領域５２，５３は、Ｎ型の不純物（例えば、リン、ヒ素等）を含む。拡散領域５２，５３は、セクタ１２に含まれるメモリセルＭＣやダミーセルＤＣのソース領域及びドレイン領域（図２参照）である。

素子分離領域５４の上には絶縁膜１２１，浮遊ゲートＤＦＧ，絶縁膜１２２，制御ゲートＤＣＧがこの順番で形成されている。絶縁膜１２１は、例えばシリコン酸化膜である。絶縁膜１２２は、例えばＯＮＯ膜（シリコン酸化膜／窒化膜／シリコン酸化膜の積層絶縁膜）である。絶縁膜１２１には、切欠部１２１ａが形成されている。同様に、絶縁膜１２２には、切欠部１２２ａが形成されている。なお、浮遊ゲートＤＦＧの切欠部８２（図１０（ａ）参照）と制御ゲートＤＣＧの切欠部８１（図１０（ａ）参照）については、図１１における符号を省略している。

Ｐ型ウェル領域５１（拡散領域５２，５３）及び制御ゲートＤＣＧは絶縁膜１３１により覆われている。絶縁膜１３１は、例えばシリコン酸化膜である。この絶縁膜１３１には、プラグ１０３，１１３とコンタクト１３２が埋め込まれている。また、絶縁膜１３１には、Ｎ型ウェル領域５０の電位を固定するためのタップ１３６と、Ｐ型ウェル領域５１の電位を固定するためのタップ１３７が埋め込まれている。絶縁膜１３１の上には、プラグ１０３，１１３に接続されるパッド１０１，１１１と、コンタクト１３２に接続される配線１３３が形成されている。また、絶縁膜１３１の上には、タップ１３６，１３７に接続される配線１３８，１３９が形成されている。パッド１０１，１１１と配線１３３は、絶縁膜１３４により覆われている。絶縁膜１３４にはプラグ１０４，１１４が埋め込まれている。絶縁膜１３４の上には、プラグ１０４，１１４に接続されるパッド１０２，１１２が形成されている。パッド１０２，１１２は絶縁膜１３５により覆われている。絶縁膜１３５にはプラグ１０５，１１５が埋め込まれている。絶縁膜１３５の上には、プラグ１０５，１１５に接続されるストラップ線ＤＳＬ１，ＤＳＬ２が形成されている。

ロジック部１４０は、例えば図１に示す周辺回路２２やデコーダ２１である。このロジック部１４０は、低電圧動作（例えば電源電圧ＶＣＣにより動作する）のトランジスタＴ３１を有している。ロジック部１４０において、Ｐ型基板ＳＷにＰ型ウェル領域１４１が形成されている。Ｐ型ウェル領域１４１は、素子分離領域１４２により複数の活性領域に区画される。活性領域にトランジスタＴ３１が形成されている。活性領域において、Ｐ型ウェル領域１４１には拡散領域１４３が形成されている。拡散領域１４３は、トランジスタＴ３１のソース領域及びドレイン領域である。Ｐ型ウェル領域１４１のチャネル上には、絶縁膜１４４とゲート端子１４５が形成されている。Ｐ型ウェル領域１４１及びゲート端子１４５は、絶縁膜１３１により覆われている。絶縁膜１３１には、コンタクト１４６が埋め込まれている。また、絶縁膜１３１には、Ｐ型ウェル領域１４１の電位を固定するためのタップ１４８が埋め込まれている。絶縁膜１３１の上には、コンタクト１４６に接続される配線１４７が形成されている。また、絶縁膜１３１の上には、タップ１４８に接続される配線１４９が形成されている。なお、図１１では、第１の金属配線層（Ｍ１Ｌ）より後に形成される配線について省略している。

次に、図１１に示す構造の製造工程について説明する。
なお、以下の説明及び図において、図１１に示す構成のうち、Ｐ型基板ＳＷ及びＮ型ウェル領域５０を省略している。

先ず、図１２（ａ）に示すように、Ｐ型ウェル領域５１，１４１に素子分離領域５４，１４２を形成する。次に、図１２（ｂ）に示すように、例えばフォトリソグラフィ法によりロジック部を覆うレジスト膜１５１を形成し、このレジスト膜１５１をマスクとしてシリコン酸化膜１５２を成膜する。そして、図１２（ｃ）に示すように、シリコン酸化膜１５２の上にポリシリコン膜１５３を成膜する。

次に、図１３（ａ）に示すように、例えばフォトリソグラフィ法によりポリシリコン膜１５３上面の所定領域を覆うレジスト膜１５４を形成する。そして、レジスト膜１５４をマスクとしてポリシリコン膜１５３とシリコン酸化膜１５２をエッチングし、図１３（ｂ）に示す絶縁膜１２１及び浮遊ゲートＤＦＧを形成する。このエッチングにより、絶縁膜１２１の切欠部１２１ａと浮遊ゲートＤＦＧの切欠部８２が形成される。そして、図１３（ｃ）に示すように、レジスト膜１５１，１５４を除去する。次いで、図１３（ｄ）に示すように、例えばフォトリソグラフィ法によりロジック部を覆うレジスト膜１５５を形成し、このレジスト膜１５５をマスクとして絶縁膜１５６を成膜する。この絶縁膜１５６は、シリコン酸化膜、窒化膜、シリコン酸化膜を順次形成したＯＮＯ膜である。

次いで、図１４（ａ）に示すように、絶縁膜１５６の上にポリシリコン膜１５７を成膜する。そして、図１４（ｂ）に示すように、例えばフォトリソグラフィ法によりポリシリコン膜１５７上面の所定領域を覆うレジスト膜１５８を形成する。そして、レジスト膜１５８をマスクとしてポリシリコン膜１５７と絶縁膜１５６をエッチングし、図１４（ｃ）に示す絶縁膜１２２及び制御ゲートＤＣＧを形成する。

次に、図１５（ａ）に示すように、レジスト膜１５５，１５８を除去する。そして、図１５（ｂ）に示すように、例えばフォトリソグラフィ法によりレジスト膜１５９を形成し、このレジスト膜１５９をマスクとしてロジック部の上面にシリコン酸化膜１６０を成膜する。そして、図１５（ｃ）に示すように、シリコン酸化膜１６０の上にポリシリコン膜１６１を成膜する。そして、レジスト膜１５９を除去する。

次いで、図１６（ａ）に示すように、例えばフォトリソグラフィ法により制御ゲートＤＣＧ上面の所定領域を覆うレジスト膜１６２と、ロジック部のポリシリコン膜１６１の所定領域を覆うレジスト膜１６３を形成する。次いで、図１６（ｂ）に示すように、レジスト膜１６２をマスクとして制御ゲートＤＣＧと絶縁膜１２２をエッチングして切欠部８１，１２２ａを形成し、浮遊ゲートＤＦＧの上面一部を露出する。また、レジスト膜１６３をマスクとしてポリシリコン膜１６１とシリコン酸化膜１６０をエッチングし、トランジスタＴ３１のゲート端子１４５及びゲート絶縁膜１４４を形成する。次に、そして、図１６（ｃ）に示すように、レジスト膜１６２，１６３を除去する。

次に、図１７（ａ）に示すように、例えばフォトリソグラフィ法によりロジック部を覆うレジスト膜１６４を形成する。そして、制御ゲートＤＣＧ及び浮遊ゲートＤＦＧをマスクとしてＮ型の不純物をＰ型ウェル領域５１に添加し、拡散領域５２，５３を形成する。そして、図１７（ｂ）に示すように、レジスト膜１６４を除去する。

次に、図１７（ｃ）に示すように、例えばフォトリソグラフィ法によりレジスト膜１６５を形成する。このレジスト膜１６５に、ロジック部の所定領域（トランジスタＴ３１に対応する活性領域）に応じた開口１６５ａを形成する。そして、開口１６５ａからロジック部のゲート端子１４５をマスクとしてＮ型の不純物をＰ型ウェル領域１４１に添加し、拡散領域１４３を形成する。

次いで、図１８（ａ）に示すように、レジスト膜１６５を除去する。次に、図１８（ｂ）に示すように、レジスト膜１６６を形成し、そのレジスト膜１６６に例えばフォトグラフィ法によりコンタクトホール１６６ａを形成する。これらのコンタクトホール１６６ａにより、拡散領域５２，５３，１４３，制御ゲートＤＣＧ，浮遊ゲートＤＦＧの上面を露出する。そして、コンタクトホール１６６ａ内に、例えばタングステン等の導電材を充填してコンタクト１３２，１４６，プラグ１０３，１１３を形成する。なお、コンタクト１３２，１４６，プラグ１０３，１１３は、コンタクトホール１６６ａ内に形成されたチタン（Ｔｉ）や窒化チタン（ＴｉＮ）等のバリア膜と、バリア膜内に充填されたタングステンなどの導電材により形成されてもよい。なお、図では省略したが、図１１に示すタップ１３６，１３７，１４８も同様に形成される。そして、図１８（ｃ）に示すように、レジスト膜１６６を除去する。

次に、図１９（ａ）に示すように、絶縁膜１３１を形成し、この絶縁膜１３１によりコンタクト１３２，１４６，プラグ１０３，１１３を埋設する。そして、図１９（ｂ）に示すように、所定位置に開口１６７ａを有するレジスト膜１６７を形成し、このレジスト膜１６７をマスクとして第１の金属配線層（Ｍ１Ｌ）の配線１３３，１４７，パッド１０１，１１１を形成する。なお、図では省略したが、図１１に示す配線１３８，１３９，１４９も同様に形成される。

次いで、図２０（ａ）に示すように、レジスト膜１６７を除去する。そして、図２０（ｂ）に示すように、絶縁膜１３４を成膜する。
以降、同様にして第２の金属配線層（Ｍ２Ｌ）、第３の金属配線層（Ｍ３Ｌ）の配線等を形成する。なお、配線が銅の場合、各金属配線層の配線と、その配線と下層の配線とを接続するコンタクトは、同時に形成される。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）記憶回路１０のワード線ドライバ３３は、ワード線選択信号ＷＳＥＬに応じて、制御電圧ＶＰＸ又は制御電圧ＸＤＳをワード線ＷＬ１に供給する。つまり、ワード線ドライバ３３は、制御電圧ＶＰＸ，ＸＤＳを動作電圧として動作する。容量接続回路３２は、ダミーセルＤＣの浮遊ゲートＤＦＧに接続されている。また、容量接続回路３２は、セクタ選択回路３１とワード線ドライバ３３との間のノードＮ１に接続されている。容量接続回路３２は、動作モードに応じて、ダミーセルＤＣの浮遊ゲートＤＦＧをノードＮ１に対して接離する。

ダミーセルＤＣにおいて、制御ゲートＤＣＧとソース端子（拡散領域５２）とドレイン端子（拡散領域５３）に制御電圧ＶＰＷが供給される。そして、制御電圧ＶＰＷは、Ｐ型ウェル領域５１に供給される。したがって、ダミーセルＤＣは、２つの容量素子６１，６２を含む。リード動作において、浮遊ゲートＤＦＧのゲート端子電圧Ｖｃａｐの電圧値は、制御電圧ＶＰＸの電圧値（＝５Ｖ）と等しく、制御電圧ＶＰＷの電圧値（＝０Ｖ）と異なる。そして、浮遊ゲートＤＦＧは、ワード線ドライバ３３に制御電圧ＶＰＸを供給する経路のノードＮ１に接続される。このため、容量素子６１，６２を含むダミーセルＤＣは、ノードＮ１における電圧値である制御電圧ＶＰＸを安定化する平滑用キャパシタとして働く。制御電圧ＶＰＸを安定化することにより、ワード線ドライバ３３により駆動されるワード線ＷＬの電位が、制御電圧ＶＰＸが変動する場合に比して所定の電位（制御電圧ＶＰＸレベル）まで速やかに立ち上がる。つまり、ワード線ＷＬを駆動するために要する時間を短縮することができるため、読み出し動作の高速化を図ることができる。

（２）容量接続回路３２は、セクタ１２に含まれるダミーセルＤＣの浮遊ゲートＤＦＧを、ワード線ＷＬを駆動するワード線ドライバ３３に制御電圧ＶＰＸを供給する経路のノードＮ１に接続する。ノードＮ１に接続されたダミーセルＤＣは、平滑用キャパシタとして働く。したがって、ワード線ＷＬを駆動するワード線ドライバ３３の近傍に平滑用キャパシタを形成したことと等価であるため、制御電圧ＶＰＸの変動に対して速やかに対応することが可能となり、平滑用キャパシタを別の箇所（例えば、周辺回路２２内）に形成した場合と比べ、より制御電圧ＶＰＸを安定化することができる。

（３）リード動作において、全てのセクタ１１〜１８に対応するセクタ選択回路３１は、ワード線ドライバ３３を配線ＶＰＸに接続する。従って、選択信号ＷＳＥＬによりワード線ＷＬを駆動するワード線ドライバ３３に制御電圧ＶＰＸを供給する経路のノードＮ１には、そのワード線ドライバ３３に対応するセクタに含まれるダミーセルＤＣと、他のセクタに含まれるダミーセルＤＣが接続される。複数のダミーセルＤＣのそれぞれの容量素子は、並列に接続される。このため、大きな容量値の平滑用キャパシタをノードＮ１に対して接続し、制御電圧ＶＰＸを安定化することができる。

（４）トランジスタのゲートをパターニングする工程において、ダミーセルＤＣの制御ゲートＤＣＧに切欠部８１を形成する。これにより、浮遊ゲートＤＦＧに対するコンタクトを形成する経路を形成するために工程を増やす必要が無いため、この工程における処理にかかるコストや工程の増加に対するコストの増加を抑制することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態では、図１（ａ）に示す各セクタ１１〜１８に含まれるダミーセルＤＣについて、図２に示すように、浮遊ゲートＤＦＧをワード線ドライバ３３に制御電圧ＶＰＸを供給する経路のノードＮ１に対して接離した。浮遊ゲートＤＦＧに換えて制御ゲートＤＣＧをノードＮ１に対して接離するようにしてもよい。

例えば、図２１に示すように、ダミーセルＤＣの制御ゲートＤＣＧは、デコーダ２１に含まれる容量接続回路３２に接続されている。容量接続回路３２は、上記した制御信号に基づいて、ダミーセルＤＣの制御ゲートＤＣＧを、ワード線ドライバ３３に制御電圧ＶＰＸを供給する経路のノードＮ１に対して接離する。

図２２（ａ）に示すように、ダミーセルＤＣは、浮遊ゲートＤＦＧとソース端子（拡散領域５２）とドレイン端子（拡散領域５３）に制御電圧ＶＰＷが供給される。そして、制御電圧ＶＰＷは、Ｐ型ウェル領域５１に供給される。したがって、ダミーセルＤＣは、図５（ｂ）に示すように、１つの容量素子６１を含む。

そして、リード動作において、制御ゲートＤＣＧのゲート端子電圧Ｖｃａｐの電圧値、制御電圧ＶＰＸの電圧値（＝５Ｖ）と等しく、制御電圧ＶＰＷの電圧値（＝０Ｖ）と異なる。そして、浮遊ゲートＤＦＧは、図２１に示すように、容量接続回路３２を介してノードＮ１に接続される。このため、図２２（ｂ）に示す容量素子６１を含むダミーセルＤＣは、図２１に示すノードＮ１における電圧値である制御電圧ＶＰＸを安定化する平滑用キャパシタとして働く。

・上記実施形態において、ワード線ドライバ３３に供給する制御電圧ＶＰＸの変動を抑制することができればよい。このため、例えば図１（ｂ）に示すダミーセル領域１２ｂに含まれるダミーセルＤＣについて、適当な数の浮遊ゲートＤＦＧを未接続（フローティング状態：ＦＬＴ）としてもよい。また、図１（ａ）に示すセクタ１１〜１８について、浮遊ゲートＤＦＧ又は制御ゲートＤＣＧをワード線ドライバ３３に対して接離するダミーセルＤＣを含むセクタの数を適宜設定してもよい。

・浮遊ゲートＤＦＧと制御ゲートＤＣＧの少なくとも一方を格子状に形成してもよい。
・上記の記憶回路１０を他の回路とともに１つのチップ上に形成してもよい。
例えば、図２３に示すように、半導体装置２００は、ＣＰＵ（主回路）２０１、メモリ（記憶回路）１０、メモリ２０２、周辺回路２０３を含むシングルチップマイクロコンピュータである。ＣＰＵ２０１、メモリ１０，２０２、周辺回路２０３は、バス２０４を介して互いに接続されている。メモリ２０２は、例えばＤＲＡＭ（Dynamic Random Access Memory）等の揮発性半導体記憶回路である。周辺回路２０３は、タイマ、メモリアクセス制御回路（ＤＭＡＣ）、シリアルインタフェース回路等の回路である。メモリ１０，２０２のアドレス空間は、ＣＰＵ２０１によりアクセス可能なアドレス空間に割り当てられている。半導体装置に複数の周辺回路２０３が備えられていても良く、また周辺回路２０３が省略されていてもよい。

１２ セクタ
３２ 容量接続回路
３３ ワード線ドライバ
ＭＣ メモリセル
ＣＧ 制御ゲート
ＦＧ 浮遊ゲート
ＤＣ ダミーセル
ＤＦＧ 浮遊ゲート
ＤＣＧ 制御ゲート
ＶＰＸ 制御電圧
ＶＰＷ 制御電圧
ＷＬ１ ワード線

Claims (7)

1. 浮遊ゲートと制御ゲートを有し、前記制御ゲートがワード線に接続された第１のセルと、第１のゲート配線と第２のゲート配線を有し、前記第１のゲート配線と前記第２のゲート配線の何れか一方に第１の制御電圧が供給される第２のセルとを有するセクタと、
   前記ワード線に接続され、第２の制御電圧が供給され、選択信号に応じて前記ワード線に前記第２の制御電圧を供給するワード線ドライバと、
   前記第１のセルに対する動作に応じた制御信号に基づいて、前記第２のセルの前記第１のゲート配線と前記第２のゲート配線の何れか他方を、前記第２の制御電圧を前記ワード線ドライバに供給する経路のノードに対して接離する容量接続回路と、
   を有する記憶回路。
2. 前記セクタは、前記ワード線の延びる方向に沿って配置された複数の前記第２のセルの行を複数有し、
   前記複数の前記第２のセルの前記第１のゲート配線と前記第２のゲート配線は、それぞれ行方向及び列方向に延出されて互いに接続された格子状または板状に形成されたこと
   を特徴とする請求項１に記載の記憶回路。
3. 前記第２のセルの前記第１のゲート配線は、ウェル領域の上に絶縁膜を介して形成され、
   前記第１の制御電圧は、前記ウェル領域に供給する電圧であること
   を特徴とする請求項１または２に記載の記憶回路。
4. 前記容量接続回路は、
   前記第１のゲート配線と前記第２のゲート配線の何れか他方と前記ノードとの間に接続された第１のスイッチと、
   前記第１のゲート配線と前記第２のゲート配線の何れか他方と前記第１の制御電圧を供給する配線との間に接続された第２のスイッチと、
   を含み、
   前記制御信号に応じて前記第１のスイッチと前記第２のスイッチを相補的に制御すること
   を特徴とする請求項１〜３の何れか一項に記載の記憶回路。
5. 前記容量接続回路は、前記制御信号に基づいて、
   前記第１のセルの情報を読み出すリード動作のときに前記第１のスイッチをオンし、
   前記第１のセルに情報を書き込むプログラム動作のとき、及び前記第１のセルの情報を消去する消去動作のときに、前記第２のスイッチをオンすること
   を特徴とする請求項４に記載の記憶回路。
6. 複数のセクタを有し、
   前記第２の制御電圧はセクタ選択回路を介して前記ワード線ドライバに供給され、
   前記容量接続回路が前記第２のセルを接続するノードは、前記セクタ選択回路と前記ワード線ドライバの間のノードであること
   を特徴とする請求項１〜５の何れか一項に記載の記憶回路。
7. 前記セクタ選択回路は、
   前記リード動作のときに、前記複数のセクタに対応する前記ワード線ドライバに対して前記第２の制御電圧を供給すること、
   を特徴とする請求項６に記載の記憶回路。