JP3947135B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
【非特許文献１】
Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【０００５】
【発明が解決しようとする課題】
しかし、上記従来のフラッシュメモリであると、昇圧回路内のキャパシタの特性がメモリセルの特性と異なる。従って、メモリセルの信頼性と、昇圧回路内のキャパシタの信頼性とを、別個の工程で検査しなくてはならない。その結果、製造工程が煩雑となるという問題があった。
【０００６】
この発明は、製造工程を簡略化出来る不揮発性半導体記憶装置を提供する。
【０００７】
【課題を解決するための手段】
この発明の第１の態様に係る不揮発性半導体記憶装置は、それぞれが、電荷蓄積層と、
前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートを備える第１ＭＯＳトランジスタを含む複数のメモリセルと、前記メモリセルに供給される電圧を生成する昇圧回路とを具備し、前記昇圧回路は、半導体基板上に形成され、互いに離隔された第１、第２半導体層と、前記第１、第２半導体層の上面上、側面上、及び第１、第２半導体層間の前記半導体基板上に形成され、且つ前記ゲート間絶縁膜と同一材料で形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成され、前記第１半導体層と電気的に接続され、前記第２半導体層と電気的に分離された第３半導体層であって、前記第２半導体層との間でキャパシタ電極対を構成する第３半導体層とを含むキャパシタ素子を備え、前記第１、第２半導体層間の領域における前記キャパシタ絶縁膜の構造と、前記複数のメモリセルの隣接する２つの前記第１ＭＯＳトランジスタの前記電荷蓄積層間の領域における前記ゲート間絶縁膜の構造とが同一である。
【０００８】
また、この発明の第２の態様に係る不揮発性半導体記憶装置は、それぞれが、電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを備える第１ＭＯＳトランジスタを含む複数のメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一列にある前記メモリセルの前記第１ＭＯＳトランジスタのドレイン領域を電気的に共通接続するビット線と、同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、複数の前記メモリセルのソース領域を電気的に共通接続するソース線と、前記ビット線のいずれかを選択するカラムデコーダと、前記ワード線のいずれかを選択する第１ロウデコーダと、前記第１ロウデコーダに供給される電圧を生成し、前記ゲート間絶縁膜と同一材料で形成されたキャパシタ絶縁膜を含むキャパシタ素子を有する昇圧回路とを具備し、前記キャパシタ絶縁膜の一部は、前記ゲート間絶縁膜において最も電界の集中する箇所と同一の構造を有する。
【００１０】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１２】
図示するように、フラッシュメモリ１０は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、第１ロウデコーダ１４、第２ロウデコーダ１５、ソース線ドライバ１６、第１昇圧回路１７、及び第２昇圧回路１８を備えている。
【００１３】
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００１４】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１６に接続されている。
【００１５】
カラムデコーダ１２は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【００１６】
第１、第２ロウデコーダ１４、１５は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、第１ロウデコーダ１４は、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択する。第２ロウデコーダ１５は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
【００１７】
センスアンプ１３は、第２ロウデコーダ１５及びカラムデコーダ１２によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００１８】
ソース線ドライバ１６は、読み出し時において、ソース線ＳＬに電圧を供給する。
【００１９】
第１、第２昇圧回路１７、１８は、電源電圧Ｖcc（１．５Ｖ程度）を基に、それぞれ正の高電圧Ｖpp（１２Ｖ程度）及び負の高電圧（−８Ｖ程度）を生成する。
【００２０】
次に、メモリセルアレイ１１の平面パターンについて、図２を用いて説明する。図２はメモリセルアレイ１１の一部領域の平面図である。
【００２１】
図２に示すように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧ０〜ＳＧｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。
【００２２】
前述の通り、隣接するメモリセルＭＣ同士は、セレクトゲート線ＳＧまたはワード線ＷＬ同士が隣り合っている。なお、８列の素子領域ＡＡを、素子領域群ＡＡＧと呼ぶことにする。そして、隣接する素子領域群ＡＡＧ間において、１列の素子領域ＡＡが形成されている領域をスティッチ領域ＳＡ１と呼ぶことにする。素子領域群ＡＡＧ内に形成されるメモリセルＭＣは、データの記憶用として用いられる。スティッチ領域ＳＡ１内のメモリセルＭＣは、ダミーのメモリセルであって、データの記憶用としては用いられない。スティッチ領域ＳＡ１において、セレクトゲート線ＳＧ０〜ＳＧｍは、その一部が幅広に形成されている。この領域を、以後シャント領域ＳＡ２と呼ぶことにする。選択トランジスタＳＴは、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかし、メモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、スティッチ領域ＳＡ１において形成されたコンタクトホールＣＨ１によって、フローティングゲートと制御ゲートとが接続されている。
【００２３】
そして、隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２０が形成されている。金属配線層２０は、ソース線の一部となるものである。金属配線層２０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、素子領域群ＡＡＧ毎に独立した形状を有している。そして金属配線層２０は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。なお、各金属配線層２０は、図示せぬ領域にて共通接続されて、更にソース線ドライバ１６に接続されている。
【００２４】
また、素子領域群ＡＡＧ内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２１が形成されている。金属配線層２１は、ビット線ＢＬ０〜ＢＬｎとして機能するものであり、コンタクトプラグＣＰ２によって金属配線層２１と接続されている。
【００２５】
更に、第２方向に沿ったストライプ形状に、金属配線層２２が形成されている。金属配線層２２は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ０の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、図示せぬコンタクトプラグによって、対応するセレクトゲート線に電気的に接続されている。すなわち、各金属配線層２２は、セレクトゲート線ＳＧ０〜ＳＧｍのシャント配線として機能する。また、金属配線層２２は、ワード線ＷＬの中央部と、該ワード線ＷＬに対応するセレクトゲート線ＳＧの中央部との間の領域に形成されている。換言すれば、メモリセルＭＣの中央部を通過する。従って、複数の金属配線層２２は、第１方向に沿った互いの間隔が、等間隔となるよう配置されている。
【００２６】
次に、上記構成のフラッシュメモリの断面構造について説明する。まず、素子領域群ＡＡＧの断面構造について、図３乃至図５を用いて説明する。図３は図２におけるＸ１−Ｘ１’線方向に沿った断面図であり、図４は図２におけるＸ２−Ｘ２’線に沿った断面図であり、図５は図２におけるＹ１−Ｙ１’線に沿った断面図である。
【００２７】
図示するように、半導体基板１００中には、素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。半導体基板１００の素子領域ＡＡ上には、ゲート絶縁膜３０が形成され、ゲート絶縁膜３０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜３０上に形成された多結晶シリコン層３１、多結晶シリコン層３１上に形成されたゲート間絶縁膜３２、及びゲート間絶縁膜３２上に形成された多結晶シリコン層３３を有している。ゲート間絶縁膜３２は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。図７に示すように、メモリセルトランジスタＭＴにおいては、多結晶シリコン層３１は隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲートとして機能する。また、多結晶シリコン層３３はコントロールゲート（ワード線ＷＬ）として機能する。そして、隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴにおいては、多結晶シリコン層３１は隣接する素子領域ＡＡ間で互いに共通接続されている。また、シャント領域でゲート間絶縁膜３２の一部が除去されており、多結晶シリコン層３１、３３は電気的に接続されている。そして、多結晶シリコン層３１、３３が、セレクトゲート線ＳＧとして機能する。隣接するゲート電極間に位置する半導体基板１００表面内には、不純物拡散層３４が形成されている。不純物拡散層３４は、隣接するトランジスタ同士で共用されている。
【００２８】
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層３４を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層３４を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層３４を中心にして、対称に配置されている。
【００２９】
そして、半導体基板１００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜３５が形成されている。層間絶縁膜３５中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）３４に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜３５上には、コンタクトプラグＣＰ１に接続される金属配線層２０が形成されている。金属配線層２０は、ソース線ＳＬとして機能する。また、層間絶縁膜３５中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）３４に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜３５上には、コンタクトプラグＣＰ３に接続される金属配線層３６が形成されている。
【００３０】
層間絶縁膜３５上には、金属配線層２０、３６を被覆するようにして、層間絶縁膜３７が形成されている。そして、層間絶縁膜３７中には、金属配線層３６に達するコンタクトプラグＣＰ４が形成されている。コンタクトプラグＣＰ３、ＣＰ４が、図２におけるコンタクトプラグＣＰ２に相当する。そして、層間絶縁膜３７上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２１が形成されている。金属配線層２１は、ビット線ＢＬとして機能する。
【００３１】
層間絶縁膜３７上には、金属配線層２１を被覆するようにして、層間絶縁膜３８が形成されている。そして、層間絶縁膜３８上には金属配線層２２が形成されている。そして、層間絶縁膜３８上には、金属配線層２２を被覆するようにして、層間絶縁膜３９が形成されている。
【００３２】
次に、スティッチ領域ＳＡの断面構造について、図３、図４及び図６を用いて説明する。図６は図２におけるＹ２−Ｙ２’線に沿った断面図である。
【００３３】
図示するように、半導体基板１００上に、メモリセルトランジスタのフローティングゲート及びコントロールゲート、並びに選択トランジスタのゲート電極が形成されている。選択トランジスタにおいては、ゲート間絶縁膜３２の一部が除去されて、コンタクトホールＣＨ１が形成されている。この領域を介して、選択トランジスタの多結晶シリコン層３１、３３が接続されている。半導体基板１００上に形成された層間絶縁膜３５中には、選択トランジスタの多結晶シリコン層３３に達するコンタクトホールＣＰ５が形成されている。そして、層間絶縁膜３５上には、コンタクトホールＣＰ５に接続された金属配線層４０が形成されている。層間絶縁膜３５上には、金属配線層４０を被覆するようにして層間絶縁膜３７が形成されている。層間絶縁膜３７中には、金属配線層４０に達するコンタクトプラグＣＰ６が形成され、層間絶縁膜３７上にはコンタクトプラグＣＰ６と接続される金属配線層４１が形成されている。層間絶縁膜３７上には層間絶縁膜３８が形成され、層間絶縁膜３８中には金属配線層４１に達するコンタクトプラグＣＰ７が形成されている。層間絶縁膜３８上には、金属配線層２２が形成されている。図６に示されるように、複数の金属配線層２２は、層間絶縁膜３８上に等間隔に配置されている。そして、層間絶縁膜３８上に、金属配線層２２を被覆するようにして層間絶縁膜３９が形成されている。
【００３４】
次に、第１、第２昇圧回路１７、１８の構成について説明する。図７は、第２昇圧回路１８の回路図である。図示するように、昇圧回路１８は、インバータ５０、５１、複数のキャパシタ素子５２、及び複数のダイオード５３を備えている。インバータ５０の入力端子は昇圧回路１８の入力ノードＩＮに接続され、出力端子はインバータ５１の入力端子に接続されている。
【００３５】
複数のダイオード５３は直列接続されている。初段のダイオードのアノードは昇圧回路１８の出力ノードＯＵＴに接続され、最後段のダイオードのカソードは接地されている。そして、奇数段のダイオード５３のカソードは、キャパシタ素子５２を介在してインバータ５０の出力ノードに接続され、偶数段のダイオード５３のカソードは、キャパシタ素子５２を介在してインバータ５１の出力ノードに接続されている。上記構成の昇圧回路において、入力ノードＩＮに電源電圧Ｖccが入力され、出力ノードＯＵＴから、負電位ＶBBが出力される。
【００３６】
図８は、第１昇圧回路１７の回路図である。図示するように、昇圧回路１７は、昇圧回路１８において、ダイオード５３の極性を逆にしたものである。その他の構成は、昇圧回路１８と同様である。そして、出力ノードＯＵＴからは正電位Ｖppが出力される。
【００３７】
図９は、上記構成の昇圧回路１７、１８が備えるキャパシタ素子５２の断面図である。図示するように、半導体基板１００中には素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩ上には、互いに分離された多結晶シリコン層６０、６１が形成されている。そして、多結晶シリコン層６０、６１の上面上及び側面上、並びに多結晶シリコン層６０、６１間の素子分離領域ＳＴＩ上に、キャパシタ絶縁膜６２が形成されている。キャパシタ絶縁膜６２は、メモリセルのゲート間絶縁膜３２と同一の材料で形成され、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。更に、キャパシタ絶縁膜６２上には、互いに分離された多結晶シリコン層６３、６４が形成されている。なお、キャパシタ絶縁膜６２はその一部が除去されて、コンタクトホールＣＨ２、ＣＨ３が形成されている。そして、コンタクトホールＣＨ２を介して、多結晶シリコン層６０、６３が接続され、コンタクトホールＣＨ３を介して、多結晶シリコン層６１、６４が接続されている。上記構成において、多結晶シリコン層６１がキャパシタ素子５２の一方電極として機能し、多結晶シリコン層６０、６３がキャパシタ素子５２の他方電極として機能する。
【００３８】
更に、半導体基板１００上には上記構成のキャパシタ素子５２を被覆するようにして、層間絶縁膜３５が形成されている。そして層間絶縁膜３５中には、それぞれ多結晶シリコン層６３、６４に接続されるようにして、コンタクトプラグＣＰ８、ＣＰ９が形成されている。コンタクトプラグＣＰ８、ＣＰ９の一方はインバータ５０、５１のいずれかに接続され、他方はダイオード５３に接続される。
【００３９】
次に、上記構成のフラッシュメモリの動作について説明する。
【００４０】
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
【００４１】
以下、書き込み動作の詳細について、図１を用いて説明する。
【００４２】
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、該書き込みデータが、ビット線毎に設けられたラッチ回路（図示せず）のそれぞれに入力される。ラッチ回路に“１”データが格納されると、ビット線には０Ｖが与えられ、逆に“０”データが格納されると、ビット線にはＶBB（−８Ｖ）が与えられる。この負電圧ＶBBは、第２昇圧回路１８から与えられる。
【００４３】
そして、第１ロウデコーダ１４が、ワード線ＷＬ０〜ＷＬｍのいずれかを選択する。そして第１ロウデコーダ１４は、第１昇圧回路１７から供給されたＶpp（例えば１２Ｖ）を、選択ワード線に与える。また、第２ロウデコーダ１５は、第２昇圧回路１８から供給されたＶBB（−８Ｖ）を、セレクトゲート線ＳＧ０〜ＳＧｍに与える。またメモリセルの基板もＶBB（−８Ｖ）とする。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＳＬとは電気的に分離される。
【００４４】
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp（１２Ｖ）が印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶBB（−８Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１２Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（２０Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。
【００４５】
＜読み出し動作＞
データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。
【００４６】
以下、読み出し動作の詳細について、図１を用いて説明する。
【００４７】
まず図１において、第２ロウデコーダ１５が、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（例えばＶcc）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。従って、選択メモリセル内の選択トランジスタＳＴは、ソース線ＳＬと電気的に接続される。また第１ロウデコーダ１４は、全てのワード線ＷＬ０〜ＷＬｍを“Ｌ”レベル（０Ｖ）とする。また、ソース線ドライバ１６は、ソース線ＳＬの電位を０Ｖとする。
【００４８】
そして、ビット線ＢＬ０〜ＢＬｎのそれぞれに、例えば１Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。
【００４９】
以上の結果、ビット線ＢＬ０〜ＢＬｎの電位が変化し、その変化量をセンスアンプ１３が増幅することによって読み出し動作が行われる。
【００５０】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図１の例であると、メモリセルアレイ１１に含まれる全てのメモリセルが同時に消去される。
【００５１】
図１において、第１ロウデコーダ１４は、第２昇圧回路１８から供給された負電圧ＶBB（−８Ｖ）を、全てのワード線ＷＬ０〜ＷＬｍに与える。また、半導体基板（ウェル領域）の電位はＶpp（１２Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００５２】
次に、上記構成のフラッシュメモリ１０における、メモリセルＭＣ、昇圧回路１７、１８のキャパシタ素子５２、及び昇圧回路１７、１８以外の周辺回路（例えばロウデコーダやカラムデコーダ等）の製造方法について、図１０乃至図１７を用いて説明する。図１０乃至図１７は、本実施形態に係るフラッシュメモリの製造工程を順次示す断面図である。なお図１４、図１５のメモリセルアレイ領域は、図２におけるＸ２−Ｘ２’線に沿った方向の断面図であり、その他の図面のメモリセルアレイ領域は、図２におけるＸ１−Ｘ１’線に沿った方向の断面図である。
【００５３】
まず図１０に示すように、半導体基板１００中に、ＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域ＳＴＩを形成する。そして、メモリセルアレイ１１においては、ストライプ状の素子領域ＡＡを形成する。また、周辺回路領域にも素子領域ＡＡを形成する。昇圧回路１７、１８のキャパシタ素子５２を形成すべき領域には、素子領域は形成しない。
【００５４】
次に図１１に示すように、熱酸化法等により、半導体基板１００上にゲート絶縁膜３０を例えば膜厚８ｎｍに形成する。引き続き、ゲート絶縁膜３０上に、膜厚６０ｎｍの多結晶シリコン層３１を形成する。多結晶シリコン層３１は、メモリセルトランジスタＭＴのフローティングゲートとして機能するものである。
【００５５】
次に図１２に示すように、フォトリソグラフィ技術と、ＲＩＥ（Reactive Ion Etching）法等の異方性のエッチングにより、多結晶シリコン層３１をパターニングする。その結果、メモリセルアレイ領域においては、多結晶シリコン層３１が、個々のメモリセルトランジスタＭＴ毎に分離される。この際、キャパシタ素子５２を形成すべき領域においても、多結晶シリコン層３１がパターニングされる。その結果、多結晶シリコン層３１は２つに分離される。分離された２つの多結晶シリコン層３１、３１が、図９で説明した多結晶シリコン層６０、６１に相当する。引き続き、多結晶シリコン層３１上及び素子分離領域ＳＴＩ上に、例えばＣＶＤ法等により、膜厚１５．５ｎｍのＯＮＯ膜３２を形成する。勿論、ＯＮＯ膜の代わりにＯＮ膜やＮＯ膜を用いても良い。ＯＮＯ膜３２は、メモリセルアレイ領域においてはゲート間絶縁膜として機能し、キャパシタ素子５２を形成すべき領域においてはキャパシタ絶縁膜６２として機能する。
【００５６】
次に、メモリセルアレイ領域、及びキャパシタ素子５２を形成すべき領域上に、フォトレジストを塗布する。そして、周辺回路領域のゲート絶縁膜３０、多結晶シリコン層３１、及びＯＮＯ膜３２をエッチングにより除去する。その後、フォトレジストをアッシングにより除去する。
【００５７】
次に図１３に示すように、熱酸化法等により、周辺回路領域の半導体基板１００上にゲート絶縁膜７０を形成する。そして、ＯＮＯ膜３２上及びゲート絶縁膜７０上に、例えば膜厚４０ｎｍの多結晶シリコン層３３を、ＣＶＤ法等により形成する。
【００５８】
次に図１４に示すように、フォトリソグラフィ技術とＲＩＥ法とを用いて、多結晶シリコン層３３及びＯＮＯ膜３２をエッチングする。これにより、メモリセルアレイ領域では、選択トランジスタのシャント領域において、多結晶シリコン層３１に達するコンタクトホールＣＨ１が形成される。また同時に、キャパシタ素子５２を形成すべき領域では、分離された多結晶シリコン層３１のそれぞれに達するコンタクトホールＣＨ２、ＣＨ３が形成される。
【００５９】
次に図１５に示すように、ＣＶＤ法等により、多結晶シリコン層３３上に、膜厚１６０ｎｍの多結晶シリコン層７２を形成して、コンタクトホールＣＨ１〜ＣＨ３を埋め込む。その結果、選択トランジスタＳＴ及びキャパシタ素子５２においては、多結晶シリコン層３１、３３が接続される。なお、多結晶シリコン層７２は、周辺回路領域内においても形成されて良い。多結晶シリコン層７２は、多結晶シリコン層３３と共に、メモリセルトランジスタＭＴの制御ゲート、及び選択トランジスタのセレクトゲートの一部となる。
【００６０】
次に、メモリセルアレイ領域において、フォトリソグラフィ技術とＲＩＥ法を用いて、多結晶シリコン層３３、３１、７２、ゲート間絶縁膜３２をパターニングして、ストライプ状の多層ゲートを形成する。引き続き、周辺回路領域において、多結晶シリコン層３３をゲート電極のパターンにパターニングする。なお、周辺回路領域のパターニングする際、同時にキャパシタ素子５２の多結晶シリコン層３３のパターンニングも行う。その結果、図１６に示すように、キャパシタ素子５２の多結晶シリコン層３３は、多結晶シリコン層３１（６０）に接続された一方（６３）と、多結晶シリコン層３１（６１）に接続された他方（６４）とに分離される。
【００６１】
次に、イオン注入法により、メモリセルトランジスタ及び選択トランジスタ、並びに周辺回路領域のＭＯＳトランジスタのソース・ドレイン領域を形成する。そして図１７に示すように、半導体基板１００上に、メモリセルトランジスタ、選択トランジスタ、キャパシタ素子５２、及び周辺回路領域のＭＯＳトランジスタを被覆する層間絶縁膜３５を形成する。引き続き、メモリセルトランジスタのドレイン領域に達するコンタクトプラグＣＰ３、選択トランジスタのソース領域に達するコンタクトプラグＣＰ１、及び周辺回路領域のＭＯＳトランジスタのソース・ドレイン領域に達するコンタクトプラグを形成する。また、選択トランジスタのシャント領域においては、多結晶シリコン層３３に達するコンタクトプラグＣＰ５を形成する。この際、キャパシタ素子５２の多結晶シリコン層３１に達するコンタクトプラグＣＰ８、ＣＰ９も同時に形成する。
【００６２】
その後は、層間絶縁膜、コンタクトプラグ、及び金属配線層を形成して、図２乃至図６に示すフラッシュメモリが完成する。
【００６３】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００６４】
（１）フラッシュメモリの製造工程を簡略化出来る▲１▼。
【００６５】
通常、メモリセルと、キャパシタ素子とはその形状が異なる。フラッシュメモリのフローティングゲートをキャパシタ素子の一方電極として使用し、ゲート間絶縁膜をキャパシタ絶縁膜として使用し、制御ゲートを他方電極として使用した場合、キャパシタ素子の構造は、図１８のようになることが考えられる。すなわち、素子分離領域ＳＴＩ上に、多結晶シリコン層（フローティングゲート）６１０が形成されている。また、多結晶シリコン層６１０の上面上から、側壁上を経て素子分離領域ＳＴＩ上に渡って、多結晶シリコン層（制御ゲート）６３０が、ＯＮＯ膜（ゲート間絶縁膜）６２０を介在して形成されている。このような構成の場合、キャパシタ絶縁膜６２０において最も電界が集中する箇所は、図１８における領域Ａ１００である。また、メモリセルのゲート間絶縁膜３２において、最も電界が集中する箇所は、図１７における領域Ａ１である。すなわち、両者間において、最も電界の集中する箇所の形状は異なっている。従って、両者の信頼性は異なり、その検査工程は別個に行う必要がある。
【００６６】
しかし本実施形態に係る構成であると、昇圧回路１７、１８に含まれるキャパシタ素子５２は、その一部が、メモリセルと同様の形状を有している。より具体的には、メモリセルのゲート間絶縁膜３２において最も電界が集中する領域（図１７における領域Ａ１）と同様の構造が、キャパシタ素子５２のキャパシタ絶縁膜６２にも形成されている（図１７における領域Ａ２）。そして、ゲート間絶縁膜３２及びキャパシタ絶縁膜６２は、共に同一の材料（ＯＮＯ膜等）によって形成されている。従って、ゲート間絶縁膜３２とキャパシタ絶縁膜６２とは、同一の絶縁破壊耐性（絶縁破壊電圧）を有しており、換言すれば、同一の信頼性を有している。従って、ゲート間絶縁膜３２の信頼性の検査工程と、キャパシタ絶縁膜６２の信頼性の検査工程とは、同一工程で行うことが出来る。その結果、フラッシュメモリの製造工程を簡略化出来る。
【００６７】
また、上記効果は、製造工程の増加を招くことなく実現可能である。例えば、図１４で説明したように、キャパシタ素子５２のキャパシタ絶縁膜６２の一部を除去する工程は、選択トランジスタのゲート間絶縁膜を除去する工程と同時に行うことが出来る。また、図１５で説明したように、キャパシタ素子５２のコンタクトホールＣＨ２、ＣＨ３を埋め込む工程は、選択トランジスタのコンタクトホールＣＨ１を埋め込む工程と同時に行うことが出来る。更に、図１６で説明したように、キャパシタ素子の多結晶シリコン層６３、６４を形成する工程（多結晶シリコン層３３を２つに分離する工程）は、周辺回路領域のＭＯＳトランジスタをパターニングする工程と同時に行うことが出来る。このように、キャパシタ素子５２は、キャパシタ素子５２を形成するために特に追加すべき新たな工程は必要ない。
【００６８】
（２）キャパシタ素子のサイズを低減できる。
【００６９】
図１８に示すような構成の場合、キャパシタ素子の他方電極に接続されるコンタクトプラグＣＰ１０を形成するための領域が必要であり、面積増加に繋がる。
しかし本実施形態に係る構成であると、上記領域に起因する面積増加が解消され、キャパシタ素子のサイズを低減出来る。
【００７０】
（３）キャパシタ素子の信頼性を向上できる▲１▼。
【００７１】
本実施形態に係る構成であると、キャパシタ素子５２は、素子分離領域ＳＴＩ上に形成されている。従って、多結晶シリコン層６１、素子分離領域ＳＴＩ、及び半導体基板１００を含む寄生キャパシタ素子の容量は非常に小さい。従って、キャパシタ素子５２の信頼性を向上できる。
【００７２】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、キャパシタ素子の下部に素子領域を設けたものである。本実施形態に係るフラッシュメモリのブロック構成及びメモリセルアレイ領域の構成は、上記第１の実施形態と同様であるので説明は省略する。図１９は、本実施形態に係るフラッシュメモリの備える昇圧回路１７、１８に含まれる含むキャパシタ素子の断面図である。
【００７３】
図示するように、上記第１の実施形態で図９を用いて説明した構造において、半導体基板１００中に素子領域ＡＡが形成されている。また、シリコン基板１００中には、ｎ型ウェル領域１１０が形成されている。そして、多結晶シリコン層６１は、ゲート絶縁膜６５を介在して、ｎ型ウェル領域１１０上に形成されている。多結晶シリコン層６１と電気的に分離された多結晶シリコン層６０は、素子分離領域ＳＴＩ上に形成されている。
【００７４】
上記構成のキャパシタ素子５２において、ｎ型ウェル領域１１０と多結晶シリコン層６１とは、同電位とされている。両者を同電位とするために、キャパシタ素子５２とは別の領域で、ｎ型ウェル領域１１０が半導体基板１００表面まで引き出されている。そして、ｎ型ウェル領域１１０は、コンタクトプラグＣＰ１０、金属配線層６６、及びコンタクトプラグＣＰ９を介して、多結晶シリコン層６４に電気的に接続されている。
【００７５】
上記構成のキャパシタ素子の製造方法は、上記第１の実施形態で図１０を用いて説明した工程において、図２０に示すように、キャパシタ素子を形成すべき領域にも素子領域ＡＡを形成すれば良い。そして、キャパシタ素子を形成すべき領域にもゲート絶縁膜３０を形成し、その後は図１１乃至図１７に示す工程を経ることで、図１９に示すキャパシタ素子５２が完成する。
【００７６】
上記のように、この発明の第２の実施形態に係るフラッシュメモリであると、上記第１の実施形態で説明した（１）、（２）の効果に加えて、下記（４）の効果が得られる。
【００７７】
（４）キャパシタ素子の信頼性を向上できる▲２▼
本実施形態に係る構成であると、ｎ型ウェル領域１１０と、多結晶シリコン層６１とが同電位とされている。従って、多結晶シリコン層６１、ゲート絶縁膜６５、及びｎ型ウェル領域１１０を含む寄生キャパシタ素子の影響を排除できる。従って、キャパシタ素子５２の信頼性を向上できる。
【００７８】
図２１は、本実施形態の変形例に係るキャパシタ素子の断面図である。図示するように、多結晶シリコン層６１の下部に形成される素子領域ＡＡは、複数個存在しても良い。
【００７９】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第２の実施形態の変形例において、多結晶シリコン層６１を、個々の素子領域毎に分割してものである。その他の構成は上記第１の実施形態と同様であるので、説明は省略する。図２２は、本実施形態に係るフラッシュメモリの備える第１、第２昇圧回路１７、１８に含まれるキャパシタ素子５２の平面図である。
【００８０】
図示するように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、素子領域ＡＡ上には、ゲート絶縁膜を介在して、ストライプ状の多結晶シリコン層６０、６１が形成されている。多結晶シリコン層６０は、第２方向に沿った方向における、キャパシタ素子５２の両端部に位置し、多結晶シリコン層６１は、２本の多結晶シリコン層６０間に位置している。また、多結晶シリコン層６１は、多結晶シリコン層６０よりも第１方向に沿って長く形成されている。そして、多結晶シリコン層６０、６１、及び素子分離領域ＳＴＩ上には、キャパシタ絶縁膜を介在して、多結晶シリコン層６３が形成されている。多結晶シリコン層６３は多結晶シリコン層６０を被覆している。しかし多結晶シリコン層６１は、その第１方向に沿った長さが多結晶シリコン層６０よりも大きいため、多結晶シリコン層６３によって完全には被覆されていない。多結晶シリコン層６１の両端部は、多結晶シリコン層６３の外側へ突出している。そして、この突出した領域上に、キャパシタ絶縁膜を介在して多結晶シリコン層６４が形成されている。多結晶シリコン層６４は、複数の多結晶シリコン層６１を跨ぐようにして形成されている。
【００８１】
なお、多結晶シリコン層６０上では、キャパシタ絶縁膜の一部が除去されてコンタクトホールＣＨ２が形成されている。そしてコンタクトホールＣＨ２を介して、多結晶シリコン層６０、６３が接続されている。また、多結晶シリコン層６３から突出した領域の多結晶シリコン層６１上でも、キャパシタ絶縁膜の一部が除去されてコンタクトホールＣＨ３が形成されている。そしてコンタクトホールＣＨ３を介して、多結晶シリコン層６１、６４が接続されている。
【００８２】
次に、上記構成のキャパシタ素子の断面構造について、図２３乃至図２６を用いて説明する。図２３は図２２におけるＸ３−Ｘ３’線に沿った断面図、図２４は図２２におけるＸ４−Ｘ４’線に沿った断面図、図２５は図２２におけるＹ３−Ｙ３’線に沿った断面図、図２６は図２２におけるＹ４−Ｙ４’線に沿った断面図である。
【００８３】
図示するように、半導体基板１００中には、ｎ型ウェル領域１１０が形成されている。ｎ型ウェル領域１１０中には、ストライプ状の素子分離領域ＳＴＩが形成されている。そして、素子領域ＡＡ上には、第１方向に沿ったストライプ形状の多結晶シリコン層６１、６０が、ゲート絶縁膜６５を介在して形成されている。多結晶シリコン層６１、６０は、素子領域ＡＡ毎に分離されている。更に、多結晶シリコン層６１、６０の上面上、側面上、並びに多結晶シリコン層６１、６０間の素子分離領域上、及び多結晶シリコン層６０、６０間の素子分離領域上に、キャパシタ絶縁膜６２が形成されている。キャパシタ絶縁膜６２は、例えばＯＮＯ膜、ＯＮ膜、ＮＯ膜等であり、メモリセルのゲート間絶縁膜と同一の材料で形成されている。キャパシタ絶縁膜６２は、多結晶シリコン層６０上において一部除去されており、コンタクトホールＣＨ２が形成されている。また、多結晶シリコン層６１上においても、第１方向に沿った両端部で、一部除去されており、コンタクトホールＣＨ３が形成されている。そして、キャパシタ絶縁膜６２上に、多結晶シリコン層６３、６４が形成されている。多結晶シリコン層６３、６４は互いに分離されており、それぞれコンタクトホールＣＨ２、ＣＨ３を介して、多結晶シリコン層６０、６１に接続されている。上記構成において、多結晶シリコン層６１がキャパシタ素子５２の一方電極として機能し、多結晶シリコン層６３、６０が他方電極として機能する。
【００８４】
更に、半導体基板１００上には、上記構成のキャパシタ素子５２を被覆するようにして、層間絶縁膜３５が形成されている。そして層間絶縁膜３５中には、それぞれ多結晶シリコン層６３、６４に接続されるようにして、コンタクトプラグＣＰ８、ＣＰ９が形成されている。
【００８５】
上記構成のキャパシタ素子５２において、ｎ型ウェル領域１１０と多結晶シリコン層６１とは、同電位とされている。両者を同電位とするために、ｎ型ウェル領域１１０が半導体基板１００表面まで引き出されている。そして、ｎ型ウェル領域１１０は、コンタクトプラグＣＰ１０、金属配線層６６、及びコンタクトプラグＣＰ９を介して、多結晶シリコン層６４に電気的に接続されている。
【００８６】
次に、上記構成のフラッシュメモリ１０における、メモリセルＭＣ、及び昇圧回路１７、１８のキャパシタ素子５２の製造方法について、図２７乃至図３２を用いて説明する。図２７乃至図３２は、本実施形態に係るフラッシュメモリの製造工程を順次示す断面図である。なお図３０、図３１のメモリセルアレイ領域は、図２におけるＸ２−Ｘ２’線に沿った方向の断面図であり、その他の図面のメモリセルアレイ領域は、図２におけるＸ１−Ｘ１’線に沿った方向の断面図である。またキャパシタ素子５２を形成すべき領域は、図２２におけるＸ３−Ｘ３’線に沿った方向の断面図である。
【００８７】
まず図２７に示すように、半導体基板１００中に、ＳＴＩ法を用いて素子分離領域ＳＴＩを形成する。そして、メモリセルアレイ領域、及びキャパシタ素子を形成すべき領域内に、ストライプ状の素子領域ＡＡを形成する。
【００８８】
次に図２８に示すように、熱酸化法等により、半導体基板１００上にゲート絶縁膜３０を形成する。ゲート絶縁膜３０は、キャパシタ素子５２においては、図２３乃至図２６で説明したゲート絶縁膜６５に相当する。引き続き、ゲート絶縁膜３０上に、多結晶シリコン層３１を形成する。多結晶シリコン層３１は、メモリセルトランジスタＭＴのフローティングゲートとして機能するものである。
【００８９】
次に図２９に示すように、フォトリソグラフィ技術と、ＲＩＥ法により、多結晶シリコン層３１をパターニングする。その結果、メモリセルアレイ領域及びキャパシタ素子を形成すべき領域において、多結晶シリコン層３１が、個々の素子領域毎に分離される。キャパシタ素子を形成すべき領域においては、両端に位置する多結晶シリコン層３１が、図２３乃至図２６で説明した多結晶シリコン層６０に相当し、その間に存在する多結晶シリコン層３１が、多結晶シリコン層６１に相当する。引き続き、多結晶シリコン層３１上及び素子分離領域ＳＴＩ上に、例えばＣＶＤ法等により、ＯＮＯ膜３２を形成する。勿論、ＯＮＯ膜の代わりにＯＮ膜やＮＯ膜を用いても良い。ＯＮＯ膜３２は、メモリセルアレイ領域においてはゲート間絶縁膜として機能し、キャパシタ素子５２を形成すべき領域においてはキャパシタ絶縁膜６２として機能する。
【００９０】
次に、第１の実施形態で説明したように、周辺回路領域のゲート絶縁膜３０、多結晶シリコン層３１、及びＯＮＯ膜３２をエッチングにより除去する。そして熱酸化法等により、周辺回路領域の半導体基板１００上にゲート絶縁膜を形成する。そして、ＯＮＯ膜３２上及び周辺回路領域のゲート絶縁膜上に、多結晶シリコン層３３を、ＣＶＤ法等により形成する。
【００９１】
次に図３０に示すように、フォトリソグラフィ技術とＲＩＥ法とを用いて、多結晶シリコン層３３及びＯＮＯ膜３２をエッチングする。これにより、メモリセルアレイ領域では、選択トランジスタのシャント領域において、多結晶シリコン層３１に達するコンタクトホールＣＨ１が形成される。また同時に、キャパシタ素子５２を形成すべき領域では、多結晶シリコン層３１（多結晶シリコン層６１の両端部、及び多結晶シリコン層６０）に達するコンタクトホールＣＨ２、ＣＨ３が形成される。
【００９２】
次に図３１に示すように、ＣＶＤ法等により、多結晶シリコン層３３上に、多結晶シリコン層７２を形成して、コンタクトホールＣＨ１〜ＣＨ３を埋め込む。その結果、選択トランジスタＳＴ及びキャパシタ素子５２においては、多結晶シリコン層３１、３３が接続される。
【００９３】
次に、メモリセルアレイ領域において、フォトリソグラフィ技術とＲＩＥ法を用いて、多結晶シリコン層３３、３１、７２、ゲート間絶縁膜３２をパターニングして、ストライプ状の多層ゲートを形成する。引き続き、周辺回路領域において、多結晶シリコン層３３をゲート電極のパターンにパターニングする。なお、第１の実施形態で説明したとおり、周辺回路領域のパターニングする際、同時にキャパシタ素子５２の多結晶シリコン層３３のパターニングも行う。その結果、キャパシタ素子５２の多結晶シリコン層３３は、多結晶シリコン層３１（６０）に接続された一方（６３）と、多結晶シリコン層３１（６１）に接続された他方（６４）とに分離される。
【００９４】
その後、メモリセルトランジスタ及び選択トランジスタ、並びに周辺回路領域のＭＯＳトランジスタのソース・ドレイン領域を形成する。そして図３２に示すように、半導体基板１００上に、メモリセルトランジスタ、選択トランジスタ、キャパシタ素子５２、及び周辺回路領域のＭＯＳトランジスタを被覆する層間絶縁膜３５を形成する。引き続き、コンタクトプラグＣＰ１、ＣＰ３、ＣＰ５、ＣＰ８、ＣＰ９も同時に形成する。更に、層間絶縁膜、コンタクトプラグ、及び金属配線層を形成して、フラッシュメモリ１０が完成する。
【００９５】
上記のように、この発明の第３の実施形態に係るフラッシュメモリであると、上記第２の実施形態で説明した（４）の効果に加えて、下記（５）、（６）の効果が得られる。
【００９６】
（５）フラッシュメモリの製造工程を簡略化出来る▲２▼
図２３に示すように、本実施形態に係るフラッシュメモリが備える昇圧回路内のキャパシタ素子５２は、多結晶シリコン層６０、６１、６３、及びキャパシタ絶縁膜６２を備えている。そして、キャパシタ素子５２の一方電極となる多結晶シリコン層６１は、個々の素子領域毎に分離されている。またキャパシタ絶縁膜は、多結晶シリコン層６１の上面上、側面上、及び多結晶シリコン層６１間の素子分離領域ＳＴＩ上に形成され、更に多結晶シリコン層６０の上面上、側面上、及び多結晶シリコン層６０、６１間の素子分離領域ＳＴＩ上に形成されている。そして、キャパシタ素子５２の他方電極となる多結晶シリコン層６３が、キャパシタ絶縁膜６２上に形成されている。この構造は、メモリセルアレイ中のメモリセルのフローティングゲート３１、ゲート間絶縁膜３２、及び制御ゲート３３の構造と全く同一である（図３参照）。また、ゲート間絶縁膜３２及びキャパシタ絶縁膜６２は、共に同一の材料によって形成されている。すなわち、キャパシタ絶縁膜６２は、最も電界の集中する箇所だけでなく、全ての領域において、ゲート間絶縁膜３２と同様の構造及び特性を有している。従って、ゲート間絶縁膜３２の信頼性の検査工程と、キャパシタ絶縁膜６２の信頼性の検査工程とは、同一工程で行うことが出来る。その結果、フラッシュメモリの製造工程を簡略化出来る。
【００９７】
また、第１の実施形態の効果（１）で説明したとおり、上記効果は、製造工程の増加を招くことなく実現可能である。
【００９８】
（６）キャパシタ素子の容量を大きくできる。
【００９９】
本実施形態に係るキャパシタ素子５２は、図２３に示すように、多結晶シリコン層６１が個々の素子領域毎に分離されている。従って、多結晶シリコン層６１の上面だけでなく、その側壁部分もキャパシタ容量に寄与する。換言すれば、多結晶シリコン層６１の側壁部分だけ、キャパシタの電極面積が大きくなる。従って、キャパシタ素子５２の容量を大きくすることが出来る。
【０１００】
上記のように、この発明の第１乃至第３の実施形態に係る不揮発性半導体記憶装置であると、フラッシュメモリの製造プロセスを簡単化出来る。すなわち、メモリセルのゲート間絶縁膜３２において少なくとも最も電界が集中する領域と同様の構造が、キャパシタ素子５２のキャパシタ絶縁膜６２にも形成されている。従って、メモリセルのゲート間絶縁膜３２と、キャパシタ素子５２のキャパシタ絶縁膜６２とは、同一の信頼性を有している。従って、両者の信頼性の検査工程を、同一の工程で行うことが出来る。また、キャパシタ素子５２は、メモリセル及び周辺回路の製造プロセス過程で形成することが出来るため、特に工程数の増加を招くことなく、上記効果を得ることが出来る。
【０１０１】
なお、上記実施形態では、メモリセル８列毎にスティッチ領域ＳＡ１を設けている。しかし、スティッチ領域を設ける頻度は、メモリセル６４列毎、１２８列毎、または２５６列毎など、要求される読み出しスピードに応じて変えることが出来る。
【０１０２】
また、上記実施形態では、選択トランジスタＳＴとメモリセルトランジスタＭＴの２つのトランジスタを含むメモリセルを有するフラッシュメモリの場合を例に挙げて説明した。しかし、例えば図３３、図３４に示すように、２つの選択トランジスタＳＴ１、ＳＴ２、及びメモリセルトランジスタＭＴの３つのトランジスタを含むメモリセルを有するフラッシュメモリの場合にも適用できる。
【０１０３】
本メモリセルは、２つの選択トランジスタＳＴ１、ＳＴ２が、メモリセルトランジスタＭＴを挟むようにして、３つのトランジスタが直列接続されたものである。そして、選択トランジスタＳＴ１のドレイン領域がビット線に接続され、選択トランジスタＳＴ２のソース領域がソース線に接続されている。メモリセルトランジスタＭＴのゲートはワード線に接続され、選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。断面構造は、図３４に示す通りである。すなわち、半導体基板１００上に、ゲート絶縁膜３０を介在して、３つの多結晶シリコン層３１が形成されている。多結晶シリコン層３１上には、ゲート間絶縁膜３２を介在して多結晶シリコン層３３が形成されている。メモリセルトランジスタＭＴにおいて、多結晶シリコン層３１は個々のメモリセルトランジスタ毎に分離されており、フローティングゲートとして機能し、多結晶シリコン層３３は制御ゲート（ワード線）として機能する。また、選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層３１はワード線方向に沿った選択トランジスタ間で共通接続され、多結晶シリコン層３３と共にセレクトゲート線ＳＧＤ、ＳＧＳとして機能する。なお、選択トランジスタＳＴ１、ＳＴ２のゲート間絶縁膜３２は、図示せぬスティッチ領域にてその一部が除去され、多結晶シリコン層３１、３３が接続されている。そして、選択トランジスタＳＴ１のドレイン領域３４が、コンタクトプラグＣＰ３、ＣＰ４及び金属配線層３６を介してビット線２１に接続される。また選択トランジスタＳＴ２のソース領域３４が、コンタクトプラグＣＰ１を介してソース線２０に接続される。
【０１０４】
また、上記のように３つのトランジスタを含むフラッシュメモリだけでなく、図３５、図３６に示すようなＮＡＮＤ型フラッシュメモリにも適用できる。ＮＡＮＤセルは、２つの選択トランジスタＳＴ１、ＳＴ２間に、複数個のメモリセルトランジスタＭＴが直列接続されたものである。図３５、図３６では、８個のメモリセルトランジスタの場合を例に挙げて説明したが、その数は１６個や３２個でも良く、限定されるものではない。そして、選択トランジスタＳＴ１のドレイン領域がビット線に接続され、選択トランジスタＳＴ２のソース領域がソース線に接続されている。メモリセルトランジスタＭＴのゲートはワード線に接続され、選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。断面構造は、図３６に示す通りである。すなわち、図３４において、メモリセルトランジスタＭＴの数を増やした以外は、同様の構成である。
【０１０５】
また、上記第１乃至第３の実施形態は、システムＬＳＩにも適用できる。図３７は、システムＬＳＩのブロック図である。図示するように、システムＬＳＩ８０は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ８１が設けられている。またメモリ領域には、上記第１乃至第５の実施形態で説明したフラッシュメモリ１０、図３３、図３４を用いて説明した、３つのＭＯＳトランジスタを含むフラッシュメモリ８２、及び図３５、図３６を用いて説明したＮＡＮＤ型フラッシュメモリ８３が設けられている。フラッシュメモリ１０のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図３７に示すようにＣＰＵ８１と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ８１のファームウェアなどを格納するＲＯＭとして使う事ができる。フラッシュメモリ１０の動作速度が速いため、ＣＰＵ８１がＲＡＭなどを介さずに、データを直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩの動作速度を向上できる。また、フラッシュメモリ１０は、フラッシュメモリ８２及びＮＡＮＤ型フラッシュメモリ８３と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【０１０６】
なお、例えばロジック回路領域では、ＣＰＵ８１をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、８２、８３をバルクのシリコン基板上に形成しても良い。
【０１０７】
更に、上記第１乃至第３の実施形態においては、昇圧回路に含まれるキャパシタ素子が、メモリセルと同様の構造を有する場合を例に挙げて説明した。しかし、昇圧回路内のキャパシタ素子に限られず、メモリセルのゲート間絶縁膜と同じ材料で形成されたキャパシタ絶縁膜を有する全てのキャパシタ素子に、上記実施形態は適用できる。
【０１０８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１０９】
【発明の効果】
以上説明したように、この発明によれば、製造工程を簡略化出来る不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図３】 図２におけるＸ１−Ｘ１’線に沿った断面図。
【図４】 図２におけるＸ２−Ｘ２’線に沿った断面図。
【図５】 図２におけるＹ１−Ｙ１’線に沿った断面図。
【図６】 図２におけるＹ２−Ｙ２’線に沿った断面図。
【図７】 この発明の第１の実施形態に係るフラッシュメモリの備える昇圧回路の回路図。
【図８】 この発明の第１の実施形態に係るフラッシュメモリの備える昇圧回路の回路図。
【図９】 この発明の第１の実施形態に係るフラッシュメモリの備える昇圧回路に含まれるキャパシタ素子の断面図。
【図１０】 この発明の第１の実施形態に係るフラッシュメモリの第１の製造工程の断面図。
【図１１】 この発明の第１の実施形態に係るフラッシュメモリの第２の製造工程の断面図。
【図１２】 この発明の第１の実施形態に係るフラッシュメモリの第３の製造工程の断面図。
【図１３】 この発明の第１の実施形態に係るフラッシュメモリの第４の製造工程の断面図。
【図１４】 この発明の第１の実施形態に係るフラッシュメモリの第５の製造工程の断面図。
【図１５】 この発明の第１の実施形態に係るフラッシュメモリの第６の製造工程の断面図。
【図１６】 この発明の第１の実施形態に係るフラッシュメモリの第７の製造工程の断面図。
【図１７】 この発明の第１の実施形態に係るフラッシュメモリの第８の製造工程の断面図。
【図１８】 キャパシタ素子の断面図。
【図１９】 この発明の第２の実施形態に係るフラッシュメモリの備える昇圧回路に含まれるキャパシタ素子の断面図。
【図２０】 この発明の第２の実施形態に係るフラッシュメモリの第１の製造工程の断面図。
【図２１】 この発明の第２の実施形態の変形例に係るフラッシュメモリの備える昇圧回路に含まれるキャパシタ素子の断面図。
【図２２】 この発明の第３の実施形態に係るフラッシュメモリの備える昇圧回路に含まれるキャパシタ素子の断面図。
【図２３】 図２２におけるＸ３−Ｘ３’線に沿った断面図。
【図２４】 図２２におけるＸ４−Ｘ４’線に沿った断面図。
【図２５】 図２２におけるＹ３−Ｙ３’線に沿った断面図。
【図２６】 図２２におけるＹ４−Ｙ４’線に沿った断面図。
【図２７】 この発明の第３の実施形態に係るフラッシュメモリの第１の製造工程の断面図。
【図２８】 この発明の第３の実施形態に係るフラッシュメモリの第２の製造工程の断面図。
【図２９】 この発明の第３の実施形態に係るフラッシュメモリの第３の製造工程の断面図。
【図３０】 この発明の第３の実施形態に係るフラッシュメモリの第４の製造工程の断面図。
【図３１】 この発明の第３の実施形態に係るフラッシュメモリの第５の製造工程の断面図。
【図３２】 この発明の第３の実施形態に係るフラッシュメモリの第６の製造工程の断面図。
【図３３】 この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリのメモリセルの回路図。
【図３４】 この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリのメモリセルの断面図。
【図３５】 この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのメモリセルの回路図。
【図３６】 この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリのメモリセルの回路図。
【図３７】 この発明の第１乃至第３の実施形態の第３変形例に係るフラッシュメモリを備えたシステムＬＳＩのブロック図。
【符号の説明】
１０…フラッシュメモリ、１１…メモリセルアレイ、１２…カラムデコーダ、１３…センスアンプ、１４、１５…ロウデコーダ、１６…ソース線ドライバ、１７、１８…昇圧回路、２０〜２２、３６、４０、４１…金属配線層、３０、７０…ゲート絶縁膜、３１、３３、６０、６１、６３、６４、６６、７２、６１０、６３０…多結晶シリコン層、３２…ゲート間絶縁膜、３４…不純物拡散層、３５、３７〜３９、３５０…層間絶縁膜、５０、５１…インバータ、５２…キャパシタ素子、５３…ダイオード、６２、６２０…キャパシタ絶縁膜、８０…システムＬＳＩ、８１…ＣＰＵ、８２、８３…フラッシュメモリ、１００…半導体基板

Claims (13)

  1. それぞれが、電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートを備える第１ＭＯＳトランジスタを含む複数のメモリセルと、
    前記メモリセルに供給される電圧を生成する昇圧回路と
    を具備し、前記昇圧回路は、半導体基板上に形成され、互いに離隔された第１、第２半導体層と、
    前記第１、第２半導体層の上面上、側面上、及び第１、第２半導体層間の前記半導体基板上に形成され、且つ前記ゲート間絶縁膜と同一材料で形成されたキャパシタ絶縁膜と、
    前記キャパシタ絶縁膜上に形成され、前記第１半導体層と電気的に接続され、前記第２半導体層と電気的に分離された第３半導体層であって、前記第２半導体層との間でキャパシタ電極対を構成する第３半導体層とを含むキャパシタ素子を備え、
    前記第１、第２半導体層間の領域における前記キャパシタ絶縁膜の構造と、前記複数のメモリセルの隣接する２つの前記第１ＭＯＳトランジスタの前記電荷蓄積層間の領域における前記ゲート間絶縁膜の構造とが同一である
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリセルがマトリクス状に配置され、且つ前記半導体基板中に形成された第１素子分離領域によって前記メモリセルの列間が分離されたメモリセルアレイと、
    同一行にある前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と
    を更に具備し、前記ワード線方向に沿って隣接する第１ＭＯＳトランジスタ間において、前記電荷蓄積層は互いに離隔され、前記ゲート間絶縁膜は、前記電荷蓄積層の上面上、側面上、及び電荷蓄積層間の前記第１素子分離領域上に形成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記メモリセルは、電流経路の一端が前記第１ＭＯＳトランジスタの電流経路の一端に接続された第２ＭＯＳトランジスタを更に含み、
    同一列にある前記メモリセルの前記第１ＭＯＳトランジスタの前記電流経路の他端を共通接続するビット線と、
    前記第２ＭＯＳトランジスタの前記電流経路の他端を共通接続するソース線と、
    同一行にある前記メモリセルの前記第２ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線と、
    前記ビット線のいずれかを選択するカラムデコーダと、
    前記ワード線のいずれかを選択する第１ロウデコーダと、
    前記セレクトゲート線のいずれかを選択する第２ロウデコーダと
    を更に具備し、前記昇圧回路は、前記第１ロウデコーダに供給する電圧を生成する
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. それぞれが、電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを備える第１ＭＯＳトランジスタを含む複数のメモリセルと、
    前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
    同一列にある前記メモリセルの前記第１ＭＯＳトランジスタのドレイン領域を電気的に共通接続するビット線と、
    同一行にある前記メモリセルの前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、
    複数の前記メモリセルのソース領域を電気的に共通接続するソース線と、
    前記ビット線のいずれかを選択するカラムデコーダと、
    前記ワード線のいずれかを選択する第１ロウデコーダと、
    前記第１ロウデコーダに供給される電圧を生成し、前記ゲート間絶縁膜と同一材料で形成されたキャパシタ絶縁膜を含むキャパシタ素子を有する昇圧回路と
    を具備し、前記キャパシタ絶縁膜の一部は、前記ゲート間絶縁膜において最も電界の集中する箇所と同一の構造を有する
    ことを特徴とする不揮発性半導体記憶装置。
  5. 前記キャパシタ素子は、半導体基板上に形成され、互いに離隔された第１、第２半導体層と、
    前記第１、第２半導体層の上面上、側面上、及び第１、第２半導体層間の前記半導体基板上に形成され、且つ前記ゲート間絶縁膜と同一材料で形成されたキャパシタ絶縁膜と、
    前記キャパシタ絶縁膜上に形成され、前記第１半導体層と電気的に接続され、前記第２半導体層と電気的に分離された第３半導体層であって、前記第２半導体層との間でキャパシタ電極対を構成する第３半導体層とを含み、
    前記メモリセルの列間は前記半導体基板中に形成された第１素子分離領域によって分離され、
    前記ワード線方向に沿って隣接する第１ＭＯＳトランジスタ間において、前記電荷蓄積層は互いに離隔され、前記ゲート間絶縁膜は、前記電荷蓄積層の上面上、側面上、及び電荷蓄積層間の前記第１素子分離領域上に形成されている
    ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
  6. 前記メモリセルは、ドレイン領域が前記第１ＭＯＳトランジスタのソース領域に接続された第２ＭＯＳトランジスタを更に含み、
    同一行にある前記メモリセルの前記第２ＭＯＳトランジスタのゲートが共通接続されて形成されたセレクトゲート線と、
    前記第２ＭＯＳトランジスタのソース領域を共通接続するソース線と、
    前記セレクトゲート線のいずれかを選択する第２ロウデコーダと
    を更に具備し、前記第１ＭＯＳトランジスタのドレイン領域は、前記ビット線に接続される
    ことを特徴とする請求項４または５記載の不揮発性半導体記憶装置。
  7. 前記第２半導体層は、前記半導体基板内に設けられた素子領域上に、前記メモリセルのゲート絶縁膜と同一材料で形成された絶縁膜を介在して形成されている
    ことを特徴とする請求項１乃至３、５、６いずれか１項記載の不揮発性半導体記憶装置。
  8. 前記第２半導体層は、前記半導体基板内に設けられ、且つ第２素子分離領域によって互いに電気的に分離された複数の素子領域上に、前記メモリセルのゲート絶縁膜と同一材料で形成された絶縁膜を介在して形成されている
    ことを特徴とする請求項１乃至３、５、６いずれか１項記載の不揮発性半導体記憶装置。
  9. 前記第２半導体層は、互いに分離された複数の第４半導体層を含み、
    前記第４半導体層は、複数の前記素子領域上に前記絶縁膜を介在してそれぞれ形成され、
    前記キャパシタ絶縁膜は、前記第４半導体層の上面上、側面上、及び前記第４半導体層間に位置する前記第２素子分離領域上に形成されている
    ことを特徴とする請求項８記載の不揮発性半導体記憶装置。
  10. 複数の前記第４半導体層は、電気的に共通接続されている
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
  11. 前記第２半導体層と前記素子領域とは同電位である
    ことを特徴とする請求項７乃至１０いずれか１項記載の不揮発性半導体記憶装置。
  12. 前記第２半導体層は、前記半導体基板中に形成された第３素子分離領域上に形成されている
    ことを特徴とする請求項１乃至３、５、６いずれか１項記載の不揮発性半導体記憶装置。
  13. 前記電荷蓄積層、前記ゲート間絶縁膜、及び前記制御ゲートを含むキャパシタ構造の絶縁破壊電圧は、前記キャパシタ素子の絶縁破壊電圧に等しい
    ことを特徴とする請求項１乃至１２いずれか１項記載の不揮発性半導体記憶装置。
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