JP2014236014A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
Description
しかしながら、高アスペクト比のトレンチに酸化膜を埋め込む際、トレンチ内部が完全に埋め戻される前にトレンチの開口端が酸化膜の材料で塞がり、トレンチ内部にボイド(空洞)が発生するという埋め込み不良の問題がある。そして、当該ボイドは、CMP法(Chemical Mechanical Polishing:化学機械研磨法)等による酸化膜の平坦化の際に、トレンチを塞いでいる酸化膜が削り取られることにより、凹部として残ってしまう。
また、請求項2記載の発明は、前記第1材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分のアスペクト比が4以下である、請求項1に記載の半導体装置である。
また、請求項3記載の発明のように、前記素子分離部は、STI(Shallow Trench Isolation)構造を含んでいてもよく、また、請求項4記載の発明のように、前記トレンチのアスペクト比が4以上であってもよく、また、請求項5記載の発明のように、前記トレンチの深さが50nm〜500nmであってもよい。
また、請求項6記載の発明のように、前記トレンチは、その深さ方向に向かって幅が狭まるテーパ状に形成されていてもよい。
この構成では、第1材料層に埋め込み性の優れたポリシリコンを使用することにより、トレンチに第1材料層を良好に埋め込むことができる。
また、請求項8記載の発明のように、前記半導体素子は、不揮発性メモリを含んでいてもよく、また、請求項9記載の発明のように、前記半導体素子は、CMOSトランジスタを含んでいてもよい。
また、請求項10記載の発明は、半導体基板の半導体素子用の領域にアクティブ領域を区画するように、前記半導体基板にトレンチを形成する工程と、前記トレンチの深さ方向途中部まで、絶縁膜を介して第1材料層を埋め込む工程と、前記トレンチの前記第1材料層上の部分に第2材料層を埋め込む工程とを含む、半導体装置の製造方法である。
また、請求項11記載の発明は、前記第1材料層を埋め込む工程は、前記第1材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分のアスペクト比が4以下となるように、前記トレンチに前記第1材料層を埋め込む工程を含む、請求項10に記載の半導体装置の製造方法である。
また、請求項12記載の発明は、前記第1材料層を埋め込む工程は、前記トレンチを満たすように前記第1材料層を埋め込んだ後、当該第1材料層の上面が前記半導体基板の表面よりも低くなるように、当該第1材料層を前記トレンチの深さ方向にエッチングする工程を含む、請求項10または11に記載の半導体装置の製造方法である。
また、請求項13記載の発明のように、前記第1材料層を形成する工程は、減圧CVD(Chemical Vapor Deposition:化学気相成長)法によってポリシリコン材料を埋め込む工程を含んでいてもよく、また、請求項14記載の発明のように、前記第2材料層を埋め込む工程は、HDP(High Density Plasma:高密度プラズマ)法によって酸化シリコンを埋め込む工程を含んでいてもよい。
図1は、本発明の一実施形態に係る半導体装置1の平面図である。図1(a)は、半導体装置1のメモリセル領域3を示す平面図であり、図1(b)は、半導体装置1のCMOS領域4を示す平面図である。また、図2は、図1(a)における各切断面線から見た断面図であって、図2(a)が切断面線IIa−IIaに対応し、図2(b)が切断面線IIb−IIbに対応している。また、図3は、図1(b)における各切断面線から見た断面図であって、図3(a)が切断面線IIIa−IIIaに対応し、図3(b)が切断面線IIIb−IIIbに対応している。
<メモリセル領域>
半導体装置1は、半導体基板2と、この半導体基板2上に設定されたメモリセル領域3とを含む。半導体基板2は、たとえば、p型の導電性を有するシリコン基板である。
素子分離部5は、半導体基板2の表面に形成されたトレンチ10と、トレンチ10の内面に形成されたライナー酸化膜11と、トレンチ10に埋め込まれた埋め込み膜15とを含む。
埋め込み膜15は、トレンチ10の底部から開口側にかけてこの順に積層された第1材料層12および第2材料層13を含む。
第1材料層12は、たとえば、ポリシリコンからなり、第2材料層13は酸化シリコン(SiO2)からなる。なお、第1材料層12の他の材料として、TEOS(Tetraethyl orthosilicate)および窒化シリコン(SiN)を例示することができる。
不揮発性メモリセル20は、半導体基板2の表面部に互いに間隔を空けて形成されたn型ソース領域23およびn型ドレイン領域24と、これらの間のチャネル領域25に対向するように配置されたフローティングゲート26と、このフローティングゲート26に積層されたコントロールゲート27とを備えている。n型ソース領域23、n型ドレイン領域24およびコントロールゲート27の表面には、それぞれシリサイド21,22,31が形成されている。
コントロールゲート27は、アクティブ領域6の長手方向に直交する幅方向に延びる直線状に形成されている。コントロールゲート27は、複数のアクティブ領域6に跨っていて、その上面が平坦となるように全てのフローティングゲート26を一括して覆っている。つまり、コントロールゲート27は、複数の不揮発性メモリセル20の共通の電極となっている。
n型ソース領域23およびn型ドレイン領域24と、フローティングゲート26との間、すなわち、サイドウォール28の直下の領域には、それぞれn型ソース低濃度層29およびn型ドレイン低濃度層30が形成されている。これにより、LDD(Lightly Doped Drain)構造が形成されている。
<CMOS領域>
半導体装置1は、HV−CMOS(High Voltage−Complementary Metal Oxide Semiconductor)領域40、MV−CMOS(Middle Voltage−Complementary Metal Oxide Semiconductor)領域70、およびLV−CMOS(Low Voltage−Complementary Metal Oxide Semiconductor)領域90を共通の半導体基板2上に備えている。
(1)HV−CMOS領域
HV−CMOS領域40は、n型のHV−nMOS41およびp型のHV−pMOS42を含む。n型のHV−nMOS41およびp型のHV−pMOS42は、これらを矩形状に取り囲む素子分離部5によって互いに分離されている。HV−nMOS41およびHV−pMOS42は、たとえば、定格電圧が5Vを超えて40V以下の高耐圧素子である。
p型ベース領域43において半導体基板2の表面には、HV−nMOSゲート絶縁膜51が形成されている。HV−nMOSゲート絶縁膜51は、たとえば、300Å〜500Åの厚さで形成されている。そして、HV−nMOSゲート絶縁膜51を挟んで半導体基板2に対向するように、HV−nMOSゲート電極52が形成されている。HV−nMOSゲート電極52の表面には、シリサイド49が形成されている。また、HV−nMOSゲート電極52の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール53で覆われている。
HV−n型ドリフト領域50は、HV−nMOSゲート電極52に対して自己整合的に形成され、HV−n型ソース・ドレイン領域44,45は、それぞれサイドウォール53に対して自己整合的に形成されている。また、HV−n型ソース・ドレインコンタクト領域47,48は、それぞれHV−n型ソース・ドレイン領域44,45の内方領域に形成されている。また、HV−n型ソース・ドレインコンタクト領域47,48の表面には、それぞれシリサイドが形成されている。
n型ベース領域54において半導体基板2の表面には、HV−pMOSゲート絶縁膜62が形成されている。HV−pMOSゲート絶縁膜62は、HV−nMOSゲート絶縁膜51と同じ厚さ、同じ材料で形成されている。そして、HV−pMOSゲート絶縁膜62を挟んで半導体基板2に対向するように、HV−pMOSゲート電極63が形成されている。HV−pMOSゲート電極63の表面には、シリサイド60が形成されている。また、HV−pMOSゲート電極63の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール64で覆われている。
HV−p型ドリフト領域61は、HV−n型ドリフト領域50よりも深く形成され、HV−pMOSゲート電極63に対して自己整合的に形成されている。HV−p型ソース・ドレイン領域55,56は、HV−n型ソース・ドレイン領域44,45と同じ深さで形成され、それぞれサイドウォール64に対して自己整合的に形成されている。また、HV−p型ソース・ドレインコンタクト領域58,59は、HV−n型ソース・ドレインコンタクト領域47,48と同じ深さで形成され、それぞれHV−p型ソース・ドレイン領域55,56の内方領域に形成されている。また、HV−p型ソース・ドレインコンタクト領域58,59の表面には、それぞれシリサイドが形成されている。
(2)MV−CMOS領域
MV−CMOS領域70は、n型のMV−nMOS71およびp型のMV−pMOS72を含む。n型のMV−nMOS71およびp型のMV−pMOS72は、これらを矩形状に取り囲む素子分離部5によって互いに分離されている。MV−nMOS71およびMV−pMOS72は、たとえば、定格電圧が2V以上5V以下の中耐圧素子である。
MV−nMOS71用の領域において半導体基板2の表面には、MV−nMOSゲート絶縁膜77が形成されている。MV−nMOSゲート絶縁膜77は、前述のHV−nMOSゲート絶縁膜51よりも薄く形成されている。その厚さは、たとえば、100Å〜300Åである。そして、MV−nMOS71のチャネル領域に対向するように、MV−nMOSゲート絶縁膜77を挟んで、MV−nMOSゲート電極78が形成されている。MV−nMOSゲート電極78の表面には、シリサイド76が形成されている。また、MV−n型ソース領域74およびMV−n型ドレイン領域75は、MV−nMOSゲート電極78に対して自己整合的に形成されている。MV−nMOSゲート電極78の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール79で覆われている。
MV−pMOS72用の領域には、HV−nMOS41用の領域と同様に、この領域を矩形状に取り囲む素子分離部5の辺に沿って、ディープn型ウェル32が形成され、さらにディープn型ウェル32の内方領域には、MV−n型ウェル81が形成されている。MV−n型ウェル81は、n型ベース領域54よりも不純物濃度が高く、かつ、n型ベース領域54よりも浅く形成されている。たとえば、MV−n型ウェル81は、その底部がトレンチ10の底部と同じ深さ位置になるように形成されている。また、MV−n型ウェル81は、後述するLV−n型ウェル101と同じ不純物濃度および同じ深さで形成されている。
MV−pMOS72用の領域において半導体基板2の表面には、MV−pMOSゲート絶縁膜85が形成されている。MV−pMOSゲート絶縁膜85は、MV−nMOSゲート絶縁膜77と同じ厚さ、同じ材料で形成されている。そして、MV−pMOS72のチャネル領域に対向するように、MV−pMOSゲート絶縁膜85を挟んで、MV−pMOSゲート電極86が形成されている。MV−pMOSゲート電極86の表面には、シリサイド84が形成されている。また、MV−p型ソース領域82およびMV−p型ドレイン領域83は、MV−pMOSゲート電極86に対して自己整合的に形成されている。MV−pMOSゲート電極86の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール87で覆われている。
(3)LV−CMOS領域
LV−CMOS領域90は、n型のLV−nMOS91およびp型のLV−pMOS92を含む。n型のLV−nMOS91およびp型のLV−pMOS92は、これらを矩形状に取り囲む素子分離部5によって互いに分離されている。LV−nMOS91およびLV−pMOS92は、たとえば、定格電圧が2V未満の低耐圧素子である。
LV−nMOS91用の領域においてディープn型ウェル140の内方領域には、この領域を矩形状に取り囲む素子分離部5の辺に沿ってLV−p型ウェル93が形成されている。LV−p型ウェル93は、p型ベース領域43よりも不純物濃度が高く、かつ、p型ベース領域43よりも浅く形成されている。たとえば、LV−p型ウェル93は、その底部がトレンチ10の底部と同じ深さ位置になるように形成されている。
LV−nMOS91用の領域において半導体基板2の表面には、LV−nMOSゲート絶縁膜97が形成されている。LV−nMOSゲート絶縁膜97は、前述のMV−nMOSゲート絶縁膜77よりもさらに薄く形成されている。その厚さは、たとえば、10Å〜100Åである。そして、LV−nMOS91のチャネル領域に対向するように、LV−nMOSゲート絶縁膜97を挟んで、LV−nMOSゲート電極98が形成されている。LV−nMOSゲート電極98の表面には、シリサイド96が形成されている。また、LV−n型ソース領域94およびLV−n型ドレイン領域95は、LV−nMOSゲート電極98に対して自己整合的に形成されている。また、LV−nMOSゲート電極98の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール99で覆われている。
LV−pMOS92用の領域においてディープn型ウェル140の内方領域には、この領域を矩形状に取り囲む素子分離部5の辺に沿ってLV−n型ウェル101が形成されている。LV−n型ウェル101は、n型ベース領域54よりも不純物濃度が高く、かつ、n型ベース領域54よりも浅く形成されている。たとえば、LV−n型ウェル101は、その底部がトレンチ10の底部と同じ深さ位置になるように形成されている。
LV−pMOS92用の領域において半導体基板2の表面には、LV−pMOSゲート絶縁膜105が形成されている。LV−pMOSゲート絶縁膜105は、LV−nMOSゲート絶縁膜97と同じ厚さ、同じ材料で形成されている。そして、LV−pMOS92のチャネル領域に対向するように、LV−pMOSゲート絶縁膜105を挟んで、LV−pMOSゲート電極106が形成されている。LV−pMOSゲート電極106の表面には、シリサイド104が形成されている。また、LV−p型ソース領域102およびLV−p型ドレイン領域103は、LV−pMOSゲート電極106に対して自己整合的に形成されている。また、LV−pMOSゲート電極106の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール107で覆われている。
層間絶縁膜110上には、アルミニウム等の導電材からなる複数の配線111が形成されている。複数の配線111は、層間絶縁膜110を貫通するコンタクトプラグ113を介して、n型ソース領域23、n型ドレイン領域24、HV−n型ソースコンタクト領域47、HV−n型ドレインコンタクト領域48、HV−p型ソースコンタクト領域58、HV−p型ドレインコンタクト領域59、MV−n型ソースコンタクト領域80、MV−n型ドレインコンタクト領域33、MV−p型ソースコンタクト領域88、MV−p型ドレインコンタクト領域89、LV−n型ソースコンタクト領域100、LV−n型ドレインコンタクト領域34、LV−p型ソースコンタクト領域108、LV−p型ドレインコンタクト領域109にそれぞれ接続されている。
不揮発性メモリセル20に対する情報の書き込み、消去および読み出しの各動作は、以下のように行うことができる。
フローティングゲート26に対する電子の注入は、たとえば、n型ソース領域23をグランド電位とした状態で、コントロールゲート27およびn型ドレイン領域24に正電圧を印加すると、n型ソース領域23からトンネル酸化膜37を介するFNトンネリングによって、フローティングゲート26に電子が注入される。
フローティングゲート26に電子が注入されると、このフローティングゲート26が帯電している状態では、不揮発性メモリセル20を導通させるためにコントロールゲート27に印加すべき閾値電圧が高くなる。そこで、コントロールゲート27に与えるべき読出電圧を、フローティングゲート26が非帯電状態(電子が引き抜かれた状態)のときにn型ソース領域23−n型ドレイン領域24間が遮断状態に保持され、かつ、フローティングゲート26が帯電状態(電子が注入された状態)のときにn型ソース領域23−n型ドレイン領域24間を導通させることができる値に設定しておく。このとき、ソース側に電流が流れるか否かを調べることによって、フローティングゲート26に電子が注入されているかどうかを区別できる。このようにして、不揮発性メモリセル20に対する情報の書き込み、消去および読み出しの各動作を行うことができる。
図4〜図47は、本発明の半導体装置1の製造工程の一例を工程順に説明するための断面図である。図4〜図47では、図4、図6、図8のように偶数番号の図面がメモリセル領域3の工程を示し、図5、図7、図9のように奇数番号の図面がCMOS領域4の工程を示している。
ポリシリコンの堆積は、たとえば、LP−CVD(Low Pressure-Chemical Vapor Deposition:減圧CVD)法によって行われる。LP−CVD法は、10〜50Pa(パスカル)程度の圧力下において、600℃〜900℃の温度の下で行われる。これにより、トレンチ10およびハードマスク120の開口がポリシリコンで埋め戻され、さらにハードマスク120がポリシリコンで完全に覆われる。これにより、第1材料層12が形成される。
このとき、第1材料層12は、第1材料層12の上面と、当該上面よりも上側のトレンチ10の側面とで区画される部分のアスペクト比が4以下になるように形成されるのが好ましい。なお、図10および図11で説明したCMP法によるポリシリコンの研磨工程を省略して、RIE法によるエッチング処理工程のみによっても、同様の第1材料層12を形成することができる。
次に、図20および図21に示すように、たとえばCVD法によって、半導体基板2の表面全域にハードマスク122が形成される。ハードマスク122は、たとえば厚さ300Å程度の窒化シリコン膜によって形成されている。ハードマスク122の形成後、ハードマスク122の表面に酸化膜123が形成される。酸化膜123は、たとえば熱酸化法によって、窒化シリコンからなるハードマスク122の表面を酸化することによって形成できる。なお、酸化膜123は、CVD法によって形成してもよい。
次に、図24および図25に示すように、MV−CMOS領域70およびLV−CMOS領域90がハードマスク122で覆われた状態で、半導体基板2が熱酸化される。これにより、ハードマスク122で覆われていないメモリセル領域3およびHV−CMOS領域40の半導体基板2の表面に、トンネル酸化膜37が形成される。次に、半導体基板2上に、不純物イオン(たとえばリン(P+)イオン)を添加したポリシリコン膜115が堆積される。ポリシリコン膜115の厚さは、たとえば700Å程度である。
次に、図28および図29に示すように、半導体基板2上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層することによって、3層構造のONO膜36が形成される。次に、ONO膜36上に保護膜126が形成される。この保護膜126は、たとえば、窒化シリコンからなり、MV−CMOS領域70およびLV−CMOS領域90を覆うハードマスク122よりも薄く形成される。たとえば、保護膜126の膜厚は、100Å程度である。
まず、HV−CMOS領域40用のゲート酸化が行われる。図30および図31に示すように、HV−CMOS領域40を覆っている保護膜126、ONO膜36およびポリシリコン膜115が選択的に除去される。この際、MV−CMOS領域70およびLV−CMOS領域90においても、ハードマスク122上の保護膜126、ONO膜36およびポリシリコン膜115が除去される。次に、HV−CMOS領域40のトンネル酸化膜37が除去されることによって、HV−CMOS領域40において半導体基板2の表面が露出する。トンネル酸化膜37の除去の際には、ハードマスク122上の酸化膜123が除去される。
次に、MV−p型ウェル73およびLV−p型ウェル93を形成すべき領域に、p型不純物イオンが選択的に注入される。これにより、MV−p型ウェル73およびLV−p型ウェル93が同時に形成される。
次に、図40および図41に示すように、このポリシリコン膜117が選択的にエッチングされる。これにより、コントロールゲート27、HV−nMOSゲート電極52、HV−pMOSゲート電極63、MV−nMOSゲート電極78、MV−pMOSゲート電極86、LV−nMOSゲート電極98およびLV−pMOSゲート電極106が同時に形成される。すなわち、CMOS領域4のゲート電極52、63、78、86、98、106が、コントロールゲート27の材料を利用して形成される。
以上のように、この実施形態では、半導体基板2に形成されたトレンチ10には、その深さ方向途中部まで第1材料層12が埋め込まれている。そのため、第2材料層13が埋め込まれるべきトレンチ10のアスペクト比を、第1材料層12が埋め込まれるときのトレンチ10のアスペクト比よりも低くすることができる。
また、第1材料層12の上面と、当該上面よりも上側の前記トレンチ10の側面とで区画される部分のアスペクト比を調整することができるので、ボイドの発生を効果的に抑制できる範囲において第2材料層13を埋め込むことができる。その結果、当該ボイドを起因とする素子分離部5の漏れ電流の発生を効果的に抑制することができる。
次に、図48を参照して、本発明の他の実施形態に係る半導体装置201について説明する。
半導体装置201は、半導体基板205を備えている。半導体基板205は、たとえば、p型シリコン基板からなり、その不純物濃度は、たとえば、1×1015cm−3〜5×1015cm−3である。半導体基板205の表面部には、n型ウェル215が形成されている。n型ウェル215の不純物濃度は、たとえば、1×1017cm−3〜5×1017cm−3である。
トレンチ206で区画されたアクティブ領域213は、隣り合う突出部212で挟まれていて、突出部212の頂面と半導体基板205の表面との高低差に相当する深さの凹所となっている。各凹所(アクティブ領域213)には、フローティングゲート214が形成されている。フローティングゲート214は、その側面が第2材料層210の突出部212の側面に密着するように凹所からなるアクティブ領域213に埋め込まれ、さらに突出部212よりも上方に突出している。フローティングゲート214の突出部分は、第2材料層210の突出部212にオーバーラップしないように、その側面全域が突出部212の側面と同一平面となるように仕上げられている。フローティングゲート214は、この実施形態では、p型不純物(たとえばボロン)が高濃度にドープされたp型ポリシリコンからなる。フローティングゲート214の不純物濃度は、たとえば、1×1020cm−3〜5×1020cm−3である。
ONO膜220は、窒化シリコン(SiN)からなる膜を、それぞれ酸化シリコン(SiO2)からなる膜で上下から挟んだONO積層絶縁膜からなる。
コントロールゲート221は、トレンチ206を横切って延びる直線状に形成されている。つまり、コントロールゲート221は、隣り合うフローティングゲート214の間に形成された埋め込み膜207上の凹所230を介して、複数のアクティブ領域213に跨っている。これにより、コントロールゲート221は、トレンチ206を横切る方向に沿う同一直線上に配置された全てのフローティングゲート214を一括して覆っている。コントロールゲート221は、同一直線上に配置された複数のメモリセル202の共通のゲートとなっている。
半導体装置201を製造するには、まず半導体基板205が用意され、この半導体基板205にイオン注入等の加工処理が何も施されていない状態から、トレンチ206および埋め込み膜207を形成する工程が行われる。具体的には、図50(a)(b)に示すように、たとえば熱酸化法によって、半導体基板205の表面にパッド酸化膜226が形成され、その後、たとえばCVD法によって、パッド酸化膜226上にハードマスク227が形成される。パッド酸化膜226の厚さは、たとえば10nm程度である。また、ハードマスク227は、たとえば厚さ175nm程度の窒化シリコン膜によって形成されている。
次に、図52(a)(b)に示すように、第1材料層209の材料によるトレンチ206の埋め戻し工程が行われる。第1材料層209の材料としては、ポリシリコン、窒化シリコンまたはTEOSを採用することができる。以下では、ポリシリコンを堆積させる場合について説明する。
このとき、第1材料層209は、第1材料層209の上面と、当該上面よりも上側のトレンチ206の側面とで区画される部分のアスペクト比が4以下になるように形成されるのが好ましい。なお、前述のCMP法によるポリシリコンの研磨工程を省略して、RIE法によるエッチング処理工程のみによっても、同様の第1材料層209を形成することができる。
次に、図58(a)(b)に示すように、窒化膜234、タングステンシリサイド膜233、ポリシリコン膜232、ONO膜220およびフローティングゲート214が、トレンチ206の長手方向に沿って選択的に除去される。これにより、半導体基板205が行列状に配列されたメモリセル202に区画されると共に、フローティングゲート214を挟むようにソース形成領域235およびドレイン形成領域236が同時に形成される。また、窒化膜234の一部からなる窒化膜222、タングステンシリサイド膜233の一部からなるワード線WL、ポリシリコン膜232の一部からなるコントロールゲート221およびONO膜220の一部からなるONO膜220も同時に形成される。次に、ソース形成領域235およびドレイン形成領域236に、p型不純物としてのボロン(B+)がイオン注入され、その後、アニール処理されることによって熱拡散する。これにより、p+型ソース領域216、p+型ドレイン領域217およびn型チャネル領域218が同時に形成される。
その後、図60(a)(b)に示すように、ソース配線224、ビットコンタクト225およびビット線BLが形成されることによって、図49(a)(b)に示す半導体装置201が得られる。
また、図55(a)(b)に示すように、ポリシリコン膜229の表面がいかなる膜にも覆われていない状態からの研磨によって単一層からなるフローティングゲート214が形成されるため、フローティングゲート214の形成のための研磨工程を複数回行う必要がない。そのため、研磨装置間の移送が不要になり、また、フローティングゲート214の形成に当たっての研磨条件の設定も一回で済むので、製造工程を簡単にすることができる。さらに、研磨装置間の移送が不要になるので、半導体基板205(ウエハ)表面へのパーティクルの付着を少なくすることもできる。
また、図49(a)(b)に示すように、フローティングゲート214が第2材料層210の突出部212にオーバーラップしないので、埋め込み膜207を隔てて隣り合うフローティングゲート214間の距離を広くすることができる。これにより、隣り合うフローティングゲート214間の寄生容量が小さくできるので、フローティングゲート214間のカップリングの影響による閾値変動を小さくすることができる。すなわち、逆に言えば、フローティングゲート214が突出部212にオーバーラップすると、隣り合うフローティングゲート214に近づくこととなるから、必然的にフローティングゲート214間の距離が近くなる。そのため、上記寄生容量が大きくなる傾向にある。
たとえば、前述の一実施形態および他の実施形態では、半導体装置1,201の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1,201において、p型の部分がn型であり、n型の部分がp型であってもよい。したがって、メモリセル3,202を構成するMOSFETは、前述のようにp型MOSFETであってもよいし、n型MOSFETであってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 半導体基板
3 メモリセル領域
4 CMOS領域
5 素子分離部
6 アクティブ領域
10 トレンチ
11 ライナー酸化膜
12 第1材料層
13 第2材料層
15 埋め込み膜
20 不揮発性メモリセル
26 フローティングゲート
40 HV−CMOS領域
41 HV−nMOS
42 HV−pMOS
70 MV−CMOS領域
71 MV−nMOS
72 MV−pMOS
90 LV−CMOS領域
91 LV−nMOS
92 LV−pMOS
120 ハードマスク
201 半導体装置
202 メモリセル
205 半導体基板
206 トレンチ
207 埋め込み膜
208 ライナー酸化膜
209 第1材料層
210 第2材料層
213 アクティブ領域
214 フローティングゲート
221 コントロールゲート
227 ハードマスク
Claims (15)
- 半導体素子を選択的に備える半導体基板と、
前記半導体基板に形成され、前記半導体素子用の領域にアクティブ領域を区画する素子分離部とを含み、
前記素子分離部は、前記半導体基板に形成されたトレンチ、前記トレンチの深さ方向途中部まで絶縁膜を介して埋め込まれた第1材料層、および前記トレンチの前記第1材料層上の部分に埋め込まれた前記第1材料層とは異なる第2材料層を含む、半導体装置。 - 前記第1材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分のアスペクト比が4以下である、請求項1に記載の半導体装置。
- 前記素子分離部は、STI(Shallow Trench Isolation)構造を含む、請求項1または2に記載の半導体装置。
- 前記トレンチのアスペクト比が4以上である、請求項3に記載の半導体装置。
- 前記トレンチの深さが50nm〜500nmである、請求項3または4に記載の半導体装置。
- 前記トレンチは、その深さ方向に向かって幅が狭まるテーパ状に形成されている、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記第1材料層がポリシリコンからなり、前記第2材料層が酸化シリコンからなる、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記半導体素子は、不揮発性メモリを含む、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記半導体素子は、CMOSトランジスタを含む、請求項1〜8のいずれか一項に記載の半導体装置。
- 半導体基板の半導体素子用の領域にアクティブ領域を区画するように、前記半導体基板にトレンチを形成する工程と、
前記トレンチの深さ方向途中部まで、絶縁膜を介して第1材料層を埋め込む工程と、
前記トレンチの前記第1材料層上の部分に第2材料層を埋め込む工程とを含む、半導体装置の製造方法。 - 前記第1材料層を埋め込む工程は、前記第1材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分のアスペクト比が4以下となるように、前記トレンチに前記第1材料層を埋め込む工程を含む、請求項10に記載の半導体装置の製造方法。
- 前記第1材料層を埋め込む工程は、前記トレンチを満たすように前記第1材料層を埋め込んだ後、当該第1材料層の上面が前記半導体基板の表面よりも低くなるように、当該第1材料層を前記トレンチの深さ方向にエッチングする工程を含む、請求項10または11に記載の半導体装置の製造方法。
- 前記第1材料層を形成する工程は、減圧CVD(Chemical Vapor Deposition:化学気相成長)法によってポリシリコン材料を埋め込む工程を含む、請求項10〜12のいずれか一項に記載の半導体装置の製造方法。
- 前記第2材料層を埋め込む工程は、HDP(High Density Plasma:高密度プラズマ)法によって酸化シリコンを埋め込む工程を含む、請求項10〜13のいずれか一項に記載の半導体装置の製造方法。
- 前記半導体装置の製造方法は、前記第1材料層の形成に先立って、前記トレンチの内面を熱酸化することによって前記絶縁膜を形成する工程を含む、請求項10〜14のいずれか一項に記載の半導体装置の製造方法。
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