JP6172656B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、不揮発性メモリセルとトランジスタとが混載された半導体装置の製造方法に関する。

特許文献１は、ロジック回路が混載された、コントロールゲートおよびフローティングゲートを有する不揮発性メモリ型の半導体装置を開示している。当該半導体装置は、ＬＯＣＯＳ法などによってフィールド酸化膜の分離領域が複数形成されている。各分離領域の間の一素子形成領域にメモリセルと、そのメモリセル用のセレクトトランジスタとが形成されている。

特開平９−２８３６４３号公報

不揮発性メモリセルおよびトランジスタそれぞれの製造技術は、既に確立されている。そのため、これら両方の素子を共通の半導体基板に混載する場合、トランジスタのゲート酸化膜を形成するプロセスにおいて、不揮発性メモリセル用の領域が、熱酸化やウエットエッチングの影響を受ける。そして、これら熱酸化およびウエットエッチングの影響がＯＮＯ膜の構造を変化させ、不揮発性メモリの特性に影響を与えるという問題がある。

本発明の目的は、不揮発性メモリセルのフローティングゲートを覆うＯＮＯ膜の構造変化を抑制でき、メモリセルの特性に与える影響を低減できる半導体装置の製造方法を提供することである。

上記目的を達成するための本発明の一実施形態に係る半導体装置の製造方法は、不揮発性メモリセルおよびトランジスタを共通の半導体基板上に選択的に備える半導体装置の製造方法であって、前記不揮発性メモリセル用の領域にフローティングゲートを選択的に形成する工程と、前記フローティングゲート上に、酸化シリコン（ＳｉＯ₂）膜、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ₂）膜をこの順に積層することによってＯＮＯ膜を形成する工程と、前記ＯＮＯ膜上に保護膜を形成する工程と、前記トランジスタ用の領域の所定領域を選択的に覆うように、前記保護膜と同じ材料からなる第２保護膜を形成する工程と、前記保護膜および前記第２保護膜を前記半導体基板上に残した状態で、前記トランジスタ用の領域の前記第２保護膜で覆われた領域外の酸化膜形成領域を選択的に熱酸化することによって、当該酸化膜形成領域にゲート酸化膜を形成する工程と、前記ゲート酸化膜の形成後、前記保護膜および前記第２保護膜を同一工程で除去する工程とを含み、前記保護膜は、前記第２保護膜よりも薄い。

この方法によれば、酸化シリコン（ＳｉＯ₂）膜、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ₂）膜をこの順に積層する従来のプロセスを変更することなくＯＮＯ膜を形成でき、しかも、トランジスタ用の領域の熱酸化の際には、当該ＯＮＯ膜を保護膜によって保護できる。これにより、当該熱酸化によってＯＮＯ膜が受ける影響を抑制できる。また、当該熱酸化後にゲート酸化膜のパターニング（ウエットエッチング）が行われる場合には、そのウエットエッチングによってＯＮＯ膜が受ける影響も抑制できる。その結果、当該影響に起因するＯＮＯ膜の構造変化（膜質のばらつき等）を抑制でき、メモリセルの特性に与える影響を低減できる。

また、この方法によれば、保護膜と第２保護膜を同一工程で除去できるので、製造プロセスを簡単にできる。

また、この方法によれば、保護膜の除去に必要なエッチング時間が、第２保護膜のエッチング時間よりも短くて済むので、第２保護膜の除去完了時に、保護膜の除去を確実に終えることができる。これにより、ＯＮＯ膜上に保護膜が残ることを防止できる。

本発明の一実施形態に係る半導体装置の製造方法では、前記保護膜は、窒化シリコン（ＳｉＮ）膜からなっていてもよい。
本発明の一実施形態に係る半導体装置の製造方法では、前記トランジスタ用の領域は、定格電圧が５Ｖを超えて４０Ｖ以下の第１トランジスタ用の領域を含み、前記第１トランジスタ用の領域を熱酸化するときに、前記ＯＮＯ膜を前記保護膜で覆っておいてもよい。

定格電圧（耐圧）が５Ｖを超えて４０Ｖ以下という高耐圧のトランジスタ用のゲート酸化膜は、比較的高温（たとえば、９００℃〜１０００℃）の熱酸化によって分厚く形成される。したがって、この熱酸化時にＯＮＯ膜を保護膜で覆っておくことで、ＯＮＯ膜が受ける影響を効果的に抑制できる。
本発明の一実施形態に係る半導体装置の製造方法では、前記トランジスタ用の領域は、定格電圧が５Ｖ以下の第２トランジスタ用の領域をさらに含み、前記第２トランジスタ用の領域を熱酸化するときには、前記ＯＮＯ膜を前記保護膜で覆わないで露出させておいてもよい。

定格電圧（耐圧）が５Ｖ以下という低中耐圧のトランジスタ用のゲート酸化膜は、比較的低温（たとえば、８５０℃〜９５０℃）の熱酸化によって薄く形成される。したがって、この熱酸化時にＯＮＯ膜を保護膜で覆わないようにすることで、少なくとも、定格電圧が５Ｖ以下のトランジスタ用の領域の熱酸化のためだけに保護膜を形成する手間を省くことができる。

本発明の一実施形態に係る半導体装置の製造方法では、前記ゲート酸化膜を形成する工程は、前記ＯＮＯ膜を前記保護膜で覆った状態で、厚さが３８０Å〜４４０Åのゲート酸化膜を形成する工程を含んでいてもよい。
厚さが３８０Å〜４４０Åのゲート酸化膜を形成するには、比較的高温（たとえば、９００℃〜１０００℃）の熱酸化を行う必要がある。したがって、この熱酸化時にＯＮＯ膜を保護膜で覆っておくことで、ＯＮＯ膜が受ける影響を効果的に抑制できる。

本発明の一実施形態に係る半導体装置の製造方法は、前記保護膜の除去後、前記ＯＮＯ膜上にコントロールゲートを形成し、同時に、前記コントロールゲートと同じ材料からなるゲート電極を前記ゲート酸化膜上に形成する工程をさらに含んでいてもよい。
この方法によれば、不揮発性メモリセル用の領域とトランジスタ用の領域に、同時にゲート電極を形成できるので、製造プロセスを簡単にできる。

本発明の一実施形態に係る半導体装置の製造方法では、前記トランジスタ用の領域は、ＣＭＯＳトランジスタ用の領域を含んでいてもよい。その場合、前記ＣＭＯＳトランジスタ用の領域は、定格電圧が５Ｖを超えて４０Ｖ以下の高耐圧ＣＭＯＳ用の領域、定格電圧が２Ｖ以上５Ｖ以下の中耐圧ＣＭＯＳ用の領域、および定格電圧が２Ｖ未満の低耐圧ＣＭＯＳ用の領域を選択的に含んでいてもよい。

本発明の一実施形態に係る半導体装置の製造方法によって製造できる半導体装置として、不揮発性メモリセル用の領域およびトランジスタ用の領域が形成された半導体基板と、前記不揮発性メモリセル用の領域に形成されたフローティングゲートと、前記フローティングゲート上に形成され、酸化シリコン（ＳｉＯ₂）膜、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ₂）膜がこの順に積層された構造を有するＯＮＯ膜と、前記トランジスタ用の領域に形成されたゲート酸化膜とを含み、前記ＯＮＯ膜は、その最表面にＮ成分が含まれている、半導体装置がある。

この半導体装置は、本発明の一実施形態に係る半導体装置の製造方法によって製造できる。そのため、製造プロセスにおいて、ＯＮＯ膜が熱酸化およびウエットエッチングの影響をほとんど受けていない。したがって、良好な膜質のＯＮＯ膜を有する不揮発性メモリセルが形成された半導体装置を提供できる。
前記半導体装置は、前記ＯＮＯ膜上に形成されたコントロールゲートをさらに含み、前記ＯＮＯ膜は、前記コントロールゲートに接する上側の酸化シリコン膜が、その表裏面から間隔を空けた厚さ方向途中部分にＮ成分濃度が０となる極小値Ｌｍｉｎを有しており、前記コントロールゲートと接する部分に当該極小値Ｌｍｉｎよりも高い濃度でＮ成分を含んでいてもよい。

前記半導体装置では、前記トランジスタ用の領域は、定格電圧が５Ｖを超えて４０Ｖ以下の第１トランジスタ用の領域を含んでいてもよい。
前記半導体装置では、前記第１トランジスタは、厚さが３８０Å〜４４０Åのゲート酸化膜を含んでいてもよい。

前記半導体装置では、前記トランジスタ用の領域は、ＣＭＯＳトランジスタ用の領域を含んでいてもよい。
前記半導体装置では、前記ＣＭＯＳトランジスタ用の領域は、定格電圧が５Ｖを超えて４０Ｖ以下の高耐圧ＣＭＯＳ用の領域、定格電圧が２Ｖ以上５Ｖ以下の中耐圧ＣＭＯＳ用の領域、および定格電圧が２Ｖ未満の低耐圧ＣＭＯＳ用の領域を選択的に含んでいてもよい。

図１は、本発明の一実施形態に係る半導体装置の平面図である。 図２は、図１（ａ）における各切断面線から見た断面図である。 図３は、図１（ｂ）における各切断面線から見た断面図である。 図４は、ＯＮＯ膜におけるＮ成分濃度を説明するためのグラフである。 図５は、前記半導体装置の製造工程の一例を説明するための断面図である。 図６は、前記半導体装置の製造工程の一例を説明するための断面図である。 図７は、図５の次の製造工程を示す図である。 図８は、図６の次の製造工程を示す図である。 図９は、図７の次の製造工程を示す図である。 図１０は、図８の次の製造工程を示す図である。 図１１は、図９の次の製造工程を示す図である。 図１２は、図１０の次の製造工程を示す図である。 図１３は、図１１の次の製造工程を示す図である。 図１４は、図１２の次の製造工程を示す図である。 図１５は、図１３の次の製造工程を示す図である。 図１６は、図１４の次の製造工程を示す図である。 図１７は、図１５の次の製造工程を示す図である。 図１８は、図１６の次の製造工程を示す図である。 図１９は、図１７の次の製造工程を示す図である。 図２０は、図１８の次の製造工程を示す図である。 図２１は、図１９の次の製造工程を示す図である。 図２２は、図２０の次の製造工程を示す図である。 図２３は、図２１の次の製造工程を示す図である。 図２４は、図２２の次の製造工程を示す図である。 図２５は、図２３の次の製造工程を示す図である。 図２６は、図２４の次の製造工程を示す図である。 図２７は、図２５の次の製造工程を示す図である。 図２８は、図２６の次の製造工程を示す図である。 図２９は、図２７の次の製造工程を示す図である。 図３０は、図２８の次の製造工程を示す図である。 図３１は、図２９の次の製造工程を示す図である。 図３２は、図３０の次の製造工程を示す図である。 図３３は、図３１の次の製造工程を示す図である。 図３４は、図３２の次の製造工程を示す図である。 図３５は、図３３の次の製造工程を示す図である。 図３６は、図３４の次の製造工程を示す図である。 図３７は、図３５の次の製造工程を示す図である。 図３８は、図３６の次の製造工程を示す図である。 図３９は、図３７の次の製造工程を示す図である。 図４０は、図３８の次の製造工程を示す図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の平面図である。図１（ａ）は、半導体装置１のメモリセル領域３を示す平面図であり、図１（ｂ）は、半導体装置１のＣＭＯＳ領域４を示す平面図である。また、図２は、図１（ａ）における各切断面線から見た断面図であって、図２（ａ）が切断面線IIａ−IIａに対応し、図２（ｂ）が切断面線IIｂ−IIｂに対応している。また、図３は、図１（ｂ）における各切断面線から見た断面図であって、図３（ａ）が切断面線IIIａ−IIIａに対応し、図３（ｂ）が切断面線IIIｂ−IIIｂに対応している。

以下では、まず、図１（ａ）および図２（ａ），（ｂ）を参照して半導体装置１のメモリセル領域３を説明し、次に、図１（ｂ）および図３（ａ），（ｂ）を参照して半導体装置１のＣＭＯＳ領域４を説明する。
＜メモリセル領域＞
半導体装置１は、半導体基板２と、この半導体基板２上に設定されたメモリセル領域３とを含む。半導体基板２は、たとえば、ｐ型の導電性を有するシリコン基板である。

メモリセル領域３は、素子分離部５によって、複数のアクティブ領域６に区画されている。素子分離部５は、半導体基板２の表面に形成されたトレンチ１０と、トレンチ１０に埋め込まれた埋め込み絶縁膜１１とを含む。
トレンチ１０は、この実施形態では、直線状のライントレンチが互いに平行となるようにストライプ状に配列されている。互いに隣り合うトレンチ１０間の距離は、たとえば、０．１３μｍ以上、好ましくは、０．１７μｍ〜０．１９μｍである。この距離は、各アクティブ領域６の幅に対応している。各トレンチ１０は、その長手方向に直交する幅方向で切断したときの断面視（以下、単に「断面視」という。）において、開口端から底部へ向かう深さ方向に幅が狭まるテーパ状に形成されている。また、トレンチ１０は、この実施形態では、深さが０．２３μｍ〜０．２５μｍのシャロートレンチであるが、その深さは適宜変更できる。

埋め込み絶縁膜１１は、酸化シリコン（ＳｉＯ₂）からなり、その上面が半導体基板２の表面とほぼ面一になるようにトレンチ１０内に収容されている。
素子分離部５によって区画された複数のアクティブ領域６には、それぞれ不揮発性メモリセル２０（ＥＥＰＲＯＭ）が１つずつ設けられている。
不揮発性メモリセル２０は、半導体基板２の表面部に互いに間隔を空けて形成されたｎ型ソース領域２３およびｎ型ドレイン領域２４と、これらの間のチャネル領域２５に対向するように配置されたフローティングゲート２６と、このフローティングゲート２６に積層されたコントロールゲート２７とを備えている。ｎ型ソース領域２３、ｎ型ドレイン領域２４およびコントロールゲート２７の表面には、それぞれシリサイド２１，２２，３１が形成されている。

フローティングゲート２６は、各アクティブ領域６に１つずつ設けられている。各フローティングゲート２６は、アクティブ領域６の長手方向に直交する幅方向における両端部（オーバーラップ部分）が、埋め込み絶縁膜１１にオーバーラップするように形成されている。
このような形状のフローティングゲート２６は、前述のように各アクティブ領域６に１つずつ設けられている。したがって、１つの素子分離部５に対して幅方向一方側およびその反対側それぞれにフローティングゲート２６が配置されていて、それらのフローティングゲート２６は、共通の素子分離部５の埋め込み絶縁膜１１にオーバーラップすることになる。

コントロールゲート２７は、アクティブ領域６の長手方向に直交する幅方向に延びる直線状に形成されている。コントロールゲート２７は、複数のアクティブ領域６に跨っていて、その上面が平坦となるように全てのフローティングゲート２６を一括して覆っている。つまり、コントロールゲート２７は、複数の不揮発性メモリセル２０の共通の電極となっている。

また、アクティブ領域６の長手方向におけるフローティングゲート２６およびコントロールゲート２７の両側面は、互いに面一に形成されている。これにより、フローティングゲート２６およびコントロールゲート２７の積層構造は、段差のない平面状の側面を有している。すなわち、これらの２つのゲート２６，２７が半導体基板２の同じスペース上の領域に収まっている。これらの２つのゲート２６，２７により、フローティングゲート２６の閾値電圧のばらつきを抑えると共に、不揮発性メモリセル２０の微細化が図られている。そして、フローティングゲート２６およびコントロールゲート２７の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール２８に覆われている。

ｎ型ソース領域２３およびｎ型ドレイン領域２４と、フローティングゲート２６との間、すなわち、サイドウォール２８の直下の領域には、それぞれｎ型ソース低濃度層２９およびｎ型ドレイン低濃度層３０が形成されている。これにより、ＬＤＤ（Lightly Doped Drain）構造が形成されている。
ｎ型ソース低濃度層２９およびｎ型ドレイン低濃度層３０は、ｎ型ソース・ドレイン領域２３，２４よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型ソース・ドレイン低濃度層２９，３０は、フローティングゲート２６およびコントロールゲート２７に対して自己整合的に形成されている。一方、ｎ型ソース・ドレイン領域２３，２４は、サイドウォール２８に対して自己整合的に形成されている。

チャネル領域２５において半導体基板２の表面には、フローティングゲート２６に対向するようにトンネル酸化膜３７が形成されている。トンネル酸化膜３７の厚さは、たとえば９０Å程度である。このトンネル酸化膜３７は、チャネル領域２５とフローティングゲート２６との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させる。

また、フローティングゲート２６とコントロールゲート２７との間は、絶縁膜によって絶縁されている。
ここで図４を参照して、この絶縁膜は、たとえば、窒化シリコン膜３６１を一対の酸化シリコン膜３６２，３６３で挟み込んだＯＮＯ（酸化シリコン膜-窒化シリコン膜-酸化シリコン膜）構造の膜（以下、ＯＮＯ膜３６とする。）からなる。各膜の厚さは、窒化シリコン膜３６１が１３０Å厚程度、フローティングゲート２６に接する下側の酸化シリコン膜３６２が４０Å厚程度、コントロールゲート２７に接する上側の酸化シリコン膜３６３が１００Å厚程度である。また、ＯＮＯ膜３６は、その最表面にＮ成分が含まれている。具体的には、ＯＮＯ膜３６の上側の酸化シリコン膜３６３が、その表裏面から間隔を空けた厚さ方向途中部分にＮ成分濃度が０となる極小値Ｌｍｉｎを有しており、コントロールゲート２７と接する部分に当該極小値Ｌｍｉｎよりも高い濃度でＮ成分を含んでいる。一方、ＯＮＯ膜３６の下側の酸化シリコン膜３６２は、窒化シリコン膜３６１との界面近傍でＮ成分を若干含むものの、Ｎ成分濃度に関して極小値を有しておらず、その厚さ方向途中部分からフローティングゲート２７側へ向かってはＮ成分濃度が０となっている。
＜ＣＭＯＳ領域＞
半導体装置１は、本発明の第１トランジスタ用の領域の一例としてのＨＶ−ＣＭＯＳ（High Voltage−Complementary Metal Oxide Semiconductor）領域４０、本発明の第２トランジスタ用の領域の一例としてのＭＶ−ＣＭＯＳ（Middle Voltage−Complementary Metal Oxide Semiconductor）領域７０、および本発明の第２トランジスタ用の領域の一例としてのＬＶ−ＣＭＯＳ（Low Voltage−Complementary Metal Oxide Semiconductor）領域９０を共通の半導体基板２上に備えている。

ＨＶ−ＣＭＯＳ領域４０、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０は、素子分離部５によって互いに分離されている。以下、（１）ＨＶ−ＣＭＯＳ領域４０、（２）ＭＶ−ＣＭＯＳ７０領域および（３）ＬＶ−ＣＭＯＳ領域９０の順に説明する。
（１）ＨＶ−ＣＭＯＳ領域
ＨＶ−ＣＭＯＳ領域４０は、ｎ型のＨＶ−ｎＭＯＳ４１およびｐ型のＨＶ−ｐＭＯＳ４２を含む。ｎ型のＨＶ−ｎＭＯＳ４１およびｐ型のＨＶ−ｐＭＯＳ４２は、これらを矩形状に取り囲む素子分離部５によって互いに分離されている。ＨＶ−ｎＭＯＳ４１およびＨＶ−ｐＭＯＳ４２は、たとえば、定格電圧が５Ｖを超えて４０Ｖ以下の高耐圧素子である。

ＨＶ−ｎＭＯＳ４１用の領域には、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ｐ型ベース領域４３が形成されている。ｐ型ベース領域４３は、その底部がトレンチ１０よりも深くなるように形成されている。
ｐ型ベース領域４３において半導体基板２の表面には、ＨＶ−ｎＭＯＳゲート絶縁膜５１が形成されている。ＨＶ−ｎＭＯＳゲート絶縁膜５１は、たとえば、３８０Å〜４４０Åの厚さで形成されている。そして、ＨＶ−ｎＭＯＳゲート絶縁膜５１を挟んで半導体基板２に対向するように、ＨＶ−ｎＭＯＳゲート電極５２が形成されている。ＨＶ−ｎＭＯＳゲート電極５２の表面には、シリサイド４９が形成されている。また、ＨＶ−ｎＭＯＳゲート電極５２の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール５３で覆われている。

そして、ＨＶ−ｎＭＯＳゲート電極５２に対して一方側に、ＨＶ−ｎ型ドリフト領域５０、ＨＶ−ｎ型ソース領域４４およびＨＶ−ｎ型ソースコンタクト領域４７が形成され、その反対側に、ＨＶ−ｎ型ドリフト領域５０、ＨＶ−ｎ型ドレイン領域４５、およびＨＶ−ｎ型ドレインコンタクト領域４８が形成されている。
ＨＶ−ｎ型ドリフト領域５０は、ＨＶ−ｎＭＯＳゲート電極５２に対して自己整合的に形成され、ＨＶ−ｎ型ソース・ドレイン領域４４，４５は、それぞれサイドウォール５３に対して自己整合的に形成されている。また、ＨＶ−ｎ型ソース・ドレインコンタクト領域４７，４８は、それぞれＨＶ−ｎ型ソース・ドレイン領域４４，４５の内方領域に形成されている。また、ＨＶ−ｎ型ソース・ドレインコンタクト領域４７，４８の表面には、それぞれシリサイドが形成されている。

ＨＶ−ｐＭＯＳ４２用の領域には、ＨＶ−ｎＭＯＳ４１用の領域と同様に、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ｎ型ベース領域５４が形成されている。ｎ型ベース領域５４は、その底部がトレンチ１０よりも深くなるように形成されている。
ｎ型ベース領域５４において半導体基板２の表面には、ＨＶ−ｐＭＯＳゲート絶縁膜６２が形成されている。ＨＶ−ｐＭＯＳゲート絶縁膜６２は、ＨＶ−ｎＭＯＳゲート絶縁膜５１と同じ厚さ、たとえば、３８０Å〜４４０Åの厚さで形成されている。そして、ＨＶ−ｐＭＯＳゲート絶縁膜６２を挟んで半導体基板２に対向するように、ＨＶ−ｐＭＯＳゲート電極６３が形成されている。ＨＶ−ｐＭＯＳゲート電極６３の表面には、シリサイド６０が形成されている。また、ＨＶ−ｐＭＯＳゲート電極６３の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール６４で覆われている。

そして、ＨＶ−ｐＭＯＳゲート電極６３に対して一方側に、ＨＶ−ｐ型ドリフト領域６１、ＨＶ−ｐ型ソース領域５５およびＨＶ−ｐ型ソースコンタクト領域５８が形成され、その反対側に、ＨＶ−ｐ型ドリフト領域６１、ＨＶ−ｐ型ドレイン領域５６、およびＨＶ−ｐ型ドレインコンタクト領域５９が形成されている。
ＨＶ−ｐ型ドリフト領域６１は、ＨＶ−ｎ型ドリフト領域５０よりも深く形成され、ＨＶ−ｐＭＯＳゲート電極６３に対して自己整合的に形成されている。ＨＶ−ｐ型ソース・ドレイン領域５５，５６は、ＨＶ−ｎ型ソース・ドレイン領域４４，４５と同じ深さで形成され、それぞれサイドウォール６４に対して自己整合的に形成されている。また、ＨＶ−ｐ型ソース・ドレインコンタクト領域５８，５９は、ＨＶ−ｎ型ソース・ドレインコンタクト領域４７，４８と同じ深さで形成され、それぞれＨＶ−ｐ型ソース・ドレイン領域５５，５６の内方領域に形成されている。また、ＨＶ−ｐ型ソース・ドレインコンタクト領域５８，５９の表面には、それぞれシリサイドが形成されている。
（２）ＭＶ−ＣＭＯＳ領域
ＭＶ−ＣＭＯＳ領域７０は、ｎ型のＭＶ−ｎＭＯＳ７１およびｐ型のＭＶ−ｐＭＯＳ７２を含む。ｎ型のＭＶ−ｎＭＯＳ７１およびｐ型のＭＶ−ｐＭＯＳ７２は、これらを矩形状に取り囲む素子分離部５によって互いに分離されている。ＭＶ−ｎＭＯＳ７１およびＭＶ−ｐＭＯＳ７２は、たとえば、定格電圧が２Ｖ以上５Ｖ以下の中耐圧素子である。

ＭＶ−ｎＭＯＳ７１用の領域には、ＨＶ−ｎＭＯＳ４１用の領域と同様に、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ＭＶ−ｐ型ウェル７３が形成されている。ＭＶ−ｐ型ウェル７３は、ｐ型ベース領域４３よりも不純物濃度が高く、かつ、ｐ型ベース領域４３よりも浅く形成されている。たとえば、ＭＶ−ｐ型ウェル７３は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。また、ＭＶ−ｐ型ウェル７３は、ＨＶ−ｐ型ドリフト領域６１および後述するＬＶ−ｐ型ウェル９３と同じ不純物濃度および同じ深さで形成されている。

ＭＶ−ｐ型ウェル７３の内方領域には、ＭＶ−ｎ型ソース領域７４およびＭＶ−ｎ型ドレイン領域７５が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＭＶ−ｎ型ソース領域７４とＭＶ−ｎ型ドレイン領域７５との間の領域が、ＭＶ−ｐ型ウェル７３のチャネル領域である。
ＭＶ−ｎＭＯＳ７１用の領域において半導体基板２の表面には、ＭＶ−ｎＭＯＳゲート絶縁膜７７が形成されている。ＭＶ−ｎＭＯＳゲート絶縁膜７７は、前述のＨＶ−ｎＭＯＳゲート絶縁膜５１よりも薄く形成されている。その厚さは、たとえば、１３０Å〜１４５Åである。そして、ＭＶ−ｎＭＯＳ７１のチャネル領域に対向するように、ＭＶ−ｎＭＯＳゲート絶縁膜７７を挟んで、ＭＶ−ｎＭＯＳゲート電極７８が形成されている。ＭＶ−ｎＭＯＳゲート電極７８の表面には、シリサイド７６が形成されている。また、ＭＶ−ｎ型ソース領域７４およびＭＶ−ｎ型ドレイン領域７５は、ＭＶ−ｎＭＯＳゲート電極７８に対して自己整合的に形成されている。

ＭＶ−ｎＭＯＳゲート電極７８の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール７９で覆われている。
そして、ＭＶ−ｎ型ソース・ドレイン領域７４，７５の内方領域には、それぞれサイドウォール７９に対して自己整合的に、ＭＶ−ｎ型ソースコンタクト領域８０およびＭＶ−ｎ型ドレインコンタクト領域３３が形成されている。また、ＭＶ−ｎ型ソース・ドレインコンタクト領域８０，３３の表面には、それぞれシリサイドが形成されている。

ＭＶ−ｐＭＯＳ７２用の領域には、ＨＶ−ｎＭＯＳ４１用の領域と同様に、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ＭＶ−ｎ型ウェル８１が形成されている。ＭＶ−ｎ型ウェル８１は、ｎ型ベース領域５４よりも不純物濃度が高く、かつ、ｎ型ベース領域５４よりも浅く形成されている。たとえば、ＭＶ−ｎ型ウェル８１は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。また、ＭＶ−ｎ型ウェル８１は、後述するＬＶ−ｎ型ウェル１０１と同じ不純物濃度および同じ深さで形成されている。

ＭＶ−ｎ型ウェル８１の内方領域には、ＭＶ−ｐ型ソース領域８２およびＭＶ−ｐ型ドレイン領域８３が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＭＶ−ｐ型ソース領域８２とＭＶ−ｐ型ドレイン領域８３との間の領域が、ＭＶ−ｎ型ウェル８１のチャネル領域である。
ＭＶ−ｐＭＯＳ７２用の領域において半導体基板２の表面には、ＭＶ−ｐＭＯＳゲート絶縁膜８５が形成されている。ＭＶ−ｐＭＯＳゲート絶縁膜８５は、ＭＶ−ｎＭＯＳゲート絶縁膜７７と同じ厚さ、同じ材料で形成されている。そして、ＭＶ−ｐＭＯＳ７２のチャネル領域に対向するように、ＭＶ−ｐＭＯＳゲート絶縁膜８５を挟んで、ＭＶ−ｐＭＯＳゲート電極８６が形成されている。ＭＶ−ｐＭＯＳゲート電極８６の表面には、シリサイド８４が形成されている。また、ＭＶ−ｐ型ソース領域８２およびＭＶ−ｐ型ドレイン領域８３は、ＭＶ−ｐＭＯＳゲート電極８６に対して自己整合的に形成されている。

ＭＶ−ｐＭＯＳゲート電極８６の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール８７で覆われている。
そして、ＭＶ−ｐ型ソース・ドレイン領域８２，８３の内方領域には、それぞれサイドウォール８７に対して自己整合的に、ＭＶ−ｐ型ソースコンタクト領域８８およびＭＶ−ｐ型ドレインコンタクト領域８９が形成されている。また、ＭＶ−ｐ型ソース・ドレインコンタクト領域８８，８９の表面には、それぞれシリサイドが形成されている。
（３）ＬＶ−ＣＭＯＳ領域
ＬＶ−ＣＭＯＳ領域９０は、ｎ型のＬＶ−ｎＭＯＳ９１およびｐ型のＬＶ−ｐＭＯＳ９２を含む。ｎ型のＬＶ−ｎＭＯＳ９１およびｐ型のＬＶ−ｐＭＯＳ９２は、これらを矩形状に取り囲む素子分離部５によって互いに分離されている。ＬＶ−ｎＭＯＳ９１およびＬＶ−ｐＭＯＳ９２は、たとえば、定格電圧が２Ｖ未満の低耐圧素子である。

ＬＶ−ｎＭＯＳ９１用の領域およびＬＶ−ｐＭＯＳ９２用の領域には、これらの領域を一括して覆うように、素子分離部５の辺に沿ってディープｎ型ウェル１４０が形成されている。ディープｎ型ウェル１４０は、ｎ型ベース領域５４と同じ不純物濃度および同じ深さで形成されている。
ＬＶ−ｎＭＯＳ９１用の領域においてディープｎ型ウェル１４０の内方領域には、この領域を矩形状に取り囲む素子分離部５の辺に沿ってＬＶ−ｐ型ウェル９３が形成されている。ＬＶ−ｐ型ウェル９３は、ｐ型ベース領域４３よりも不純物濃度が高く、かつ、ｐ型ベース領域４３よりも浅く形成されている。たとえば、ＬＶ−ｐ型ウェル９３は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。

ＬＶ−ｐ型ウェル９３の内方領域には、ＬＶ−ｎ型ソース領域９４およびＬＶ−ｎ型ドレイン領域９５が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｎ型ソース領域９４とＬＶ−ｎ型ドレイン領域９５との間の領域が、ＬＶ−ｐ型ウェル９３のチャネル領域である。
ＬＶ−ｎＭＯＳ９１用の領域において半導体基板２の表面には、ＬＶ−ｎＭＯＳゲート絶縁膜９７が形成されている。ＬＶ−ｎＭＯＳゲート絶縁膜９７は、前述のＭＶ−ｎＭＯＳゲート絶縁膜７７よりもさらに薄く形成されている。その厚さは、たとえば、２３Å〜２５Åである。そして、ＬＶ−ｎＭＯＳ９１のチャネル領域に対向するように、ＬＶ−ｎＭＯＳゲート絶縁膜９７を挟んで、ＬＶ−ｎＭＯＳゲート電極９８が形成されている。ＬＶ−ｎＭＯＳゲート電極９８の表面には、シリサイド９６が形成されている。また、ＬＶ−ｎ型ソース領域９４およびＬＶ−ｎ型ドレイン領域９５は、ＬＶ−ｎＭＯＳゲート電極９８に対して自己整合的に形成されている。また、ＬＶ−ｎＭＯＳゲート電極９８の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール９９で覆われている。

そして、ＬＶ−ｎ型ソース・ドレイン領域９４，９５の内方領域には、それぞれサイドウォール９９に対して自己整合的に、ＬＶ−ｎ型ソースコンタクト領域１００およびＬＶ−ｎ型ドレインコンタクト領域３４が形成されている。また、ＬＶ−ｎ型ソース・ドレインコンタクト領域１００，３４の表面には、それぞれシリサイドが形成されている。
ＬＶ−ｐＭＯＳ９２用の領域においてディープｎ型ウェル１４０の内方領域には、この領域を矩形状に取り囲む素子分離部５の辺に沿ってＬＶ−ｎ型ウェル１０１が形成されている。ＬＶ−ｎ型ウェル１０１は、ｎ型ベース領域５４よりも不純物濃度が高く、かつ、ｎ型ベース領域５４よりも浅く形成されている。たとえば、ＬＶ−ｎ型ウェル１０１は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。

ＬＶ−ｎ型ウェル１０１の内方領域には、ＬＶ−ｐ型ソース領域１０２およびＬＶ−ｐ型ドレイン領域１０３が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｐ型ソース領域１０２とＬＶ−ｐ型ドレイン領域１０３との間の領域が、ＬＶ−ｎ型ウェル１０１のチャネル領域である。
ＬＶ−ｐＭＯＳ９２用の領域において半導体基板２の表面には、ＬＶ−ｐＭＯＳゲート絶縁膜１０５が形成されている。ＬＶ−ｐＭＯＳゲート絶縁膜１０５は、ＬＶ−ｎＭＯＳゲート絶縁膜９７と同じ厚さ、同じ材料で形成されている。そして、ＬＶ−ｐＭＯＳ９２のチャネル領域に対向するように、ＬＶ−ｐＭＯＳゲート絶縁膜１０５を挟んで、ＬＶ−ｐＭＯＳゲート電極１０６が形成されている。ＬＶ−ｐＭＯＳゲート電極１０６の表面には、シリサイド１０４が形成されている。また、ＬＶ−ｐ型ソース領域１０２およびＬＶ−ｐ型ドレイン領域１０３は、ＬＶ−ｐＭＯＳゲート電極１０６に対して自己整合的に形成されている。また、ＬＶ−ｐＭＯＳゲート電極１０６の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール１０７で覆われている。

そして、ＬＶ−ｐ型ソース・ドレイン領域１０２，１０３の内方領域には、それぞれサイドウォール１０７に対して自己整合的に、ＬＶ−ｐ型ソースコンタクト領域１０８およびＬＶ−ｐ型ドレインコンタクト領域１０９が形成されている。また、ＬＶ−ｐ型ソース・ドレインコンタクト領域１０８，１０９の表面には、それぞれシリサイドが形成されている。

そして、前述のメモリセル領域３およびＣＭＯＳ領域４を覆うように、半導体基板２上に層間絶縁膜１１０が積層されている。層間絶縁膜１１０は、たとえば、酸化シリコン等の絶縁材料からなる。
層間絶縁膜１１０上には、アルミニウム等の導電材からなる複数の配線１１１が形成されている。複数の配線１１１は、層間絶縁膜１１０を貫通するコンタクトプラグ１１３を介して、ｎ型ソース領域２３、ｎ型ドレイン領域２４、ＨＶ−ｎ型ソースコンタクト領域４７、ＨＶ−ｎ型ドレインコンタクト領域４８、ＨＶ−ｐ型ソースコンタクト領域５８、ＨＶ−ｐ型ドレインコンタクト領域５９、ＭＶ−ｎ型ソースコンタクト領域８０、ＭＶ−ｎ型ドレインコンタクト領域３３、ＭＶ−ｐ型ソースコンタクト領域８８、ＭＶ−ｐ型ドレインコンタクト領域８９、ＬＶ−ｎ型ソースコンタクト領域１００、ＬＶ−ｎ型ドレインコンタクト領域３４、ＬＶ−ｐ型ソースコンタクト領域１０８、ＬＶ−ｐ型ドレインコンタクト領域１０９にそれぞれ接続されている。

そして、層間絶縁膜１１０上には、それぞれの配線１１１を被覆するように、窒化シリコン等の絶縁材料からなる表面保護膜１１８が形成されている。
不揮発性メモリセル２０に対する情報の書き込み、消去および読み出しの各動作は、以下のように行うことができる。
フローティングゲート２６に対する電子の注入は、たとえば、ｎ型ソース領域２３をグランド電位とした状態で、コントロールゲート２７およびｎ型ドレイン領域２４に正電圧を印加すると、ｎ型ソース領域２３からトンネル酸化膜３７を介するＦＮトンネリングによって、フローティングゲート２６に電子が注入される。

フローティングゲート２６からの電子の引き抜きは、たとえば、ｎ型ドレイン領域２４をオープンとした状態で、コントロールゲート２７に負電圧を印加し、ｎ型ソース領域２３に正電圧を印加すると、フローティングゲート２６からトンネル酸化膜３７を介するＦＮトンネリングによって、ｎ型ソース領域２３へと電子が引き抜かれる。
フローティングゲート２６に電子が注入されると、このフローティングゲート２６が帯電している状態では、不揮発性メモリセル２０を導通させるためにコントロールゲート２７に印加すべき閾値電圧が高くなる。そこで、コントロールゲート２７に与えるべき読出電圧を、フローティングゲート２６が非帯電状態（電子が引き抜かれた状態）のときにｎ型ソース領域２３−ｎ型ドレイン領域２４間が遮断状態に保持され、かつ、フローティングゲート２６が帯電状態（電子が注入された状態）のときにｎ型ソース領域２３−ｎ型ドレイン領域２４間を導通させることができる値に設定しておく。このとき、ソース側に電流が流れるか否かを調べることによって、フローティングゲート２６に電子が注入されているかどうかを区別できる。このようにして、不揮発性メモリセル２０に対する情報の書き込み、消去および読み出しの各動作を行うことができる。

次に、図５〜図４０を参照して、半導体装置１の製造工程を説明する。
図５〜図４０は、本発明の半導体装置１の製造工程の一例を工程順に説明するための断面図である。図５〜図４０において、図５、図７、図９のように奇数番号の図面がメモリセル領域３の工程を示し、図６、図８、図１０のように偶数番号の図面がＣＭＯＳ領域４の工程を示している。

半導体装置１を製造するには、図５および図６に示すように、たとえば熱酸化法によって、半導体基板２の表面にパッド酸化膜１１４が形成され、その後、たとえばＣＶＤ法によって、パッド酸化膜１１４上にハードマスク１２０が形成される。パッド酸化膜１１４の厚さは、たとえば１２５Å程度である。また、ハードマスク１２０は、たとえば厚さ８００Å程度の窒化シリコン膜によって形成されている。

次に、図７および図８に示すように、トレンチ１０を形成すべき領域に選択的に開口を形成するために、ハードマスク１２０およびパッド酸化膜１１４が選択的にエッチングされる。そして、この開口を介して半導体基板２にエッチングガスが供給される。エッチングガスが当該開口から半導体基板２の深さ方向に向けて進行して、断面視テーパ状のトレンチ１０がメモリセル領域３およびＣＭＯＳ領域４に同時に形成される。

次に、図９および図１０に示すように、当該トレンチ１０が酸化シリコンの堆積によって埋め戻される。酸化シリコンの堆積は、たとえば、たとえば、Ｐ−ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition：プラズマＣＶＤ）法、または、ＨＤＰ−ＣＶＤ（High-Density Plasma Chemical Vapor Deposition：高密度プラズマＣＶＤ）法によって行われる。好ましくは、ＨＤＰ−ＣＶＤ法である。トレンチ１０およびハードマスク１２０の開口が酸化シリコンで埋め戻され、さらにハードマスク１２０が酸化シリコンで完全に覆われる。その後、当該酸化シリコンの不要部分（トレンチ１０およびハードマスク１２０の開口外の部分）が、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法によって除去される。ＣＭＰは、ハードマスク１２０の表面と埋め込み酸化膜の表面（研磨面）とが面一になるまで続けられる。これにより、トレンチ１０およびハードマスク１２０の開口を満たすように埋め込み絶縁膜１１が埋め込まれ、素子分離部５が形成される。この工程では、トレンチ１０内へ酸化シリコンを均一かつ一様に埋め込むために、たとえば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法による薄膜化と、Ｐ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法による堆積とを交互に繰り返しながら、酸化シリコンを堆積させてもよい。

素子分離部５の形成後、図１１および図１２に示すように、ハードマスク１２０と共に、ハードマスク１２０の開口に残っていた埋め込み絶縁膜１１が除去される。次に、ＨＶ−ＣＭＯＳ領域４０およびＭＶ−ＣＭＯＳ領域７０において、ディープｎ型ウェル３２を形成すべき領域に、レジスト膜や酸化シリコン膜等をマスク（図示せず）として用いて、ｎ型不純物イオンが選択的に注入される。たとえば、ｎ型不純物イオンとしてヒ素（Ａｓ⁺）イオンまたはリン（Ｐ⁺）イオンが用いられる。これにより、ディープｎ型ウェル３２が形成される。

次に、ＨＶ−ＣＭＯＳ領域４０およびＬＶ−ＣＭＯＳ領域９０において、ｎ型ベース領域５４およびディープｎ型ウェル１４０を形成すべき領域それぞれに、レジスト膜や酸化シリコン膜等をマスク（図示せず）として用いて、ｎ型不純物イオンが選択的に注入される。たとえば、ｎ型不純物イオンとしてヒ素（Ａｓ⁺）イオンまたはリン（Ｐ⁺）イオンが用いられる。これにより、ｎ型ベース領域５４およびディープｎ型ウェル１４０が同時に形成される。

次に、ＨＶ−ＣＭＯＳ領域４０において、ｐ型ベース領域４３を形成すべき領域に、レジスト膜や酸化シリコン膜等をマスク（図示せず）として用いて、ｐ型不純物イオンが選択的に注入される。たとえば、ｐ型不純物としてホウ素（Ｂ⁺）イオンが用いられる。これにより、ｐ型ベース領域４３が形成される。
次に、図１３および図１４に示すように、たとえばＣＶＤ法によって、半導体基板２の表面全域にハードマスク１２２が形成される。ハードマスク１２２は、たとえば厚さ３００Å程度の窒化シリコン膜によって形成されている。ハードマスク１２２の形成後、ハードマスク１２２の表面に酸化膜１２３が形成される。酸化膜１２３は、たとえば熱酸化法によって、窒化シリコンからなるハードマスク１２２の表面を酸化することによって形成できる。なお、酸化膜１２３は、ＣＶＤ法によって形成してもよい。

次に、図１５および図１６に示すように、たとえばエッチングによって、メモリセル領域３およびＨＶ−ＣＭＯＳ領域４０上にある、酸化膜１２３、ハードマスク１２２およびパッド酸化膜１１４が選択的に除去される。これにより、メモリセル領域３およびＨＶ−ＣＭＯＳ領域４０において、半導体基板２の表面が露出する。
次に、図１７および図１８に示すように、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０がハードマスク１２２で覆われた状態で、半導体基板２が熱酸化される。これにより、ハードマスク１２２で覆われていないメモリセル領域３およびＨＶ−ＣＭＯＳ領域４０の半導体基板２の表面に、トンネル酸化膜３７が形成される。次に、半導体基板２上に、不純物イオン（たとえばリン（Ｐ⁺）イオン）を添加したポリシリコン膜１１５が堆積される。ポリシリコン膜１１５の厚さは、たとえば７００Å程度である。

次に、図１９および図２０に示すように、メモリセル領域３において、素子分離部５上のポリシリコン膜１１５が選択的に除去されることによって、フローティングゲート２６が形成される。
次に、図２１および図２２に示すように、半導体基板２上に、図４に示す酸化シリコン膜３６２、窒化シリコン膜３６１および酸化シリコン膜３６３を順に積層することによって、３層構造のＯＮＯ膜３６が形成される。次に、ＯＮＯ膜３６上に保護膜１２６が形成される。この保護膜１２６は、たとえば、窒化シリコンからなり、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０を覆うハードマスク１２２よりも薄く形成される。たとえば、保護膜１２６が１００Å程度であり、ハードマスク１２２が３００Åである。

次に、ＣＭＯＳ領域４の熱酸化工程が行われる。具体的には、ＨＶ−ＣＭＯＳ領域４０、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０の熱酸化がこの順に行われる。
まず、ＨＶ−ＣＭＯＳ領域４０用のゲート酸化が行われる。図２３および図２４に示すように、ＨＶ−ＣＭＯＳ領域４０を覆っている保護膜１２６、ＯＮＯ膜３６およびポリシリコン膜１１５が選択的に除去される。この際、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０においても、ハードマスク１２２上の保護膜１２６、ＯＮＯ膜３６およびポリシリコン膜１１５が除去される。次に、ＨＶ−ＣＭＯＳ領域４０のトンネル酸化膜３７が除去されることによって、ＨＶ−ＣＭＯＳ領域４０において半導体基板２の表面が露出する。トンネル酸化膜３７の除去の際には、ハードマスク１２２上の酸化膜１２３が除去される。

次に、図２５および図２６に示すように、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０にハードマスク１２２を残した状態で、半導体基板２が熱酸化される。この熱酸化は、たとえば、９００℃〜１０００℃で１０分〜３０分間行われる。これにより、ハードマスク１２２、ポリシリコン膜１１５およびＯＮＯ膜３６等で覆われていないＨＶ−ＣＭＯＳ領域４０に、ＨＶ−ｎＭＯＳゲート絶縁膜５１およびＨＶ−ｐＭＯＳゲート絶縁膜６２が同時に形成される。この際、ハードマスク１２２および保護膜１２６も表面側から酸化されて、それぞれの表面部に酸化シリコン部分が形成される。なお、この実施形態では、保護膜１２６の厚さは１００Å程度であるが、ＨＶ-ＣＭＯＳ領域４０の熱酸化後に窒化シリコンの部分が保護膜１２６の下部に残る構成であれば（つまり、保護膜１２６が完全に酸化されて表面の酸化シリコン部分に支配されなければ）、さらに薄くてもよい。

次に、半導体基板２上にフッ酸（ＨＦ）を供給してハードマスク１２２および保護膜１２６の表面の酸化シリコン部分を選択的に除去した後、リン酸（Ｈ₃ＰＯ₄）を供給することによって、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０を覆うハードマスク１２２および保護膜１２６が同時に除去される。この際、保護膜１２６がハードマスク１２２よりも薄く形成されているので、保護膜１２６の除去に必要なエッチング時間が、ハードマスク１２２のエッチング時間よりも短くて済む。そのため、ハードマスク１２２の除去完了時に、保護膜１２６の除去を確実に終えることができる。これにより、ＯＮＯ膜３６上に保護膜１２６が残ることを防止できる。

次に、ＭＶ−ＣＭＯＳ領域７０用のゲート酸化が行われる。具体的には、図２７および図２８に示すように、ハードマスク１２２の除去によって露出したＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０からパッド酸化膜１１４が選択的に除去される。そして、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０において露出した半導体基板２の表面が熱酸化される。この熱酸化は、ＨＶ−ＣＭＯＳ領域４０用のゲート酸化よりも低温で行われ、たとえば、８５０℃〜９５０℃で５分〜１０分間行われる。これにより、ＭＶ−ＣＭＯＳ領域７０に、ＭＶ−ｎＭＯＳゲート絶縁膜７７およびＭＶ−ｐＭＯＳゲート絶縁膜８５が同時に形成される。その後、この熱酸化によってＬＶ−ＣＭＯＳ領域９０に形成された絶縁膜１１６が選択的に除去される。

次に、ＬＶ−ＣＭＯＳ領域９０用のゲート酸化が行われる。図２９および図３０に示すように、残ったＬＶ−ＣＭＯＳ領域９０において露出した半導体基板２の表面が熱酸化されることによって、ＬＶ−ＣＭＯＳ領域９０に、ＬＶ−ｎＭＯＳゲート絶縁膜９７およびＬＶ−ｐＭＯＳゲート絶縁膜１０５が同時に形成される。この熱酸化は、ＭＶ−ＣＭＯＳ領域７０用のゲート酸化よりも低温で行われ、たとえば、７００℃〜８００℃で５分〜１０分間行われる。

次に、図３１および図３２に示すように、ＭＶ−ｎ型ウェル８１およびＬＶ−ｎ型ウェル１０１を形成すべき領域に、ｎ型不純物イオンが選択的に注入される。これにより、ＭＶ−ｎ型ウェル８１およびＬＶ−ｎ型ウェル１０１が同時に形成される。
次に、ＭＶ−ｐ型ウェル７３およびＬＶ−ｐ型ウェル９３を形成すべき領域に、ｐ型不純物イオンが選択的に注入される。これにより、ＭＶ−ｐ型ウェル７３およびＬＶ−ｐ型ウェル９３が同時に形成される。

次に、半導体基板２上に、不純物イオン（たとえばリン（Ｐ⁺）イオン）を添加したポリシリコン膜１１７が堆積される。ポリシリコン膜１１７の厚さは、たとえば２１０ｎｍ程度である。
次に、図３３および図３４に示すように、このポリシリコン膜１１７が選択的にエッチングされる。これにより、コントロールゲート２７、ＨＶ−ｎＭＯＳゲート電極５２、ＨＶ−ｐＭＯＳゲート電極６３、ＭＶ−ｎＭＯＳゲート電極７８、ＭＶ−ｐＭＯＳゲート電極８６、ＬＶ−ｎＭＯＳゲート電極９８およびＬＶ−ｐＭＯＳゲート電極１０６が同時に形成される。すなわち、ＣＭＯＳ領域４のゲート電極５２、６３、７８、８６、９８、１０６が、コントロールゲート２７の材料を利用して形成される。

その後、トンネル酸化膜３７、ＨＶ−ｎＭＯＳゲート絶縁膜５１、ＨＶ−ｐＭＯＳゲート絶縁膜６２、ＭＶ−ｎＭＯＳゲート絶縁膜７７、ＭＶ−ｐＭＯＳゲート絶縁膜８５、ＬＶ−ｎＭＯＳゲート絶縁膜９７およびＬＶ−ｐＭＯＳゲート絶縁膜１０５における、上述のゲート電極２７（２６）、５２、６３、７８、８６、９８、１０６の直下にある部分以外の部分が選択的に除去される。

次に、図３５および図３６に示すように、半導体基板２への選択的なイオン注入によって、ｎ型ソース低濃度層２９、ｎ型ドレイン低濃度層３０、ＨＶ−ｎ型ドリフト領域５０、ＨＶ−ｐ型ドリフト領域６１、ＭＶ−ｎ型ソース領域７４、ＭＶ−ｎ型ドレイン領域７５、ＭＶ−ｐ型ソース領域８２、ＭＶ−ｐ型ドレイン領域８３、ＬＶ−ｎ型ソース領域９４、ＬＶ−ｎ型ドレイン領域９５、ＬＶ−ｐ型ソース領域１０２およびＬＶ−ｐ型ドレイン領域１０３が形成される。

次に、図３７および図３８に示すように、フローティングゲート２６およびコントロールゲート２７の側面、ならびにＣＭＯＳ領域４のゲート電極５２、６３、７８、８６、９８、１０６の側面のそれぞれにサイドウォール２８、５３、６４、７９、８７、９９、１０７が同時に形成される。サイドウォール２８、５３、６４、７９、８７、９９、１０７は、たとえば、ＣＶＤ法によって、半導体基板２の全面に窒化シリコン膜等の絶縁膜が形成された後、その絶縁膜をドライエッチングによってエッチバックすることにより形成される。

次に、図３９および図４０に示すように、半導体基板２への選択的なイオン注入によって、ｎ型ソース領域２３、ｎ型ドレイン領域２４、ＨＶ−ｎ型ソース領域４４、ＨＶ−ｎ型ドレイン領域４５、ＨＶ−ｎ型ソースコンタクト領域４７、ＨＶ−ｎ型ドレインコンタクト領域４８、ＨＶ−ｐ型ソース領域５５、ＨＶ−ｐ型ドレイン領域５６、ＨＶ−ｐ型ソースコンタクト領域５８、ＨＶ−ｐ型ドレインコンタクト領域５９、ＭＶ−ｎ型ソースコンタクト領域８０、ＭＶ−ｎ型ドレインコンタクト領域３３、ＭＶ−ｐ型ソースコンタクト領域８８、ＭＶ−ｐ型ドレインコンタクト領域８９、ＬＶ−ｎ型ソースコンタクト領域１００、ＬＶ−ｎ型ドレインコンタクト領域３４、ＬＶ−ｐ型ソースコンタクト領域１０８およびＬＶ−ｐ型ドレインコンタクト領域１０９が形成される。

次に、コントロールゲート２７、ＨＶ−ｎＭＯＳゲート電極５２、ＨＶ−ｐＭＯＳゲート電極６３、ＭＶ−ｎＭＯＳゲート電極７８、ＭＶ−ｐＭＯＳゲート電極８６、ＬＶ−ｎＭＯＳゲート電極９８、ＬＶ−ｐＭＯＳゲート電極１０６、ｎ型ソース領域２３、ｎ型ドレイン領域２４、ＨＶ−ｎ型ソースコンタクト領域４７、ＨＶ−ｎ型ドレインコンタクト領域４８、ＨＶ−ｐ型ソースコンタクト領域５８、ＨＶ−ｐ型ドレインコンタクト領域５９、ＭＶ−ｎ型ソースコンタクト領域８０、ＭＶ−ｎ型ドレインコンタクト領域３３、ＭＶ−ｐ型ソースコンタクト領域８８、ＭＶ−ｐ型ドレインコンタクト領域８９、ＬＶ−ｎ型ソースコンタクト領域１００、ＬＶ−ｎ型ドレインコンタクト領域３４、ＬＶ−ｐ型ソースコンタクト領域１０８およびＬＶ−ｐ型ドレインコンタクト領域１０９のそれぞれの表面にシリサイドが形成される。

この後は、図２および図３に示すように、層間絶縁膜１１０が形成された後、各種コンタクトプラグ１１３および配線１１１が形成される。次に、メモリセル領域３およびＣＭＯＳ領域４における層間絶縁膜１１０および各配線１１１を被覆するように、窒化シリコン等の絶縁材料からなる表面保護膜１１８が形成され、表面保護膜１１８に各電極をワイヤボンディング用のパッドとして露出させる開口（図示せず）が形成される。

以上の工程を経て、図１〜図３に示したメモリセル領域３およびＣＭＯＳ領域４を備えた半導体装置１が得られる。なお、層間絶縁膜１１０は複数積層されてもよい。
以上のように、図５〜図４０に示した方法によれば、従来と同様に、酸化シリコン膜３６２、窒化シリコン膜３６１および酸化シリコン膜３６３を順に積層することによって、３層構造のＯＮＯ膜３６が形成される（図２１参照）。その後、このＯＮＯ膜３６を保護膜１２６で覆った状態で、ＨＶ−ＣＭＯＳ領域４０用のゲート酸化が行われる（図２６参照）。この熱酸化は、たとえば、９００℃〜１０００℃で１０分〜３０分間行われるため、ＯＮＯ膜３６が完全に露出していると、上側の酸化シリコン膜３６３が熱酸化の影響を受け、その構造が変化する場合がある。たとえば、ＯＮＯ膜３６の膜質にばらつきが出るかもしれない。

そこで、この実施形態では、この熱酸化時にＯＮＯ膜３６を保護膜１２６で覆うことによって、当該熱酸化によってＯＮＯ膜３６が受ける影響を抑制できる。その結果、当該影響に起因するＯＮＯ膜３６の構造変化を抑制でき、不揮発性メモリセル２０の特性に与える影響を低減できる。
一方、比較的低温で行われるＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０用のゲート酸化時（図２７〜図３０参照）には、ＯＮＯ膜３６を保護膜で覆わないようにすることで、少なくとも、これらの領域７０，９０用の熱酸化のためだけに保護膜を形成する手間を省くことができる。

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態において、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、メモリセル領域３およびＣＭＯＳ領域４の周囲には、チャージポンプ、ツェナーダイオード、ＭＩＳトランジスタ等の各種素子が形成された周辺回路領域が設定されていてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
２ 半導体基板
３ メモリセル領域
４ ＣＭＯＳ領域
２０ 不揮発性メモリセル
２６ フローティングゲート
２７ コントロールゲート
３６ ＯＮＯ膜
４０ ＨＶ−ＣＭＯＳ領域
４１ ＨＶ−ｎＭＯＳ
４２ ＨＶ−ｐＭＯＳ
５１ ＨＶ−ｎＭＯＳゲート絶縁膜
５２ ＨＶ−ｎＭＯＳゲート電極
６２ ＨＶ−ｐＭＯＳゲート絶縁膜
６３ ＨＶ−ｐＭＯＳゲート電極
７０ ＭＶ−ＣＭＯＳ領域
７１ ＭＶ−ｎＭＯＳ
７２ ＭＶ−ｐＭＯＳ
７７ ＭＶ−ｎＭＯＳゲート絶縁膜
７８ ＭＶ−ｎＭＯＳゲート電極
８５ ＭＶ−ｐＭＯＳゲート絶縁膜
８６ ＭＶ−ｐＭＯＳゲート電極
９０ ＬＶ−ＣＭＯＳ領域
９１ ＬＶ−ｎＭＯＳ
９２ ＬＶ−ｐＭＯＳ
９７ ＬＶ−ｎＭＯＳゲート絶縁膜
９８ ＬＶ−ｎＭＯＳゲート電極
１０５ ＬＶ−ｐＭＯＳゲート絶縁膜
１０６ ＬＶ−ｐＭＯＳゲート電極
１２２ ハードマスク
１２６ 保護膜
３６１ 窒化シリコン膜
３６２ 酸化シリコン膜
３６３ 酸化シリコン膜

Claims (8)

1. 不揮発性メモリセルおよびトランジスタを共通の半導体基板上に選択的に備える半導体装置の製造方法であって、
   前記不揮発性メモリセル用の領域にフローティングゲートを選択的に形成する工程と、
   前記フローティングゲート上に、酸化シリコン（ＳｉＯ₂）膜、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ₂）膜をこの順に積層することによってＯＮＯ膜を形成する工程と、
   前記ＯＮＯ膜上に保護膜を形成する工程と、
   前記トランジスタ用の領域の所定領域を選択的に覆うように、前記保護膜と同じ材料からなる第２保護膜を形成する工程と、
   前記保護膜および前記第２保護膜を前記半導体基板上に残した状態で、前記トランジスタ用の領域の前記第２保護膜で覆われた領域外の酸化膜形成領域を選択的に熱酸化することによって、当該酸化膜形成領域にゲート酸化膜を形成する工程と、
   前記ゲート酸化膜の形成後、前記保護膜および前記第２保護膜を同一工程で除去する工程とを含み、
   前記保護膜は、前記第２保護膜よりも薄い、半導体装置の製造方法。
2. 前記保護膜は、窒化シリコン（ＳｉＮ）膜からなる、請求項１に記載の半導体装置の製造方法。
3. 前記トランジスタ用の領域は、定格電圧が５Ｖを超えて４０Ｖ以下の第１トランジスタ用の領域を含み、
   前記第１トランジスタ用の領域を熱酸化するときに、前記ＯＮＯ膜を前記保護膜で覆っておく、請求項１または２に記載の半導体装置の製造方法。
4. 前記トランジスタ用の領域は、定格電圧が５Ｖ以下の第２トランジスタ用の領域をさらに含み、
   前記第２トランジスタ用の領域を熱酸化するときには、前記ＯＮＯ膜を前記保護膜で覆わないで露出させておく、請求項３に記載の半導体装置の製造方法。
5. 前記ゲート酸化膜を形成する工程は、前記ＯＮＯ膜を前記保護膜で覆った状態で、厚さが３８０Å〜４４０Åのゲート酸化膜を形成する工程を含む、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
6. 前記保護膜の除去後、前記ＯＮＯ膜上にコントロールゲートを形成し、同時に、前記コントロールゲートと同じ材料からなるゲート電極を前記ゲート酸化膜上に形成する工程をさらに含む、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
7. 前記トランジスタ用の領域は、ＣＭＯＳトランジスタ用の領域を含む、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
8. 前記ＣＭＯＳトランジスタ用の領域は、定格電圧が５Ｖを超えて４０Ｖ以下の高耐圧ＣＭＯＳ用の領域、定格電圧が２Ｖ以上５Ｖ以下の中耐圧ＣＭＯＳ用の領域、および定格電圧が２Ｖ未満の低耐圧ＣＭＯＳ用の領域を選択的に含む、請求項７に記載の半導体装置の製造方法。

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