KR20180027413A - 메모리 셀, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 제조 방법 - Google Patents

메모리 셀, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 제조 방법 Download PDF

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후꾸오 오와다
다이스께 오까다
야스히꼬 가와시마
신지 요시다
가즈마사 야나기사와
야스히로 다니구찌
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Abstract

본 발명에 의한 메모리 셀(1)에서는, 하부 메모리 게이트 절연막(10), 전하 축적층(EC), 상부 메모리 게이트 절연막(11), 및 메탈 메모리 게이트 전극(MG)의 순으로 적층 형성된 메모리 게이트 구조체(2)와, 메모리 게이트 구조체(2)의 측벽에 설치한 하나의 측벽 스페이서(8a)를 따라서 메탈 제1 선택 게이트 전극(DG)을 갖는 제1 선택 게이트 구조체(3)와, 메모리 게이트 구조체(2)의 측벽에 설치한 다른 측벽 스페이서(8b)를 따라서 메탈 제2 선택 게이트 전극(SG)을 갖는 제2 선택 게이트 구조체(4)를 설치함으로써, 메탈 로직 게이트 전극(LG1)과 동일한 금속 재료에 의해 메탈 메모리 게이트 전극(MG), 메탈 제1 선택 게이트 전극(DG) 및 메탈 제2 선택 게이트 전극(SG)을 형성할 수 있는 점에서, 금속 재료를 포함하는 메탈 로직 게이트 전극(LG1)을 반도체 기판에 형성하는 일련의 제조 공정에 있어서 형성할 수 있다.

Description

메모리 셀, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 제조 방법
본 발명은, 메모리 셀, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
종래, 일본 특허공개 제2011-129816호 공보(특허문헌 1)에는, 2개의 선택 게이트 구조체 간에 메모리 게이트 구조체가 배치된 메모리 셀이 개시되어 있다(특허문헌 1, 도 15 참조). 실질적으로, 이 메모리 셀에서는, 비트선이 접속된 드레인 영역과, 소스선이 접속된 소스 영역을 구비하고, 이들 드레인 영역 및 소스 영역 간의 반도체 기판 위에, 제1 선택 게이트 구조체, 메모리 게이트 구조체 및 제2 선택 게이트 구조체가 순서대로 배치 형성되어 있다. 이러한 구성으로 이루어지는 메모리 셀에는, 메모리 게이트 구조체에 전하 축적층이 형성되어 있으며, 당해 전하 축적층에 전하를 주입함으로써 데이터가 기입되거나, 혹은 전하 축적층 내의 전하를 빼냄으로써 데이터가 소거되거나 할 수 있다.
실질적으로, 이와 같은 메모리 셀에서는, 전하 축적층에 전하를 주입하는 경우, 소스선에 접속된 제2 선택 게이트 구조체로 전압을 차단하면서, 비트선으로부터의 저전압의 비트 전압을, 제1 선택 게이트 구조체를 통해 메모리 게이트 구조체의 채널층에 인가한다. 이때, 메모리 게이트 구조체에는, 메모리 게이트 전극에 고전압의 메모리 게이트 전압이 인가되고, 비트 전압과 메모리 게이트 전압의 전압차에 의해 발생하는 양자 터널 효과에 의해 전하 축적층에 전하를 주입할 수 있다.
일본 특허공개 제2011-129816호 공보
그런데, 이와 같은 메모리 셀을 구동시키는 MOS(Metal-Oxide-Semiconductor) 트랜지스터 구조의 주변 회로에서는, 예를 들어 불순물이 첨가된 폴리실리콘에 의해 형성된 로직 게이트 전극을 적용한 경우, 로직 게이트 전극에 전압을 인가하면, 당해 로직 게이트 전극 내에 공핍화층이 형성되어 버린다. 그로 인해, 이와 같은 주변 회로에서는, 공핍화층분의 기생 용량이 게이트 용량에 직렬로 접속되어버리게 되기 때문에, 매우 얇은 게이트 절연막을 형성하여도, 공핍화층분만큼 실효적인 게이트 절연막 두께가 두꺼워져 버린다는 문제가 있었다. 그래서, 최근에는, 로직 게이트 전극 내에서의 공핍화층의 형성을 방지하기 위해서, 로직 게이트 전극을 금속 재료로 형성한 주변 회로가 사용되고 있다.
그러나, 예를 들어 메모리 게이트 구조체나 제1 선택 게이트 구조체, 제2 선택 게이트 구조체의 각 전극에 폴리실리콘을 사용한 메모리 셀을, 금속 재료로 형성한 메탈 로직 게이트 전극을 갖는 주변 회로와 동일한 반도체 기판에 형성하는 경우에는, 메모리 셀과 주변 회로에서 사용하는 부재가 상이하기 때문에, 주변 회로를 형성하는 제조 공정과는 별도로, 메모리 셀을 형성하는 제조 공정이 필요하게 된다는 문제가 있었다.
그래서, 본 발명은 이상의 점을 고려하여 이루어진 것으로, 금속 재료를 포함하는 메탈 로직 게이트 전극을 반도체 기판에 형성하는 일련의 제조 공정에 있어서 형성할 수 있는 메모리 셀, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 제조 방법을 제안하는 것을 목적으로 한다.
이러한 과제를 해결하기 위해 본 발명의 메모리 셀은, 금속 재료를 포함하는 메탈 로직 게이트 전극을 갖는 주변 회로와 동일한 반도체 기판에 형성되는 메모리 셀로서, 상기 반도체 기판 표면에 형성되고, 비트선이 접속된 드레인 영역과, 상기 반도체 기판 표면에 형성되고, 소스선이 접속된 소스 영역과, 상기 드레인 영역 및 상기 소스 영역 간에 형성되고, 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막, 및 상기 금속 재료를 포함하는 메탈 메모리 게이트 전극의 순으로 상기 반도체 기판 위에 적층 형성된 메모리 게이트 구조체와, 상기 드레인 영역 및 상기 메모리 게이트 구조체 간의 상기 반도체 기판 위에 제1 선택 게이트 절연막을 통하여, 상기 금속 재료를 포함하는 메탈 제1 선택 게이트 전극이 형성되고, 또한 상기 메모리 게이트 구조체의 하나의 측벽에 하나의 측벽 스페이서를 통해 인접한 제1 선택 게이트 구조체와, 상기 소스 영역 및 상기 메모리 게이트 구조체 간의 상기 반도체 기판 위에 제2 선택 게이트 절연막을 통하여, 상기 금속 재료를 포함하는 메탈 제2 선택 게이트 전극이 형성되고, 또한 상기 메모리 게이트 구조체의 다른 측벽에 다른 측벽 스페이서를 통해 인접한 제2 선택 게이트 구조체를 구비하고 있는 것을 특징으로 한다.
상기 하나의 측벽 스페이서는, 상기 메모리 게이트 구조체의 하나의 측벽을 따라 형성된 하나의 측벽 절연막과, 상기 제1 선택 게이트 구조체의 측벽을 따라 형성되고, 또한 상기 제1 선택 게이트 절연막과 일체 형성된 제1 선택 게이트 측벽 절연막으로 구성되어 있다. 상기 다른 측벽 스페이서는, 상기 메모리 게이트 구조체의 다른 측벽을 따라 형성된 다른 측벽 절연막과, 상기 제2 선택 게이트 구조체의 측벽을 따라 형성되고, 또한 상기 제2 선택 게이트 절연막과 일체 형성된 제2 선택 게이트 측벽 절연막으로 구성되어 있다. 상기 제1 선택 게이트 측벽 절연막 및 상기 제2 선택 게이트 측벽 절연막은, 상기 측벽 절연막의 절연 재료와는 다른 절연 재료에 의해 형성되어 있으며, 상기 측벽 절연막은, 상기 제1 선택 게이트 측벽 절연막 및 상기 제2 선택 게이트 측벽 절연막보다도 비유전율이 작은 절연 재료로 형성되어 있다.
상기 메탈 메모리 게이트 전극과, 상기 하나의 측벽 스페이서의 사이에는, 해당 측벽 스페이서를 따라 형성되고, 또한 상기 상부 메모리 게이트 절연막과 일체 형성된 하나의 메모리 게이트 측벽 절연막이 설치되어 있다. 상기 메탈 메모리 게이트 전극과, 상기 다른 측벽 스페이서의 사이에는, 해당 측벽 스페이서를 따라 형성되고, 또한 상기 상부 메모리 게이트 절연막과 일체 형성된 다른 메모리 게이트 측벽 절연막이 설치되어 있다.
또한, 본 발명의 반도체 집적 회로 장치는, 비트선 및 소스선이 접속된 메모리 셀이 행렬 형상으로 배치된 반도체 집적 회로 장치로서, 상기 메모리 셀이 전술한 메모리 셀이며, 상기 메모리 셀이 배치된 메모리 회로 영역의 주변에는, 상기 주변 회로가 설치된 주변 회로 영역을 갖는 것을 특징으로 한다.
또한, 본 발명에 의한 제1 실시 형태에 있어서의 반도체 집적 회로 장치의 제조 방법은, 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체 간에 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과, 로직 게이트 구조체를 갖는 주변 회로가 형성되는 주변 회로 영역을 구비한 반도체 집적 회로 장치의 제조 방법으로서, 상기 메모리 회로 영역의 반도체 기판 위에 층 형상의 하부 메모리 게이트 절연막 및 전하 축적층을 순서대로 형성한 후, 상기 메모리 회로 영역의 상기 전하 축적층 위와, 상기 주변 회로 영역의 반도체 기판 위에, 층 형상의 제1 절연막 및 로직용 더미 전극층을 순서대로 적층 형성하는 제1 더미 전극층 형성 공정과, 패터닝된 레지스트를 이용하여, 상기 메모리 회로 영역의 상기 로직용 더미 전극층, 상기 제1 절연막, 상기 전하 축적층, 및 상기 하부 메모리 게이트 절연막을 패터닝함으로써, 패터닝된 상기 하부 메모리 게이트 절연막, 상기 전하 축적층, 상부 메모리 게이트 절연막, 및 더미 메모리 게이트 전극이 순서대로 적층 형성된 더미 메모리 게이트 구조체를 상기 메모리 회로 영역에 형성하면서, 해당 레지스트를 이용하여, 상기 주변 회로 영역에 상기 제1 절연막 및 상기 로직용 더미 전극층을 그대로 잔존시키는 더미 메모리 게이트 구조체 형성 공정과, 상기 메모리 회로 영역의 상기 더미 메모리 게이트 구조체의 대향하는 측벽을 따라 측벽 절연막을 형성하는 측벽 절연막 형성 공정과, 상기 메모리 회로 영역 및 상기 주변 회로 영역에 걸쳐 층 형상의 제2 절연막을 형성하여, 상기 더미 메모리 게이트 구조체의 대향하는 측벽에 각각 상기 측벽 절연막 및 상기 제2 절연막을 포함하는 측벽 스페이서를 형성한 후, 상기 제2 절연막 위에 층 형상의 메모리용 더미 전극층을 적층 형성하고, 패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 메모리용 더미 전극층 및 상기 제2 절연막을 순서대로 제거하여, 상기 메모리 회로 영역에 상기 제2 절연막 및 상기 메모리용 더미 전극층을 잔존시키는 제2 더미 전극층 형성 공정과, 패터닝된 별도의 레지스트를 이용하여, 상기 주변 회로 영역의 상기 로직용 더미 전극층 및 상기 제1 절연막을 패터닝함으로써, 상기 반도체 기판 위에 로직 게이트 절연막을 통해 더미 로직 게이트 전극이 순서대로 적층된 더미 로직 게이트 구조체를 형성하면서, 상기 메모리 회로 영역의 상기 메모리용 더미 전극층 및 상기 제2 절연막을 에치 백함으로써, 상기 더미 메모리 게이트 구조체의 하나의 상기 측벽 스페이서를 따라 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성하여, 상기 더미 제1 선택 게이트 전극의 하부에 상기 제2 절연막을 잔존시켜 제1 선택 게이트 절연막을 형성함과 함께, 상기 더미 메모리 게이트 구조체의 다른 상기 측벽 스페이서를 따라 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성하여, 상기 더미 제2 선택 게이트 전극의 하부에 상기 제2 절연막을 잔존시켜 제2 선택 게이트 절연막을 형성하는 더미 게이트 전극 형성 공정과, 상기 메모리 회로 영역 및 상기 주변 회로 영역에 층간 절연층을 형성한 후, 상기 층간 절연층을 가공하여, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극의 각 선단을 상기 층간 절연층으로부터 외부로 노출시키는 전극 노출 공정과, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극을 제거한 후, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극이 형성되어 있던 전극 형성 공간에, 금속 재료를 포함한 메탈 메모리 게이트 전극, 메탈 제1 선택 게이트 전극, 메탈 제2 선택 게이트 전극, 및 메탈 로직 게이트 전극을 형성하는 메탈 게이트 전극 형성 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명에 의한 제2 실시 형태에 있어서의 반도체 집적 회로 장치의 제조 방법은, 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체 간에 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과, 로직 게이트 구조체를 갖는 주변 회로가 형성되는 주변 회로 영역을 구비한 반도체 집적 회로 장치의 제조 방법으로서, 패터닝된 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막, 및 더미 메모리 게이트 전극이 반도체 기판 위에 순서대로 적층 형성된 더미 메모리 게이트 구조체가 상기 메모리 회로 영역에 설치된 후, 상기 더미 메모리 게이트 구조체의 대향하는 측벽을 따라 측벽 절연막을 형성하는 측벽 절연막 형성 공정과, 상기 메모리 회로 영역 및 상기 주변 회로 영역에 층 형상의 절연막을 형성하여, 상기 더미 메모리 게이트 구조체의 대향하는 측벽에 각각 상기 측벽 절연막 및 상기 절연막을 포함하는 측벽 스페이서를 형성한 후, 상기 절연막 위에 층 형상의 로직용 더미 전극층을 적층 형성하는 더미 전극층 형성 공정과, 패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 로직용 더미 전극층 및 상기 절연막을 패터닝함으로써, 상기 반도체 기판 위에 로직 게이트 절연막을 통해 더미 로직 게이트 전극이 순서대로 적층된 더미 로직 게이트 구조체를 형성하면서, 상기 메모리 회로 영역의 상기 로직용 더미 전극층 및 상기 절연막을 에치 백함으로써, 상기 더미 메모리 게이트 구조체의 하나의 상기 측벽 스페이서를 따라 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성하여, 상기 더미 제1 선택 게이트 전극의 하부에 상기 절연막을 잔존시켜 제1 선택 게이트 절연막을 형성함과 함께, 상기 더미 메모리 게이트 구조체의 다른 상기 측벽 스페이서를 따라 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성하여, 상기 더미 제2 선택 게이트 전극의 하부에 상기 절연막을 잔존시켜 제2 선택 게이트 절연막을 형성하는 더미 게이트 전극 형성 공정과, 상기 메모리 회로 영역 및 상기 주변 회로 영역에 층간 절연층을 형성한 후, 상기 층간 절연층을 가공하여, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극의 각 선단을 상기 층간 절연층으로부터 외부로 노출시키는 전극 노출 공정과, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극을 제거한 후, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극이 형성되어 있던 전극 형성 공간에, 금속 재료를 포함한 메탈 메모리 게이트 전극, 메탈 제1 선택 게이트 전극, 메탈 제2 선택 게이트 전극, 및 메탈 로직 게이트 전극을 형성하는 메탈 게이트 전극 형성 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명에 의한 제3 실시 형태에 있어서의 반도체 집적 회로 장치의 제조 방법은, 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체 간에 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과, 로직 게이트 구조체를 갖는 주변 회로가 형성되는 주변 회로 영역을 구비한 반도체 집적 회로 장치의 제조 방법으로서, 상기 메모리 회로 영역의 반도체 기판 위에 층 형상의 하부 메모리 게이트 절연막 및 전하 축적층을 순서대로 형성한 후, 상기 메모리 회로 영역의 상기 전하 축적층 위와, 상기 주변 회로 영역의 반도체 기판 위에, 층 형상의 로직용 더미 전극층을 형성하는 제1 더미 전극층 형성 공정과, 패터닝된 레지스트를 이용하여, 상기 메모리 회로 영역의 상기 로직용 더미 전극층, 상기 전하 축적층 및 상기 하부 메모리 게이트 절연막을 패터닝함으로써, 패터닝된 상기 하부 메모리 게이트 절연막, 상기 전하 축적층, 및 더미 메모리 게이트 전극이 순서대로 적층 형성된 더미 메모리 게이트 구조체를 상기 메모리 회로 영역에 형성하면서, 해당 레지스트에 의해, 상기 주변 회로 영역에 상기 로직용 더미 전극층을 그대로 잔존시키는 더미 메모리 게이트 구조체 형성 공정과, 상기 메모리 회로 영역의 상기 더미 메모리 게이트 구조체의 대향하는 측벽을 따라 측벽 절연막을 형성하는 측벽 절연막 형성 공정과, 상기 메모리 회로 영역 및 상기 주변 회로 영역에 걸쳐 층 형상의 메모리용 더미 전극층을 형성한 후, 패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 메모리용 더미 전극층을 제거하고, 상기 메모리 회로 영역에 상기 메모리용 더미 전극층을 잔존시키는 제2 더미 전극층 형성 공정과, 패터닝된 별도의 레지스트를 이용하여, 상기 주변 회로 영역의 상기 로직용 더미 전극층을 패터닝함으로써, 상기 반도체 기판 위에 더미 로직 게이트 전극을 형성하면서, 상기 메모리 회로 영역의 상기 메모리용 더미 전극층을 에치 백함으로써, 상기 더미 메모리 게이트 구조체의 하나의 상기 측벽 절연막을 따라 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성함과 함께, 상기 더미 메모리 게이트 구조체의 다른 상기 측벽 절연막을 따라 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성하는 더미 게이트 전극 형성 공정과, 상기 메모리 회로 영역 및 상기 주변 회로 영역에 층간 절연층을 형성한 후, 상기 층간 절연층을 가공하여, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극의 각 선단을 상기 층간 절연층으로부터 외부로 노출시키는 전극 노출 공정과, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극을 제거한 후, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극이 형성되어 있던 각 공간에, 층 형상의 절연막을 형성한 후, 각 상기 공간의 상기 절연막으로 둘러싸인 전극 형성 공간에, 금속 재료를 포함한 메탈 메모리 게이트 전극, 메탈 제1 선택 게이트 전극, 메탈 제2 선택 게이트 전극, 및 메탈 로직 게이트 전극을 형성하는 메탈 게이트 전극 형성 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명에 의한 제4 실시 형태에 있어서의 반도체 집적 회로 장치의 제조 방법은, 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체 간에 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과, 로직 게이트 구조체를 갖는 주변 회로가 형성되는 주변 회로 영역을 구비한 반도체 집적 회로 장치의 제조 방법으로서, 패터닝된 하부 메모리 게이트 절연막, 전하 축적층, 및 더미 메모리 게이트 전극이 반도체 기판 위에 순서대로 적층 형성된 더미 메모리 게이트 구조체가 상기 메모리 회로 영역에 설치된 후, 상기 더미 메모리 게이트 구조체의 대향하는 측벽을 따라 측벽 절연막을 형성하는 측벽 절연막 형성 공정과, 상기 메모리 회로 영역 및 상기 주변 회로 영역에 층 형상의 로직용 더미 전극층을 형성하는 더미 전극층 형성 공정과, 패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 로직용 더미 전극층을 패터닝함으로써, 상기 반도체 기판 위에 더미 로직 게이트 전극을 형성하면서, 상기 메모리 회로 영역의 상기 로직용 더미 전극층을 에치 백함으로써, 상기 더미 메모리 게이트 구조체의 하나의 상기 측벽 절연막을 따라 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성함과 함께, 상기 더미 메모리 게이트 구조체의 다른 상기 측벽 절연막을 따라 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성하는 더미 게이트 전극 형성 공정과, 상기 메모리 회로 영역 및 상기 주변 회로 영역에 층간 절연층을 형성한 후, 상기 층간 절연층을 가공하여, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극 및 상기 더미 로직 게이트 전극의 각 선단을 상기 층간 절연층으로부터 외부로 노출시키는 전극 노출 공정과, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극을 제거한 후, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극이 형성되어 있던 각 공간에, 층 형상의 절연막을 형성한 후, 각 상기 공간의 상기 절연막으로 둘러싸인 전극 형성 공간에, 금속 재료를 포함한 메탈 메모리 게이트 전극, 메탈 제1 선택 게이트 전극, 메탈 제2 선택 게이트 전극, 및 메탈 로직 게이트 전극을 형성하는 메탈 게이트 전극 형성 공정을 구비하는 것을 특징으로 한다.
또한, 전술한 제조 방법에 의하면, 상기 메모리 회로 영역에는, 상기 하부 메모리 게이트 절연막, 상기 전하 축적층, 상기 상부 메모리 게이트 절연막, 및 상기 메탈 메모리 게이트 전극의 순으로 상기 반도체 기판 위에 적층 형성된 상기 메모리 게이트 구조체와, 상기 반도체 기판 위에 상기 제1 선택 게이트 절연막을 통해 상기 메탈 제1 선택 게이트 전극이 형성되고, 또한 상기 메모리 게이트 구조체의 하나의 측벽에 하나의 상기 측벽 스페이서를 통해 인접한 상기 제1 선택 게이트 구조체와, 상기 반도체 기판 위에 상기 제2 선택 게이트 절연막을 통해 상기 메탈 제2 선택 게이트 전극이 형성되고, 또한 상기 메모리 게이트 구조체의 다른 측벽에 다른 상기 측벽 스페이서를 통해 인접한 상기 제2 선택 게이트 구조체를 구비한 상기 메모리 셀이 형성되고, 상기 주변 회로 영역에는, 상기 메탈 로직 게이트 전극이 상기 로직 게이트 절연막을 통해 상기 반도체 기판 위에 형성된 로직 게이트 구조체가 형성된다.
본 발명의 메모리 셀, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 제조 방법에서는, 메탈 로직 게이트 전극과 동일한 금속 재료에 의해 메탈 메모리 게이트 전극, 메탈 제1 선택 게이트 전극, 및 메탈 제2 선택 게이트 전극을 형성할 수 있기 때문에, 금속 재료를 포함하는 메탈 로직 게이트 전극을 반도체 기판에 형성하는 일련의 제조 공정에 있어서 형성할 수 있는 메모리 셀을 제공할 수 있다.
도 1은, 제1 실시 형태에 의한 메모리 셀의 단면 구성을 나타내는 개략도이다.
도 2는, 제1 실시 형태에 의한 반도체 집적 회로 장치의 단면 구성을 나타내는 개략도이다.
도 3a는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (1)을 나타내는 개략도이고, 도 3b는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (2)를 나타내는 개략도이며, 도 3c는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (3)을 나타내는 개략도이다.
도 4a는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (4)를 나타내는 개략도이고, 도 4b는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (5)를 나타내는 개략도이며, 도 4c는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (6)을 나타내는 개략도이다.
도 5a는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (7)을 나타내는 개략도이고, 도 5b는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (8)을 나타내는 개략도이다.
도 6a는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (9)를 나타내는 개략도이고, 도 6b는, 도 2에 도시한 반도체 집적 회로 장치의 제조 공정 (10)을 나타내는 개략도이다.
도 7은, 제2 실시 형태에 의한 반도체 집적 회로 장치의 단면 구성을 나타내는 개략도이다.
도 8a는, 도 7에 도시한 반도체 집적 회로 장치의 제조 공정 (1)을 나타내는 개략도이고, 도 8b는, 도 7에 도시한 반도체 집적 회로 장치의 제조 공정 (2)를 나타내는 개략도이다.
도 9는, 제3 실시 형태에 의한 메모리 셀의 단면 구성을 나타내는 개략도이다.
도 10은, 제3 실시 형태에 의한 반도체 집적 회로 장치의 단면 구성을 나타내는 개략도이다.
도 11a는, 도 10에 도시한 반도체 집적 회로 장치의 제조 공정 (1)을 나타내는 개략도이고, 도 11b는, 도 10에 도시한 반도체 집적 회로 장치의 제조 공정 (2)를 나타내는 개략도이며, 도 11c는, 도 10에 도시한 반도체 집적 회로 장치의 제조 공정 (3)을 나타내는 개략도이다.
도 12a는, 도 10에 도시한 반도체 집적 회로 장치의 제조 공정 (4)를 나타내는 개략도이고, 도 12b는, 도 10에 도시한 반도체 집적 회로 장치의 제조 공정 (5)를 나타내는 개략도이며, 도 12c는, 도 10에 도시한 반도체 집적 회로 장치의 제조 공정 (6)을 나타내는 개략도이다.
도 13a는, 도 10에 도시한 반도체 집적 회로 장치의 제조 공정 (7)을 나타내는 개략도이고, 도 13b는, 도 10에 도시한 반도체 집적 회로 장치의 제조 공정 (8)을 나타내는 개략도이다.
도 14는, 제4 실시 형태에 의한 반도체 집적 회로 장치의 단면 구성을 나타내는 개략도이다.
도 15a는, 도 14에 도시한 반도체 집적 회로 장치의 제조 공정 (1)을 나타내는 개략도이고, 도 15b는, 도 14에 도시한 반도체 집적 회로 장치의 제조 공정 (2)를 나타내는 개략도이다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한, 설명은 이하에 나타내는 순서로 한다.
<1. 제1 실시 형태>
1-1. 제1 실시 형태에 의한 메모리 셀의 구성
1-2. 데이터의 기입 방법
1-2-1. 제1 기입 방법
1-2-2. 제2 기입 방법
1-3. 그 밖의 동작
1-4. 제1 실시 형태에 의한 반도체 집적 회로 장치의 구성
1-5. 제1 실시 형태에 의한 반도체 집적 회로 장치의 제조 방법
1-6. 작용 및 효과
<2. 제2 실시 형태>
2-1. 제2 실시 형태에 의한 반도체 집적 회로 장치의 구성
2-2. 제2 실시 형태에 의한 반도체 집적 회로 장치의 제조 방법
2-3. 작용 및 효과
<3. 제3 실시 형태>
3-1. 제3 실시 형태에 의한 메모리 셀의 구성
3-2. 제3 실시 형태에 의한 반도체 집적 회로 장치의 구성
3-3. 제3 실시 형태에 의한 반도체 집적 회로 장치의 제조 방법
3-4. 작용 및 효과
<4. 제4 실시 형태>
4-1. 제4 실시 형태에 의한 반도체 집적 회로 장치의 구성
4-2. 제4 실시 형태에 의한 반도체 집적 회로 장치의 제조 방법
4-3. 작용 및 효과
<5. 다른 실시 형태>
(1) 제1 실시 형태
(1-1) 제1 실시 형태에 의한 메모리 셀의 구성
도 1에 있어서, 1은 본 발명에 의한 메모리 셀을 나타낸다. 메모리 셀(1)은, 예를 들어 P형 불순물이 주입된 반도체 기판 W에, N형의 트랜지스터 구조를 형성하는 메모리 게이트 구조체(2)와, N형의 MOS 트랜지스터 구조를 형성하는 제1 선택 게이트 구조체(3)와, 동일하게 N형의 MOS 트랜지스터 구조를 형성하는 제2 선택 게이트 구조체(4)가 형성되어 있다. 반도체 기판 W의 표면에는, 제1 선택 게이트 구조체(3)의 일단에 있는 드레인 영역(6a)과, 제2 선택 게이트 구조체(4)의 일단에 있는 소스 영역(6b)이 소정 거리를 두고 형성되어 있으며, 드레인 영역(6a)에 비트선 BL이 접속되어 있음과 함께, 소스 영역(6b)에 소스선 SL이 접속되어 있다.
또한, 반도체 기판 W 표면에는, 저농도 드레인 영역이 드레인 영역(6a)에 형성되어 있으며, 제1 선택 게이트 구조체(3)의 측벽을 따라 형성된 사이드 월(17a)이, 당해 저농도 드레인 영역 위에 배치될 수 있다. 또한, 반도체 기판 W 표면에는, 저농도 소스 영역이 소스 영역(6b)에도 형성되어 있으며, 제2 선택 게이트 구조체(4)의 측벽을 따라 형성된 사이드 월(17b)이, 당해 저농도 소스 영역 위에 배치될 수 있다. 또한, 드레인 영역(6a) 및 소스 영역(6b)의 각 표면에는 실리사이드층 SC가 각각 형성되어 있다.
사이드 월(17a, 17b)은, 예를 들어 SiN 등에 의해 형성되어 있으며, 제조 과정에 있어서 행해진 CMP(Chemical Mechanical Polishing) 등의 평탄화 처리에 의해, 메모리 게이트 구조체(2)의 메탈 메모리 게이트 전극 MG나, 제1 선택 게이트 구조체(3)의 메탈 제1 선택 게이트 전극 DG, 제2 선택 게이트 구조체(4)의 메탈 제2 선택 게이트 전극 SG의 각 선단과 함께 선단이 평탄화되어 있다.
또한, 이 실시 형태의 경우, 드레인 영역(6a) 내의 저농도 드레인 영역과, 소스 영역(6b) 내의 저농도 소스 영역은, 불순물 농도가 1.0E19/㎤를 초과한 값으로 선정되어 있으며, 한편, 후술하는 측벽 스페이서(8a, 8b) 바로 아래의 반도체 기판 W는, 메모리 게이트 구조체(2) 바로 아래에서 채널층이 형성되는 표면 영역(예를 들어, 표면으로부터 50[㎚]까지의 영역)과 동일한 표면 영역에서, 불순물 농도가 1.0E19/㎤ 이하, 바람직하게는 3.0E18/㎤ 이하로 선정되어 있다.
메모리 게이트 구조체(2)는, 드레인 영역(6a)의 저농도 드레인 영역과, 소스 영역(6b)의 저농도 소스 영역 사이의 반도체 기판 W 위에, SiO2 등의 절연 재료를 포함하는 하부 메모리 게이트 절연막(10)을 통하여, 예를 들어 질화실리콘(Si3N4)이나, 산질화실리콘(SiON), 알루미나(Al2O3), 하프니아(HfO2) 등을 포함하는 전하 축적층 EC를 갖고 있으며, 또한, 이 전하 축적층 EC 위에, 하부 메모리 게이트 절연막(10)과는 다른 절연 재료(예를 들어 산화하프늄(HfO2) 등의 High-k나, 질화하프늄실리케이트(HfSiON))를 포함하는 상부 메모리 게이트 절연막(11)을 통하여 메탈 메모리 게이트 전극 MG를 갖고 있다. 이와 같이 메모리 게이트 구조체(2)는, 하부 메모리 게이트 절연막(10) 및 상부 메모리 게이트 절연막(11)에 의해, 전하 축적층 EC가 반도체 기판 W 및 메탈 메모리 게이트 전극 MG로 절연된 구성을 갖는다.
여기서, 메탈 메모리 게이트 전극 MG는, 예를 들어 알루미늄(AL)이나, 티타늄알루미늄(TiAL), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등의 N형 MOS용 금속 재료에 의해 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의해 선단이 평탄화되고 선단 평탄면(2a)이 형성되어 있다. 또한, 메탈 메모리 게이트 전극 MG에는, 메모리 게이트선 MGL이 접속되어 있으며, 당해 메모리 게이트선 MGL로부터 소정의 전압이 인가될 수 있다.
메모리 게이트 구조체(2)에는, 절연 재료를 포함하는 측벽 스페이서(8a)가 하나의 측벽을 따라 형성되어 있으며, 당해 측벽 스페이서(8a)를 통해 제1 선택 게이트 구조체(3)가 인접되어 있다. 메모리 게이트 구조체(2)와 제1 선택 게이트 구조체(3)의 사이에 형성된 측벽 스페이서(8a)는, 소정의 막 두께에 의해 형성되어 있으며, 메모리 게이트 구조체(2)와, 제1 선택 게이트 구조체(3)를 절연할 수 있도록 이루어져 있다. 실질적으로, 측벽 스페이서(8a)는, 메모리 게이트 구조체(2)의 측벽을 따라 형성되고, 또한 SiO2 등의 절연 재료를 포함하는 측벽 절연막(13a)과, 당해 측벽 절연막(13a) 및 제1 선택 게이트 구조체(3) 사이에 형성되고, 또한 당해 측벽 절연막(13a)과는 다른 공정에서 성막되고 절연 재료(예를 들어, High-k)를 포함하는 제1 선택 게이트 측벽 절연막(16a)으로 구성되어 있다.
여기서, 메모리 게이트 구조체(2) 및 제1 선택 게이트 구조체(3) 사이가 5[㎚] 미만일 때에는, 메탈 메모리 게이트 전극 MG나 메탈 제1 선택 게이트 전극 DG에, 소정 전압이 인가될 때 측벽 스페이서(8a)에 내압 불량이 발생할 우려가 있으며, 한편, 메모리 게이트 구조체(2) 및 제1 선택 게이트 구조체(3) 사이가 40[㎚]를 초과했을 때에는, 메탈 메모리 게이트 전극 MG 및 메탈 제1 선택 게이트 전극 DG 간에서 반도체 기판 W(예를 들어, 표면으로부터 50[㎚]까지의 영역(표면 영역))에서의 저항이 올라가, 데이터 판독 시에, 메모리 게이트 구조체(2) 및 제1 선택 게이트 구조체(3) 사이에서 판독 전류가 발생하기 어려워진다. 따라서, 이 실시 형태의 경우, 메모리 게이트 구조체(2) 및 제1 선택 게이트 구조체(3) 사이의 측벽 스페이서(8a)는, 5[㎚] 이상 40[㎚] 이하의 폭으로 선정되어 있는 것이 바람직하다. 나아가, 측벽 절연막(13a)은, 제1 선택 게이트 측벽 절연막(16a)보다, 비유전율이 작은 절연 재료로 형성되는 것이 바람직하다. 이 경우, 제1 선택 게이트 구조체(3)와 메모리 게이트 구조체(2) 사이의 용량은 작아지게 되어, 액세스 속도를 빠르게 할 수 있다.
제1 선택 게이트 구조체(3)는, 측벽 스페이서(8a) 및 드레인 영역(6a) 간의 반도체 기판 W 위에, 벽 형상의 제1 선택 게이트 측벽 절연막(16a)의 하단 측벽과 일체 형성되고, 또한 제1 선택 게이트 측벽 절연막(16a)과 동일한 절연 재료(예를 들어 High-k)로 형성된 제1 선택 게이트 절연막(15a)을 갖고 있다. 이 경우, 제1 선택 게이트 절연막(15a)은, 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 되고, 당해 제1 선택 게이트 절연막(15a) 위에 메탈 제1 선택 게이트 전극 DG가 형성되어 있다. 메탈 제1 선택 게이트 전극 DG는, 메탈 메모리 게이트 전극 MG와 동일한 N형 MOS용 금속 재료(예를 들어, 알루미늄(AL)이나, 티타늄알루미늄(TiAL), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등)에 의해 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의해 선단이 평탄화되고 선단 평탄면(3a)이 형성되어 있다. 또한, 메탈 제1 선택 게이트 전극 DG에는, 제1 선택 게이트선 DGL이 접속되어 있으며, 당해 제1 선택 게이트선 DGL로부터 소정의 전압이 인가될 수 있다.
한편, 메모리 게이트 구조체(2)의 다른 측벽에도, 절연 재료를 포함하는 측벽 스페이서(8b)가 형성되어 있으며, 당해 측벽 스페이서(8b)를 통해 제2 선택 게이트 구조체(4)가 인접되어 있다. 메모리 게이트 구조체(2)와 제2 선택 게이트 구조체(4)의 사이에 형성된 측벽 스페이서(8b)도, 한쪽의 측벽 스페이서(8a)와 동일한 막 두께로 형성되어 있으며, 메모리 게이트 구조체(2)와, 제2 선택 게이트 구조체(4)를 절연할 수 있도록 이루어져 있다. 실질적으로, 측벽 스페이서(8b)는, 메모리 게이트 구조체(2)의 측벽을 따라 형성되고, 또한 SiO2 등의 절연 재료를 포함하는 측벽 절연막(13b)과, 당해 측벽 절연막(13b) 및 제2 선택 게이트 구조체(4) 사이에 형성되고, 또한 당해 측벽 절연막(13b)과는 다른 공정에서 성막되는 절연 재료(예를 들어 High-k)를 포함하는 제2 선택 게이트 측벽 절연막(16b)으로 구성되어 있다.
여기서, 메모리 게이트 구조체(2)와 제2 선택 게이트 구조체(4)의 사이가 5[㎚] 미만일 때에는, 메탈 메모리 게이트 전극 MG나 메탈 제2 선택 게이트 전극 SG에, 소정 전압이 인가될 때 측벽 스페이서(8b)에 내압 불량이 발생할 우려가 있으며, 한편, 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4) 사이가 40[㎚]를 초과했을 때에는, 메탈 메모리 게이트 전극 MG 및 메탈 제2 선택 게이트 전극 SG 간에서 반도체 기판 W에서의 저항이 올라가, 데이터 판독 시에, 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4) 사이에서 판독 전류가 발생하기 어려워진다. 따라서, 이 실시 형태의 경우, 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4) 사이의 측벽 스페이서(8b)도, 5[㎚] 이상 40[㎚] 이하의 폭으로 선정되어 있는 것이 바람직하다. 나아가, 측벽 절연막(13b)은, 제2 선택 게이트 측벽 절연막(16b)보다, 비유전율이 작은 절연 재료로 형성되는 것이 바람직하다. 이 경우, 제2 선택 게이트 구조체(4)와 메모리 게이트 구조체(2) 사이의 용량은 작아지게 되어, 액세스 속도를 빠르게 할 수 있다.
제2 선택 게이트 구조체(4)는, 측벽 스페이서(8b) 및 소스 영역(6b) 간의 반도체 기판 W 위에, 벽 형상의 제2 선택 게이트 측벽 절연막(16b)의 하단 측벽과 일체 형성되고, 또한 제2 선택 게이트 측벽 절연막(16b)과 동일한 절연 재료(예를 들어 High-k)로 형성된 제2 선택 게이트 절연막(15b)을 갖고 있다. 이 경우, 제2 선택 게이트 절연막(15b)은, 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 되고, 당해 제2 선택 게이트 절연막(15b) 위에 메탈 제2 선택 게이트 전극 SG가 형성되어 있다. 메탈 제2 선택 게이트 전극 SG는, 메탈 메모리 게이트 전극 MG와 동일한 N형 MOS용 금속 재료(예를 들어, 알루미늄(AL)이나, 티타늄알루미늄(TiAL), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등)에 의해 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의해 선단이 평탄화되고 선단 평탄면(4a)이 형성되어 있다. 또한, 메탈 제2 선택 게이트 전극 SG에는, 제2 선택 게이트선 SGL이 접속되어 있으며, 당해 제2 선택 게이트선 SGL로부터 소정의 전압이 인가될 수 있다.
여기서, 메모리 셀(1)에서는, 메탈 제1 선택 게이트 전극 DG의 선단 평탄면(3a)과, 메탈 제2 선택 게이트 전극 SG의 선단 평탄면(4a)과, 메탈 메모리 게이트 전극 MG의 선단 평탄면(2a)과, 측벽 스페이서(8a, 8b)의 선단 평탄면과, 사이드 월(17a, 17b)의 선단 평탄면이 모두 동일한 높이 위치로 정렬되어 있으며, 돌출된 영역이 형성되지 않은 만큼, 소형화를 도모할 수 있다.
또한, 이 메모리 셀(1)은, 메탈 메모리 게이트 전극 MG와, 메탈 제1 선택 게이트 전극 DG와, 메탈 제2 선택 게이트 전극 SG를 금속 재료를 사용해서 형성하고 있는 점에서, 주변 회로의 메탈 로직 게이트 전극(도시생략)을 동일한 반도체 기판 W 위에 형성할 때, 당해 메탈 로직 게이트 전극을 형성하는 금속 재료를 유용하여, 이들 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG도 형성할 수 있다. 또한, 메모리 셀(1)에서는, 메탈 메모리 게이트 전극 MG와, 메탈 제1 선택 게이트 전극 DG와, 메탈 제2 선택 게이트 전극 SG가 소정의 금속 재료에 의해 형성되어 있음으로써, 이들 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG 내에 공핍화층이 형성되어버리는 것도 방지할 수 있다.
(1-2) 데이터의 기입 방법
이와 관련하여, 이와 같은 구성을 갖는 메모리 셀(1)은, (ⅰ) 데이터의 기입 동작을 실행하는 데 앞서서, 메탈 메모리 게이트 전극 MG와 대향하는 반도체 기판 W에 있어서, 채널층을 형성하는 캐리어가 존재하고 있는 영역(이하, '채널층 형성 캐리어 영역'이라고 칭함)에서 당해 캐리어를 배제하고(이하, 이 동작을 '캐리어 배제 동작'이라고 칭함), 그 후, 데이터의 기입 동작을 실행하는 제1 기입 방법과, 이와는 별도로, (ⅱ) 캐리어 배제 동작을 행하지 않고 데이터의 기입 동작을 실행하는 제2 기입 방법 중 어느 하나에 의해, 데이터의 기입 동작이 행해진다.
(1-2-1) 제1 기입 방법
여기서, 제1 기입 방법에서는, 캐리어 배제 동작을 실행할 때, 제1 선택 게이트 구조체(3)에, 예를 들어 제1 선택 게이트선 DGL로부터 메탈 제1 선택 게이트 전극 DG로 1.5[V]의 제1 선택 게이트 전압이 인가되고, 비트선 BL로부터 드레인 영역(6a)으로 0[V]의 비트 전압이 인가될 수 있다. 이에 의해 제1 선택 게이트 구조체(3)는, 메탈 제1 선택 게이트 전극 DG와 대향한 반도체 기판 W 표면에서 도통 상태로 되고, 비트선 BL이 접속된 드레인 영역(6a)과, 메모리 게이트 구조체(2)와 대향한 반도체 기판 W의 채널층 형성 캐리어 영역이 전기적으로 접속될 수 있다.
또한, 이 실시 형태의 경우, 제2 선택 게이트 구조체(4)에는, 예를 들어 제2 선택 게이트선 SGL로부터 메탈 제2 선택 게이트 전극 SG로 1.5[V]의 제2 선택 게이트 전압이 인가되고, 소스선 SL로부터 소스 영역(6b)으로 0[V]의 소스 전압이 인가될 수 있다. 이에 의해 제2 선택 게이트 구조체(4)는, 메탈 제2 선택 게이트 전극 SG와 대향한 반도체 기판 W 표면에서 도통 상태로 되고, 소스선 SL이 접속된 소스 영역(6b)과, 메모리 게이트 구조체(2)와 대향한 반도체 기판 W의 채널층 형성 캐리어 영역이 전기적으로 접속될 수 있다.
이것에 추가하여, 메모리 셀(1)에서는, 예를 들어 비트 전압 및 소스 전압과 동일한 0[V]의 기판 전압이 반도체 기판 W에 인가됨과 함께, 메모리 게이트선 MGL로부터 메모리 게이트 구조체(2)의 메탈 메모리 게이트 전극 MG로 -2[V]의 캐리어 배제 전압이 인가될 수 있다. 여기서, 메탈 메모리 게이트 전극 MG에 인가되는 캐리어 배제 전압은, 메모리 게이트 구조체(2)와 대향한 반도체 기판 W에 있어서 채널층이 형성되는 임계값 전압(Vth)을 기준으로 규정되어 있다. 이 경우, 캐리어 배제 전압은, 데이터의 기입 상태일 때와, 데이터의 소거 상태일 때에 변위하는 임계값 전압(Vth)의 범위 밖의 전압값으로서, 또한 메탈 메모리 게이트 전극 MG로 인가될 때 채널층이 형성되지 않는 전압값으로 선정되어 있다.
이것에 의해, 메모리 셀(1)에서는, 메탈 메모리 게이트 전극 MG에 인가된 캐리어 배제 전압에 의해, 채널층 형성 캐리어 영역에 유기되어 있는 캐리어(이 경우, 전자)를, 당해 채널층 형성 캐리어 영역으로부터, 드레인 영역(6a) 및/또는 소스 영역(6b)으로 유도하고, 당해 채널층 형성 캐리어 영역으로부터 캐리어를 내보낼 수 있도록 이루어져 있다. 이에 의해, 메모리 셀(1)에서는, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W에 채널층이 형성되지 않고 소수 캐리어가 고갈된 상태로 될 수 있다.
또한, 메모리 셀(1)에서는, 전하 축적층 EC에 전자가 축적되어 있지 않을(또는 정공이 축적하고 있을) 때의 낮은 쪽(얕은 쪽)의 임계값 전압보다도 낮은(얕은) 캐리어 배제 전압이 메탈 메모리 게이트 전극 MG에 인가됨으로써, 메모리 셀(1)이 디플리션 상태였다고 해도, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W의 채널층 형성 캐리어 영역에 유기되어 있는 캐리어를, 당해 채널층 형성 캐리어 영역으로부터 배제하여, 채널층이 형성되지 않고 소수 캐리어가 고갈된 상태로 될 수 있다.
그 후, 메모리 셀(1)의 전하 축적층 EC에 전하를 주입하는 경우에는, 메모리 게이트선 MGL로부터 메모리 게이트 구조체(2)의 메탈 메모리 게이트 전극 MG에 12[V]의 전하 축적 게이트 전압이 인가될 수 있다. 이때, 제2 선택 게이트 구조체(4)에는, 제2 선택 게이트선 SGL로부터 메탈 제2 선택 게이트 전극 SG로 0[V]의 게이트 오프 전압이 인가되고, 소스선 SL로부터 소스 영역(6b)으로 0[V]의 소스 오프 전압이 인가되고, 소스선 SL이 접속된 소스 영역(6b)과, 메모리 게이트 구조체(2)의 채널층 형성 캐리어 영역과의 전기적인 접속을 차단하고, 소스선 SL로부터 메모리 게이트 구조체(2)의 채널층 형성 캐리어 영역으로의 전압 인가를 저지할 수 있다.
한편, 제1 선택 게이트 구조체(3)에는, 제1 선택 게이트선 DGL로부터 메탈 제1 선택 게이트 전극 DG로 1.5[V]의 제1 선택 게이트 전압이 인가되고, 비트선 BL로부터 드레인 영역(6a)으로 0[V]의 전하 축적 비트 전압이 인가되며, 비트선 BL이 접속된 드레인 영역(6a)과, 메모리 게이트 구조체(2)의 채널층 형성 캐리어 영역이 전기적으로 접속될 수 있다. 또한, 이때, 반도체 기판 W에는, 전하 축적 비트 전압과 동일한 0[V]의 기판 전압이 인가될 수 있다.
메모리 게이트 구조체(2)에서는, 반도체 기판 W의 채널층 형성 캐리어 영역이 드레인 영역(6a)과 전기적으로 접속함으로써, 채널층 형성 캐리어 영역에 캐리어가 유기되고, 전하 축적 비트 전압과 동일한 0[V]로 이루어지는 채널층이 캐리어에 의해 반도체 기판 W 표면에 형성될 수 있다. 이리하여, 메모리 게이트 구조체(2)에서는, 메탈 메모리 게이트 전극 MG 및 채널 층간에 12[V]의 큰 전압차(12[V])가 발생하고, 이것에 의해 발생하는 양자 터널 효과에 의해 전하 축적층 EC 내에 전하를 주입할 수 있어, 데이터가 기입된 상태로 될 수 있다.
한편, 고전압의 전하 축적 게이트 전압이 메탈 메모리 게이트 전극 MG에 인가되었을 때, 메모리 셀(1)의 전하 축적층 EC에 전하를 주입시키지 않는 경우에는, 종래와 같이, 고전압의 전하 축적 게이트 전압에 맞춰서 비트선 BL에 고전압의 비트 전압을 인가할 필요가 없어, 제1 선택 게이트 구조체(3)에 의해, 비트선 BL과, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W의 채널층 형성 캐리어 영역과의 전기적인 접속을 차단하고, 또한 제2 선택 게이트 구조체(4)에 의해, 소스선 SL과, 메모리 게이트 구조체(2) 바로 아래의 당해 채널층 형성 캐리어 영역과의 전기적인 접속을 차단하는 것만으로, 메모리 게이트 구조체(2)의 전하 축적층 EC로의 전하 주입을 저지할 수 있도록 이루어져 있다.
이 경우, 데이터를 기입하지 않는 메모리 셀(1)에서는, 예를 들어 제1 선택 게이트선 DGL로부터 메탈 제1 선택 게이트 전극 DG로 1.5[V]의 제1 선택 게이트 전압이 인가되고, 비트선 BL로부터 드레인 영역(6a)으로 1.5[V]의 오프 전압이 인가될 수 있다. 이에 의해, 제1 선택 게이트 구조체(3)는, 비도통 상태(오프 상태)로 되고, 비트선 BL이 접속된 드레인 영역(6a)과, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W의 채널층 형성 캐리어 영역과의 전기적인 접속을 차단할 수 있다.
또한, 이때, 데이터를 기입하지 않는 메모리 셀(1)에서는, 예를 들어 제2 선택 게이트선 SGL로부터 메탈 제2 선택 게이트 전극 SG로 0[V]의 게이트 오프 전압이 인가되고, 소스선 SL로부터 소스 영역(6b)으로 0[V]의 소스 오프 전압이 인가될 수 있다. 이에 의해, 제2 선택 게이트 구조체(4)는, 비도통 상태(오프 상태)로 되고, 소스선 SL이 접속된 소스 영역(6b)과, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W의 채널층 형성 캐리어 영역과의 전기적인 접속을 차단할 수 있다. 또한, 반도체 기판 W에는, 전하 축적 비트 전압과 동일한 0[V]의 기판 전압이 인가되어 있다.
이때, 메모리 셀(1)의 메모리 게이트 구조체(2)에서는, 캐리어 배제 동작에 의해 미리 채널층 형성 캐리어 영역 내에 소수 캐리어가 고갈된 상태로 되어 있으며, 이 상태에서 양측의 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)의 바로 아래에서 반도체 기판 W가 비도통 상태로 되어 있기 때문에, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W에 전하가 존재하지 않는 공핍층이 형성된다.
이것에 의해, 데이터를 기입하지 않는 메모리 셀(1)에서는, 상부 메모리 게이트 절연막(11), 전하 축적층 EC, 및 하부 메모리 게이트 절연막(10)의 3층의 구성 부분에서 전압이 내려가서, 메탈 메모리 게이트 전극 MG 및 반도체 기판 W 표면에 전압차가 발생하고, 또한 반도체 기판 W 표면으로부터 소정의 깊이까지 형성된 공핍층 중에서 전압값이 내려가서, 최종적으로 0[V]의 기판 전압으로 될 수 있다.
이 실시 형태의 경우, 메모리 게이트 구조체(2)에서는, 메탈 메모리 게이트 전극 MG에 12[V]의 전하 축적 게이트 전압이 인가되어도, 메탈 메모리 게이트 전극 MG 및 반도체 기판 W 표면의 전압차가 약 3.5[V]로 되고(예를 들어, 플랫 밴드 전압 Vfb가 0[V], 메모리 게이트 전압 Vg가 12[V], 반도체 기판 W의 억셉터 농도 Na가 2.0E17[㎝-3], 상부 메모리 게이트 절연막(11)의 막 두께가 2[㎚], 전하 축적층 EC의 막 두께가 12[㎚], 하부 메모리 게이트 절연막의 막 두께를 2[㎚]로 했을 때), 메탈 메모리 게이트 전극 MG 및 반도체 기판 W 표면 간에 양자 터널 효과가 발생하는 데 필요한 큰 전압차가 발생하지 않아, 전하 축적층 EC로의 전하 주입을 저지할 수 있다.
이것에 추가하여, 메모리 셀(1)에서는, 메모리 게이트 구조체(2)와, 제1 선택 게이트 구조체(3) 사이의 반도체 기판 W의 영역에, 불순물 농도가 높은 불순물 확산 영역이 형성되지 않는 점에서, 메모리 게이트 구조체(2) 및 제1 선택 게이트 구조체(3) 사이의 반도체 기판 W에 공핍층을 확실하게 형성할 수 있으며, 당해 공핍층에 의해, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W 표면에 있어서의 전위가 제1 선택 게이트 절연막(15a)에 도달되는 것을 저지하여, 반도체 기판 W 표면의 전위에 의한 제1 선택 게이트 절연막(15a)의 절연 파괴를 방지할 수 있다.
또한, 이것에 추가하여, 메모리 게이트 구조체(2)와 제2 선택 게이트 구조체(4) 사이의 반도체 기판 W의 영역에도, 불순물 농도가 높은 불순물 확산 영역이 형성되지 않는 점에서, 메모리 게이트 구조체(2) 및 제2 선택 게이트 구조체(4) 사이의 반도체 기판 W에 공핍층을 확실하게 형성할 수 있으며, 당해 공핍층에 의해, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W 표면의 전위가 제2 선택 게이트 절연막(15b)에 도달되는 것을 저지하여, 반도체 기판 W 표면의 전위에 의한 제2 선택 게이트 절연막(15b)의 절연 파괴를 방지할 수 있다.
또한, 전술한 캐리어 배제 동작에 대해서는, 예를 들어 제2 선택 게이트 구조체(4)에 의해 채널층 형성 캐리어 영역과 소스 영역(6b)의 전기적인 접속을 차단하여, 채널층 형성 캐리어 영역 내의 캐리어를 드레인 영역(6a)으로 송출하거나, 혹은, 제1 선택 게이트 구조체(3)에 의해 채널층 형성 캐리어 영역과 드레인 영역(6a)의 전기적인 접속을 차단하고, 채널층 형성 캐리어 영역 내의 캐리어를 소스 영역(6b)으로 송출하거나 함으로써, 채널층 형성 캐리어 영역으로부터 캐리어를 배제하도록 해도 된다.
(1-2-2) 제2 기입 방법
제2 기입 방법에서는, 메모리 셀(1)에 데이터를 기입할 때, 캐리어 배제 동작을 행하지 않는 것 이외에는 전술한 「(1-2-1) 제1 기입 방법」과 동일하기 때문에, 그 설명은 생략한다. 한편, 고전압의 전하 축적 게이트 전압이 메탈 메모리 게이트 전극 MG에 인가되었을 때, 메모리 셀(1)의 전하 축적층 EC에 전하를 주입시키지 않는 경우에는, 메모리 게이트선 MGL로부터 메탈 메모리 게이트 전극 MG로 12[V]의 전하 축적 게이트 전압이 인가되는 점에서, 전하 축적 게이트 전압이 반도체 기판 W까지 전달되고, 당해 메탈 메모리 게이트 전극 MG와 대향하는 반도체 기판 W의 표면을 따라 채널층이 형성될 수 있다.
이 메모리 셀(1)의 제2 선택 게이트 구조체(4)에는, 예를 들어 제2 선택 게이트선 SGL로부터 메탈 제2 선택 게이트 전극 SG로 0[V]의 게이트 오프 전압이 인가되고, 소스선 SL로부터 소스 영역(6b)으로 0[V]의 소스 오프 전압이 인가될 수 있다. 이에 의해, 제2 선택 게이트 구조체(4)는, 메탈 제2 선택 게이트 전극 SG에 대향한 반도체 기판 W에서 비도통 상태로 되고, 소스선 SL이 접속된 소스 영역(6b)과, 메모리 게이트 구조체(2)의 채널층과의 전기적인 접속을 차단할 수 있다.
또한, 이것에 추가하여, 이 메모리 셀(1)의 제1 선택 게이트 구조체(3)에는, 예를 들어 제1 선택 게이트선 DGL로부터 메탈 제1 선택 게이트 전극 DG로 1.5[V]의 제1 선택 게이트 전압이 인가되고, 비트선 BL로부터 드레인 영역(6a)으로 1.5[V]의 오프 전압이 인가될 수 있다. 이에 의해, 이 제1 선택 게이트 구조체(3)는, 메탈 제1 선택 게이트 전극 DG에 대향한 반도체 기판 W가 비도통 상태로 되어, 비트선 BL이 접속된 드레인 영역(6a)과, 메모리 게이트 구조체(2)의 채널층과의 전기적인 접속을 차단할 수 있다.
이때, 메모리 셀(1)의 메모리 게이트 구조체(2)에서는, 양측의 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)의 하부에서 반도체 기판 W가 비도통 상태로 되는 점에서, 메탈 메모리 게이트 전극 MG에 의해 반도체 기판 W 표면에 형성된 채널층이, 드레인 영역(6a) 및 소스 영역(6b)과의 전기적인 접속이 차단된 상태로 되어, 당해 채널층의 주변에 공핍층이 형성될 수 있다.
여기서, 상부 메모리 게이트 절연막(11), 전하 축적층 EC, 및 하부 메모리 게이트 절연막(10)에 3층의 구성에 의해 얻어지는 용량(게이트 절연막 용량)과, 반도체 기판 W 내에 형성되고, 또한 채널층을 둘러싸는 공핍층의 용량(공핍층 용량)에 대해서는, 게이트 절연막 용량과, 공핍층 용량이 직렬 접속된 구성이라 간주할 수 있으며, 예를 들어 게이트 절연막 용량이 공핍층 용량에 3배의 용량이라고 가정하면, 채널층의 채널 전위는 9[V]로 된다.
이에 의해, 메모리 게이트 구조체(2)에서는, 메탈 메모리 게이트 전극 MG에 12[V]의 전하 축적 게이트 전압이 인가되어도, 반도체 기판 W에서 공핍층으로 둘러싸인 채널층의 채널 전위가 9[V]로 되는 점에서, 메탈 메모리 게이트 전극 MG 및 채널 층간의 전압차가 3[V]로 작아지게 되고, 그 결과, 양자 터널 효과가 발생하지 않아, 전하 축적층 EC로의 전하 주입을 저지할 수 있다.
또한, 메모리 셀(1)에 있어서 상기 동작을 실행할 때에는, 동작이 개시되는 시점에서의 채널 전위가, 메모리 셀(1)에서의 전하의 축적 상태에 따라 변화될 우려가 있다. 그로 인해, 데이터의 기입 동작 전에 비트선 BL 또는 소스선 SL의 전위를 예를 들어 0[V]로 하고, 메탈 제1 선택 게이트 전극 DG 또는 메탈 제2 선택 게이트 전극 SG를 예를 들어 1.5[V]로 하고, 또한 메탈 메모리 게이트 전극 MG를 예를 들어 1.5[V]로 하고, 메모리 셀(1)의 채널 전위를 비트선 BL 또는 소스선 SL의 전위에 정렬시키는 동작을 더하는 것이 보다 바람직하다. 그 경우에는 채널 전위를 정렬시킨 후, 메탈 제1 선택 게이트 전극 DG 또는 메탈 제2 선택 게이트 전극 SG를 0[V]의 게이트 오프 전압으로 되돌리고 나서 기입 동작으로 이행하면 된다.
(1-3) 그 밖의 동작
또한, 판독 동작에서는, 판독의 대상으로 되는 메모리 셀(1)에 접속된 비트선 BL을 예를 들어 1.5[V]에 프리차지하고, 소스선 SL을 0[V]로 하여 메모리 셀(1)에 전류가 흐르는지 여부에 따라 변화되는 비트선 BL의 전위를 검지함으로써, 전하 축적층 EC에 전하가 축적되어 있는지 여부를 판단할 수 있다. 구체적으로는, 데이터를 판독할 때, 메모리 게이트 구조체(2)의 전하 축적층 EC에 전하가 축적되어 있는 경우(데이터가 기입되어 있는 경우), 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W에서 비도통 상태로 되고, 드레인 영역(6a)과 소스 영역(6b)의 전기적인 접속이 차단될 수 있다. 이에 의해, 데이터를 판독하는 메모리 셀(1)에서는, 제1 선택 게이트 구조체(3)와 인접하는 드레인 영역(6a)에 접속된 비트선 BL에서의 1.5[V]의 판독 전압이 그대로 유지될 수 있다.
한편, 데이터를 판독할 때, 메모리 게이트 구조체(2)의 전하 축적층 EC에 전하가 축적되지 않는 경우(데이터가 기입되지 않는 경우)에는, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W가 도통 상태로 되어, 드레인 영역(6a)과 소스 영역(6b)이 전기적으로 접속되고, 그 결과, 메모리 셀(1)을 통해 0[V]의 소스선 SL과, 1.5[V]의 비트선 BL이 전기적으로 접속한다. 이에 의해, 데이터를 판독하는 메모리 셀(1)에서는, 비트선 BL의 판독 전압이, 0[V]의 소스선 SL에 인가됨으로써, 비트선 BL에 인가되어 있는 1.5[V]의 판독 전압이 저하된다. 이리하여, 메모리 셀(1)이 복수 배치된 반도체 집적 회로 장치에서는, 비트선 BL의 판독 전압이 변화되었는지 여부를 검지함으로써, 메모리 셀(1)의 전하 축적층 EC에 전하가 축적되어 있는지 여부의 데이터의 판독 동작을 실행할 수 있다.
이와 관련하여, 메모리 셀(1)의 전하 축적층 EC 내의 전하를 빼내는 데이터의 소거 동작 시에는, 메모리 게이트선 MGL로부터 메탈 메모리 게이트 전극 MG로, -12[V]의 메모리 게이트 전압이 인가됨으로써, 0[V]의 반도체 기판 W를 향해 전하 축적층 EC 내의 전하가 빠져나가서 데이터가 소거될 수 있다.
(1-4) 제1 실시 형태에 의한 반도체 집적 회로 장치의 구성
본 발명의 메모리 셀(1)을 갖는 반도체 집적 회로 장치는, 복수의 메모리 셀(1)이 행렬 형상으로 배치된 구성을 갖고 있으며, 이들 복수의 메모리 셀(1) 외에, 주변 회로가 설치된 구성을 갖는다. 도 2는, 반도체 집적 회로 장치(20)에 있어서, 예를 들어 1개의 메모리 셀(1)과, 2개의 주변 회로 L1, L2가 설치된 영역에서의 단면 구성을 나타내는 개략도이다. 이 경우, 반도체 집적 회로 장치(20)는, 메모리 셀(1)이 설치된 메모리 회로 영역 ER1과, 주변 회로 L1, L2가 설치된 주변 회로 영역 ER3을 갖고 있으며, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3이 경계 영역 ER2에 의해 분리되어 있다. 또한, 주변 회로 영역 ER3에는, 예를 들어 N형의 MOS 트랜지스터 구조의 주변 회로 L1이 형성된 NMOS 주변 회로 영역 ER4와, P형의 MOS 트랜지스터 구조의 주변 회로 L2가 형성된 PMOS 주변 회로 영역 ER5가 설치되어 있으며, 이들 NMOS 주변 회로 영역 ER4 및 PMOS 주변 회로 영역 ER5 사이의 반도체 기판 W 표면에 소자 분리층 IL2가 형성되어 있다.
또한, 메모리 회로 영역 ER1에 형성되어 있는 메모리 셀(1)에 대해서는, 도 1에 의해 설명하고 있는 점에서, 여기에서는, 메모리 회로 영역 ER1의 설명에 대해서는 생략하고, 경계 영역 ER2와 주변 회로 영역 ER3에 대하여 이하 설명한다. 이 경우, 주변 회로 영역 ER3에 설치한 NMOS 주변 회로 영역 ER4의 반도체 기판 W 표면에는, NMOS 주변 회로 영역 ER4 및 PMOS 주변 회로 영역 ER5 사이의 소자 분리층 IL2에 접하도록 해서 하나의 불순물 확산 영역(23a)이 형성되어 있으며, 경계 영역 ER2의 소자 분리층 IL1에 접하도록 해서 다른 불순물 확산 영역(23b)이 형성되어 있다.
주변 회로 영역 ER3의 NMOS 주변 회로 영역 ER4에는, 반도체 기판 W 표면에 이격해서 형성된 불순물 확산 영역(23a, 23b)에 N형 불순물이 첨가되어 있으며, 당해 불순물 확산 영역(23a, 23b) 간의 반도체 기판 W 표면에 로직 게이트 구조체(21a)가 형성되어 있다. 로직 게이트 구조체(21a)는, 반도체 기판 W 위에 로직 게이트 절연막(25a)을 통해 메탈 로직 게이트 전극 LG1이 형성되어 있다.
이 실시 형태의 경우, 로직 게이트 절연막(25a)은, 예를 들어 메모리 셀(1)의 상부 메모리 게이트 절연막(11)과 동일한 절연 재료(이 경우, High-k)에 의해 형성되어 있으며, 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 형성되어 있다. 또한, 메탈 로직 게이트 전극 LG1은, 예를 들어 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG와 동일한 금속 재료에 의해 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의해 선단이 평탄화되고, 메모리 셀(1)의 선단 평탄면(2a, 3a, 4a)과 동일한 높이 위치에 선단 평탄면 L1a가 형성되어 있다. 또한, 이 실시 형태의 경우, 반도체 집적 회로 장치(20)에서는, 메모리 회로 영역 ER1에 설치된 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG가 N형 MOS용 금속 재료(예를 들어, 알루미늄(AL)이나, 티타늄알루미늄(TiAL), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등)에 의해 형성되어 있으며, NMOS 주변 회로 영역 ER4에 설치된 메탈 로직 게이트 전극 LG1도, 이들 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG와 마찬가지로 N형 MOS용 금속 재료에 의해 형성되어 있다.
이와 관련하여, 주변 회로 L1에는, 로직 게이트 구조체(21a)의 대향하는 측벽에, 예를 들어 SiN 등을 포함하는 사이드 월(26)이 각각 형성되어 있으며, 당해 사이드 월(26)의 바로 아래에 불순물 확산 영역(23a, 23b)의 저농도 영역이 각각 형성되어 있다. 또한, 불순물 확산 영역(23a, 23b)의 각 표면에는 실리사이드층 SC가 각각 형성되어 있다. 또한, 이 사이드 월(26)에 대해서도, 메탈 로직 게이트 전극 LG1과 마찬가지로, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의해 선단이 평탄화되어 있다.
한편, 주변 회로 영역 ER3에 설치된 PMOS 주변 회로 영역 ER5의 반도체 기판 W 표면에는, 소정의 소자 분리층 IL3과 접하도록 해서 하나의 불순물 확산 영역(23c)이 형성되고, NMOS 주변 회로 영역 ER4 및 PMOS 주변 회로 영역 ER5 사이의 소자 분리층 IL2에 접하도록 해서 다른 불순물 확산 영역(23d)이 형성되어 있다. 또한, 주변 회로 영역 ER3의 PMOS 주변 회로 영역 ER5에는, 반도체 기판 W 표면에 이격해서 형성된 불순물 확산 영역(23c, 23d)에 P형 불순물이 첨가되어 있으며, 당해 불순물 확산 영역(23c, 23d) 간의 반도체 기판 W 표면에 로직 게이트 구조체(21b)가 형성되어 있다. 로직 게이트 구조체(21b)는, 반도체 기판 W 위에 로직 게이트 절연막(25b)을 통해 메탈 로직 게이트 전극 LG2가 형성되어 있다.
이 실시 형태의 경우, 로직 게이트 절연막(25b)은, 예를 들어 상부 메모리 게이트 절연막(11)과 동일한 절연 재료(이 경우, High-k)에 의해 형성되어 있으며, 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하로 형성되어 있다. 또한, 메탈 로직 게이트 전극 LG2는, 예를 들어 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG와는 다른 일함수의 금속 재료에 의해 형성되어 있으며, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의해 선단이 평탄화되고, 선단 평탄면 L2a가 형성되어 있다. 또한, 이 실시 형태의 경우, PMOS 주변 회로 영역 ER5에 설치된 메탈 로직 게이트 전극 LG2는, N형 MOS용 금속 재료에 의해 형성된 메탈 메모리 게이트 전극 MG나, 메탈 제1 선택 게이트 전극 DG, 메탈 제2 선택 게이트 전극 SG, 하나의 메탈 로직 게이트 전극 LG2와는 달리, P형 MOS용 금속 재료(예를 들어, 알루미늄(AL)이나, 질화티타늄(TiN) 등)에 의해 형성되어 있다.
이와 관련하여, 다른 주변 회로 L2에도, 하나의 주변 회로 L1과 마찬가지로, 로직 게이트 구조체(21b)의 대향하는 측벽에, 예를 들어 SiN 등을 포함하는 사이드 월(27)이 각각 형성되어 있으며, 당해 사이드 월(27)의 바로 아래에 불순물 확산 영역(23c, 23d)의 저농도 영역이 각각 형성되어 있다. 또한, 불순물 확산 영역(23c, 23d)의 각 표면에도 실리사이드층 SC가 각각 형성되어 있다. 또한, 이 사이드 월(27)은, 메탈 로직 게이트 전극 LG2와 마찬가지로, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의해 선단이 평탄화되어 있다.
이와 관련하여, 경계 영역 ER2에는, 메모리 게이트 구조체(2)나, 제1 선택 게이트 구조체(3), 제2 선택 게이트 구조체(4), 로직 게이트 구조체(21a, 21b)를 제조하는 제조 과정에서 잔존한 잔존부(29)가 소자 분리층 IL1 위에 형성되어 있다. 이 경우, 잔존부(29)는, 제1 선택 게이트 절연막(15a) 및 제2 선택 게이트 절연막(15b)을 형성할 때 잔존하고, 이들 제1 선택 게이트 절연막(15a) 및 제2 선택 게이트 절연막(15b)과 동일한 절연 재료(이 경우, High-k)를 포함하는 단면 L자 형상의 잔존 절연막(31)을 갖고 있다. 잔존 절연층(31)에는, 소자 분리층 IL1 위에 형성된 저부(31a)와, 저부(31a)의 말단 측면으로부터 소자 분리층 IL1 위에 세워 설치한 벽부(31b)가 설치되어 있으며, 당해 벽부(31b)의 한 면을 따라 저부(31a) 위에 하나의 잔존 메탈층 MS2가 형성되어 있다. 또한, 이 잔존부(29)에는, 잔존 절연막(31)의 저부(31a)와, 당해 저부(31a) 위의 잔존 메탈층 MS2와의 측벽을 따라, 예를 들어 SiN 등을 포함하는 사이드 월(34a)이 형성되어 있다.
잔존부(29)에는, 잔존 절연막(31)에 있어서의 벽부(31b)의 타면을 따라 벽 형상의 잔존 측벽 절연막(30)이 설치되어 있다. 이 잔존 측벽 절연막(30)은, 메모리 셀(1)의 측벽 절연막(13a, 13b)을 형성할 때 잔존한 것이며, 당해 측벽 절연막(13a, 13b)과 동일한 절연 재료(예를 들어 SiO2 등)에 의해 형성되어 있다. 또한, 잔존부(29)에는, 잔존 측벽 절연막(30)과 인접하도록 해서 소자 분리층 IL1 위에 잔존 절연막(33)이 형성되어 있다. 이 잔존 절연막(33)은, 상부 메모리 게이트 절연막(11) 및 로직 게이트 절연막(25a, 25b)을 형성할 때 잔존한 것이며, 상부 메모리 게이트 절연막(11)이나 로직 게이트 절연막(25a, 25b)과 동일한 절연 재료(이 경우, High-k)에 의해 형성되어 있다.
또한, 잔존부(29)에는, 잔존 측벽 절연막(30)을 따라 잔존 절연막(33) 위에 다른 잔존 메탈층 MS1이 형성되어 있으며, 잔존 절연막(33) 및 잔존 메탈층 MS1의 측벽을 따라서, 예를 들어 SiN 등을 포함하는 사이드 월(34b)이 형성되어 있다. 또한, 이 경우, 잔존부(29)는, 사이드 월(34a, 34b), 잔존 메탈층 MS1, MS2, 잔존 절연막(31), 및 잔존 측벽 절연막(30)의 각 선단이, 제조 과정에 있어서 행해진 CMP 등의 평탄화 처리에 의해 각 선단이 평탄화되어 있다. 반도체 집적 회로 장치(20)는, 메모리 회로 영역 ER1의 메모리 셀(1)이나, 경계 영역 ER2의 잔존부(29), 주변 회로 영역 ER3의 주변 회로 L1, L2의 각 주변이, 예를 들어 SiO2 등의 절연 재료를 포함하는 층간 절연층 ILD에 의해 덮여 있으며, 서로 절연된 구성을 갖는다.
(1-5) 제1 실시 형태에 의한 반도체 집적 회로 장치의 제조 방법
이상과 같은 구성을 갖는 반도체 집적 회로 장치(20)는, 하기의 제조 공정에 따라서 제조함으로써, 주변 회로 영역 ER3에 N형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1을 갖는 주변 회로 L1을 형성하는 일련의 제조 공정에 있어서, 메모리 회로 영역 ER1에 메모리 셀(1)을 형성할 수 있다. 이 경우, 우선 처음에, 도 3a에 도시한 바와 같이, 예를 들어 Si를 포함하는 반도체 기판 W 표면의 소정 위치에, STI(Shallow Trench Isolation)법 등에 의해 SiO2 등의 절연 재료를 포함하는 복수의 소자 분리층 IL1, IL2, IL3을 소정 간격으로 형성한다. 또한, 주변 회로 영역 ER3에는, 반도체 기판 W의 임계값 전압을 조정하기 위해서, 예를 들어 이온 주입법에 의해, 소자 분리층 IL1, IL2 사이의 NMOS 주변 회로 영역 ER4의 반도체 기판 W에 P형 불순물이 주입되고, 한편, 소자 분리층 IL2, IL3 사이의 PMOS 주변 회로 영역 ER5의 반도체 기판 W에 N형 불순물이 주입될 수 있다.
계속해서, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하고, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3 사이의 경계 영역 ER2에 형성한 소자 분리층 IL1의 일부 영역으로부터, 주변 회로 영역 ER3의 반도체 기판 W까지를 레지스트 M1에 의해 덮고, 메탈 메모리 게이트 전극 MG(도 2)가 형성되는 형성 예정 영역(이하, '메모리 게이트 전극 형성 예정 영역'이라고도 칭함)의 반도체 기판 W의 임계값 전압을 조정하기 위해서, 이온 주입법 등에 의해 B(붕소)나 P(인), As(비소) 등의 불순물을 메모리 회로 영역 ER1의 반도체 기판 W에 주입한다.
계속해서, 레지스트 M1을 제거한 후, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, 층 형상의 SiO2 등을 포함하는 하부 메모리 게이트 절연막 및 SiN 등을 포함하는 전하 축적층을 순서대로 적층 형성한 후, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하고, 도 3a와의 대응 부분에 동일 부호를 붙여 나타내는 도 3b와 같이, 메모리 회로 영역 ER1로부터 경계 영역 ER2의 일부 영역까지를 레지스트 M2로 덮고, 당해 레지스트 M2로부터 노출된 경계 영역 ER2 및 주변 회로 영역 ER3의 하부 메모리 게이트 절연막 및 전하 축적층을 제거한다. 이에 의해, 메모리 회로 영역 ER1로부터 경계 영역 ER2의 일부 영역에만 층 형상의 하부 메모리 게이트 절연막(10a) 및 전하 축적층 ECa를 형성한다.
계속해서, 레지스트 M2를 제거한 후, 도 3b와의 대응 부분에 동일 부호를 붙여 나타내는 도 3c와 같이, 메모리 회로 영역 ER1의 전하 축적층 ECa로부터 경계 영역 ER2의 소자 분리층 IL1을 통해 주변 회로 영역 ER3의 반도체 기판 W에 걸쳐서, 하부 메모리 게이트 절연막(10a)과는 다른 절연 재료(예를 들어 High-k)를 포함하는 층 형상의 제1 절연막(11a)을 형성한 후, 폴리실리콘 등을 포함하는 층 형상의 로직용 더미 전극층(37)을 제1 절연막(11a) 위에 적층 형성한다(제1 더미 전극층 형성 공정).
계속해서, 로직용 더미 전극층(37) 위에 층 형상의 하드 마스크층을 형성한 후, 포토리소그래피 기술을 이용하여 패터닝된 레지스트 M3a, M3b에 의해 당해 하드 마스크층을 패터닝한다. 이 경우, 레지스트 M3a는, 메모리 회로 영역 ER1의 메모리 게이트 전극 형성 예정 영역에 형성되고, 다른 레지스트 M3b는, 주변 회로 영역 ER3의 전체면을 덮도록 형성될 수 있다. 그리고, 레지스트 M3a, M3b로부터 노출된 하드 마스크층이 제거됨으로써, 메모리 회로 영역 ER1에 있어서의 메모리 게이트 전극 형성 예정 영역에 하드 마스크층 HM1a를 잔존시킴과 함께, 주변 회로 영역 ER3의 전체면에도 하드 마스크층 HM1b를 잔존시킨다.
계속해서, 레지스트 M3a, M3b를 제거한 후, 하드 마스크층 HM1a, HM1b를 마스크로 하여, 메모리 회로 영역 ER1 및 경계 영역 ER2의 로직용 더미 전극층(37), 제1 절연막(11a), 전하 축적층 ECa, 및 하부 메모리 게이트 절연막(10a)을 순서대로 제거해가고, 도 3c와의 대응 부분에 동일 부호를 붙여 나타내는 도 4a와 같이, 메모리 회로 영역 ER1의 메모리 게이트 전극 형성 예정 영역에, 하부 메모리 게이트 절연막(10), 전하 축적층 EC, 상부 메모리 게이트 절연막(11), 및 더미 메모리 게이트 전극 DMG가 순서대로 적층 형성된 더미 메모리 게이트 구조체 D2를 형성한다. 또한, 상부 메모리 게이트 절연막(11)은, 메모리 회로 영역 ER1의 제1 절연막(11a)이 가공됨으로써 형성될 수 있다.
또한, 이때, 주변 회로 영역 ER3에는, 하드 마스크층 HM1b에 의해, 제1 절연막(11a) 및 로직용 더미 전극층(37)을 그대로 잔존시킨다(더미 메모리 게이트 구조체 형성 공정). 이와 같이, 이 실시 형태에 있어서는, 후의 제조 공정에 있어서 후술하는 더미 로직 게이트 전극 DLG1, DLG2(도 5b)를 형성하기 위해 설치한 로직용 더미 전극층(37)을 유용하여, 메모리 회로 영역 ER1에 더미 메모리 게이트 전극 DMG도 형성할 수 있도록 이루어져 있다.
계속해서, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, SiO2 등을 포함하는 층 형상의 절연막을 형성한 후, 에치 백함으로써, 도 4a에 도시한 바와 같이, 메모리 회로 영역 ER1의 더미 메모리 게이트 구조체 D2의 대향하는 측벽을 따라 사이드 월 형상의 측벽 절연막(13a, 13b)을 형성한다(측벽 절연막 형성 공정). 또한, 이때, 경계 영역 ER2에 배치되어 있는 로직용 더미 전극층(37) 및 제1 절연막(11a)의 측벽에도 절연막이 잔존하고, 사이드 월 형상의 잔존 측벽 절연막(30)이 형성될 수 있다.
계속해서, 후의 제조 공정에서 형성되는 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG(도 2)의 형성 예정 영역(이하, '선택 게이트 전극 형성 예정 영역'이라고도 칭함)의 반도체 기판 W의 임계값 전압을 조정하기 위해서, 하드 마스크층 HM1a, HM1b나 측벽 절연막(13a, 13b, 30)으로 덮여 있지 않은 메모리 회로 영역 ER1의 반도체 기판 W에, 이온 주입법 등에 의해 B(붕소)나 P(인), As(비소) 등의 불순물을 주입한다.
계속해서, 도 4a와의 대응 부분에 동일 부호를 붙여 나타내는 도 4b와 같이, 메모리 회로 영역 ER1, 경계 영역 ER2, 및 주변 회로 영역 ER3에 걸쳐서, 상부 메모리 게이트 절연막(11)과 동일한 절연 재료(예를 들어 High-k)를 포함하는 층 형상의 제2 절연막(15)을 형성한 후, 예를 들어 폴리실리콘 등을 포함하는 층 형상의 메모리용 더미 전극층(38)을 당해 제2 절연막(15) 위에 형성한다. 여기서, 더미 메모리 게이트 구조체 D2에는, 하나의 측벽에 있는 측벽 절연막(13a)을 따라 제2 절연막(15)이 벽 형상으로 설치되어 제1 선택 게이트 측벽 절연막(16a)이 형성됨과 함께, 다른 측벽에 있는 측벽 절연막(13b)에도 제2 절연막(15)이 벽 형상으로 설치되어 제2 선택 게이트 측벽 절연막(16b)이 형성된다. 이에 의해, 더미 메모리 게이트 구조체 D2에는, 측벽 절연막(13a) 및 제1 선택 게이트 측벽 절연막(16a)을 포함하는 하나의 측벽 스페이서(8a)가 하나의 측벽에 형성되고, 측벽 절연막(13b) 및 제2 선택 게이트 측벽 절연막(16b)을 포함하는 다른 측벽 스페이서(8b)가 다른 측벽에 형성될 수 있다.
계속해서, 도 4b와의 대응 부분에 동일 부호를 붙여 나타내는 도 4c와 같이, 포토리소그래피 기술을 이용하여 패터닝된 레지스트 M4에 의해, 메모리 회로 영역 ER1로부터, 경계 영역 ER2의 일부 영역까지를 덮고, 레지스트 M4로 덮여 있지 않은 주변 회로 영역 ER3과 경계 영역 ER2의 다른 일부 영역과 형성된 메모리용 더미 전극층(38)과 제2 절연막(15)을 제거한다. 이에 의해, 레지스트 M4에 의해 덮인 메모리 회로 영역 ER1과 경계 영역 ER2의 일부 영역에, 층 형상의 메모리용 더미 전극층(38) 및 제2 절연막(15)을 잔존시킨다(제2 더미 전극층 형성 공정).
계속해서, 레지스트 M4를 제거한 후, 새로운 층 형상의 레지스트를 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐 형성한다. 계속해서, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하고, 도 4c와의 대응 부분에 동일 부호를 붙여 나타내는 도 5a와 같이, 주변 회로 영역 ER3에 있어서 후의 제조 공정에서 형성되는 메탈 로직 게이트 전극 LG1, LG2(도 2)의 형성 예정 영역(이하, '로직 게이트 전극 형성 예정 영역'이라고도 칭함)을 덮은 레지스트 M5a, M5b를 형성하고, 당해 레지스트 M5a, M5b를 이용하여, 주변 회로 영역 ER3 및 경계 영역 ER2에 있는 하드 마스크층 HM1b(도 4c)를 패터닝함으로써, 로직 게이트 전극 형성 예정 영역을 덮는 하드 마스크층 HM1d, HM1e를 형성한다.
계속해서, 레지스트 M5a, M5b를 제거한 후, 잔존한 하드 마스크층 HM1d, HM1e를 마스크로서 사용하고, 메모리 회로 영역 ER1 및 경계 영역 ER2의 메모리용 더미 전극층(38)과, 당해 메모리용 더미 전극층(38)으로 덮인 제2 절연막(15)과, 경계 영역 ER2 및 주변 회로 영역 ER3의 로직용 더미 전극층(37)과, 당해 로직용 더미 전극층(37)으로 덮인 제1 절연막(11a)을 에치 백한다.
이에 의해, 도 5a와의 대응 부분에 동일 부호를 붙여 나타내는 도 5b와 같이, 메모리 회로 영역 ER1에는, 더미 메모리 게이트 구조체 D2의 하나의 측벽에 있는 측벽 스페이서(8a)를 따라 메모리용 더미 전극층(38)이 사이드 월 형상으로 잔존해서 더미 제1 선택 게이트 전극 DDG가 형성되고, 또한, 당해 더미 제1 선택 게이트 전극 DDG의 하부에 제2 절연막(15)이 잔존해서 제1 선택 게이트 절연막(15a)이 형성되어, 제1 선택 게이트 절연막(15a) 위에 사이드 월 형상의 더미 제1 선택 게이트 전극 DDG를 갖는 더미 제1 선택 게이트 구조체 D3이 형성될 수 있다.
또한, 이때, 메모리 회로 영역 ER1에는, 더미 메모리 게이트 구조체 D2의 다른 측벽에 있는 측벽 스페이서(8b)를 따라 메모리용 더미 전극층(38)이 사이드 월 형상으로 잔존해서 더미 제2 선택 게이트 전극 SDG가 형성되고, 또한, 당해 더미 제2 선택 게이트 전극 SDG의 하부에 제2 절연막(15)이 잔존해서 제2 선택 게이트 절연막(15b)이 형성되어, 제2 선택 게이트 절연막(15b) 위에 사이드 월 형상의 더미 제2 선택 게이트 전극 DSG를 갖는 더미 제2 선택 게이트 구조체 D4가 형성될 수 있다.
이것에 추가하여, 이때, 주변 회로 영역 ER3에는, 하드 마스크층 HM1d, HM1e에 의해 로직 게이트 전극 형성 예정 영역에 로직용 더미 전극층(37)이 잔존해서 더미 로직 게이트 전극 DGL1, DGL2가 형성됨과 함께, 당해 더미 로직 게이트 전극 DLG1, DLG2의 하부에 각각 제1 절연막(11a)이 잔존해서 로직 게이트 절연막(25a, 25b)이 형성된다. 이에 의해, 주변 회로 영역 ER3에는, 메모리 회로 영역 ER1에 더미 제1 선택 게이트 구조체 D3 및 더미 제2 선택 게이트 구조체 D3이 형성될 때, 반도체 기판 W 위에 로직 게이트 절연막(25a, 25b)을 통해 더미 로직 게이트 전극 DLG1, DLG2가 적층 형성된 더미 로직 게이트 구조체 DL1, DL2가 형성될 수 있다 (더미 게이트 전극 형성 공정).
여기서, 더미 게이트 전극 형성 공정에서 형성되는 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG는, 전술한 제2 더미 전극층 형성 공정에서 형성되는 메모리용 더미 전극층(38)의 막 두께를 조정함으로써 원하는 폭으로 형성할 수 있다.
이와 관련하여, 이때, 경계 영역 ER2에서는, 하드 마스크층 HM1d, HM1e를 형성할 때, 메모리용 더미 전극층(38) 및 제2 절연막(15)으로 덮인 영역에 하드 마스크층 HM1c가 잔존한다(도 5a). 경계 영역 ER2에는, 하드 마스크층 HM1c 외에, 잔존 측벽 절연막(30)의 주변에 제1 절연막(15)이나, 제2 절연층(11a), 로직용 더미 전극층(37), 메모리용 더미 전극층(38)이 잔존해서 더미 잔존부 D29가 형성될 수 있다. 실질적으로, 경계 영역 ER2에는, 벽 형상의 잔존 측벽 절연막(30)의 일면으로부터 소자 분리층 IL1 위를 따라 제2 절연막(15)이 단면 L자 형상으로 잔존해서 잔존 절연막(31)이 형성되고, 당해 잔존 절연막(31)의 저부(31a) 위 및 벽부(31b)를 따라 메모리용 더미 전극층(38)이 사이드 월 형상으로 잔존해서 메모리용 더미 전극 잔존부(39b)가 형성될 수 있다. 또한, 경계 영역 ER2에는, 잔존 측벽 절연막(30)의 다른 면과 인접하고, 또한 하드 마스크층 HM1c로 덮인 영역에, 로직용 더미 전극층(37)이 잔존해서 로직용 더미 전극 잔존부(39a)가 형성됨과 함께, 당해 로직용 더미 전극 잔존부(39a)로 덮인 영역에 제1 절연막(11a)이 잔존하고, 잔존 절연막(33)이 소자 분리층 IL1 위에 형성될 수 있다.
계속해서, 도 5b와의 대응 부분에 동일 부호를 붙여 나타내는 도 6a와 같이, N형용 또는 P형용으로 패터닝된 레지스트(도시생략)를 사용해서 메모리 회로 영역 ER1이나 주변 회로 영역 ER3에, 이온 주입법 등에 의해 저농도의 N형 불순물 또는 P형 불순물이 주입되고, 메모리 회로 영역 ER1의 반도체 기판 W 표면에 드레인 영역(6a) 및 소스 영역(6b)이 형성됨과 함께, 주변 회로 영역 ER3의 반도체 기판 W 표면에 불순물 확산 영역(23a, 23b, 23c, 23d)이 형성될 수 있다. 계속해서, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, 예를 들어 SiN 등을 포함하는 층 형상의 절연층(도시생략)을 형성한 후, 당해 절연층을 에치 백한다. 이에 의해, 더미 제1 선택 게이트 구조체 D3 및 더미 제2 선택 게이트 구조체 D4의 측벽에 절연층이 잔존해서 사이드 월(17a, 17b)이 형성됨과 함께, 더미 로직 게이트 구조체 DL1, DL2의 대향하는 측벽에도 절연층이 잔존해서 사이드 월(26, 27)이 형성된다. 또한, 이때, 경계 영역 ER2의 더미 잔존부 D29에도, 로직용 더미 전극 잔존부(39a) 및 메모리용 더미 전극 잔존부(39b) 주변에 절연층이 잔존해서 사이드 월(34a, 34b)이 형성된다.
그 후, 전술한 공정에 추가하여, 이온 주입법 등에 의해 고농도의 N형 불순물이나 P형 불순물을 반도체 기판 W의 필요 개소에 주입해서 메모리 회로 영역 ER1의 드레인 영역(6a)이나 소스 영역(6b), 주변 회로 영역 ER3의 불순물 확산 영역(23a, 23b, 23c, 23d)에 고농도 불순물 영역을 형성하는 공정이나, 드레인 영역(6a), 소스 영역(6b), 및 불순물 확산 영역(23a, 23b, 23c, 23d)에 실리사이드 SC를 형성하는 공정, 더미 메모리 게이트 구조체 D2, 더미 제1 선택 게이트 구조체 D3, 더미 제2 선택 게이트 구조체 D4, 더미 로직 게이트 구조체 DL1, DL2, 및 더미 잔존부 D29 등을 덮도록 층간 절연층 ILD를 형성하는 공정을 순서대로 행한다.
계속해서, CMP 등의 평탄화 처리에 의해, 층간 절연층 ILD의 표면을 연마해서 평탄화해가고, 또한 층간 절연층 ILD의 선단으로부터 외부로 노출된, 하드 마스크층 HM1a, HM1c, HM1d, HM1e나, 더미 메모리 게이트 구조체 D2, 더미 제1 선택 게이트 구조체 D3, 더미 제2 선택 게이트 구조체 D4, 더미 로직 게이트 구조체 DL1, DL2, 더미 잔존부 D29의 각 표면도 연마해서 평탄화해 간다. 이와 같이 하여, 도 6a와의 대응 부분에 동일 부호를 붙여 나타내는 도 6b와 같이, 평탄화된 층간 절연층 ILD의 표면으로부터, 더미 메모리 게이트 전극 DMG나, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, DLG2, 로직용 더미 전극 잔존부(39a), 메모리용 더미 전극 잔존부(39b)의 평탄화된 각 선단을 외부로 노출시킨다.
계속해서, PMOS 주변 회로 영역 ER5를 레지스트로 덮고, 그 밖의 메모리 회로 영역 ER1이나, 경계 영역 ER2, NMOS 주변 회로 영역 ER4를 외부로 노출시키고, 사불화탄소(CF4) 등을 사용한 건식 에칭에 의해, 층간 절연층 ILD의 표면으로부터 노출되어 있는 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, 로직용 더미 전극 잔존부(39a), 및 메모리용 더미 전극 잔존부(39b)를 각각 제거한 후, PMOS 주변 회로 영역 ER5의 레지스트를 제거한다.
계속해서, 예를 들어 알루미늄(AL)이나, 티타늄알루미늄(TiAL), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등의 N형 MOS용 금속 재료를 포함하는 메탈 전극층을, 층간 절연층 ILD의 표면에 형성하고, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, 로직용 더미 전극 잔존부(39a), 및 메모리용 더미 전극 잔존부(39b)가 제거된 각 전극 형성 공간 내에, 메탈 전극층을 매립한 후, CMP 등의 평탄화 처리에 의해, 메탈 전극층의 표면을 연마해가고, 층간 절연층 ILD의 표면에 맞춰서 메탈 전극층의 표면을 평탄화시킨다. 또한, 주변 회로 영역 ER3의 PMOS 주변 회로 영역 ER5에서는, 더미 로직 게이트 전극 DLG2가 제거되지 않고 그대로 형성된 상태에 있는 점에서, 더미 로직 게이트 전극 DLG2 위 및 층간 절연층 ILD 위에 있는 메탈 전극층이, 이 평탄화 처리에 의해 제거된다.
이에 의해, 메모리 회로 영역 ER1에는, 도 2에 도시한 바와 같이, 더미 메모리 게이트 전극 DMG가 형성되어 있던 전극 형성 공간에 메탈 전극층이 매립되어 메탈 메모리 게이트 전극 MG가 형성되고, 더미 제1 선택 게이트 전극 DDG가 형성되어 있던 전극 형성 공간에 메탈 전극층이 매립되어 메탈 제1 선택 게이트 전극 DG가 형성되며, 더미 제2 선택 게이트 전극 DSG가 형성되어 있던 전극 형성 공간에 메탈 전극층이 매립되어 메탈 제2 선택 게이트 전극 SG가 형성될 수 있다.
또한, 이때, 주변 회로 영역 ER3의 NMOS 주변 회로 영역 ER4에는, 하나의 더미 로직 게이트 전극 DLG1이 형성되어 있던 전극 형성 공간에 메탈 전극층이 매립되어, N형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1이 형성된다(메탈 게이트 전극 형성 공정). 또한, 이때, 경계 영역 ER2에도, 로직용 더미 전극 잔존부(39a), 및 메모리용 더미 전극 잔존부(39b)가 제거된 전극 형성 공간에 메탈 전극층이 매립되고, N형 MOS용 금속 재료를 포함하는 잔존 메탈층 MS1, MS2가 형성된다. 이에 의해, 메탈 메모리 게이트 전극 MG와, 메탈 제1 선택 게이트 전극 DG와, 메탈 제2 선택 게이트 전극 SG와, 메탈 로직 게이트 전극 LG1은, 동일층(동일한 메탈 전극층)에 의해 동일한 제조 공정에 의해 형성될 수 있다.
계속해서, 메모리 회로 영역 ER1이나, 경계 영역 ER2, NMOS 주변 회로 영역 ER4를 레지스트로 덮어, PMOS 주변 회로 영역 ER5를 외부로 노출시키고, 사불화탄소(CF4) 등을 사용한 건식 에칭에 의해, 층간 절연층 ILD의 표면으로부터 노출되어 있는 더미 로직 게이트 전극 DLG2를 제거한 후, 당해 레지스트를 제거한다. 계속해서, 예를 들어 알루미늄(AL)이나, 질화티타늄(TiN) 등의 P형 MOS용 금속 재료를 포함하는 다른 메탈 전극층을, 층간 절연층 ILD의 표면에 형성하고, 더미 로직 게이트 전극 DLG2가 제거된 전극 형성 공간 내에, 메탈 전극층을 매립한 후, CMP 등의 평탄화 처리에 의해, 메탈 전극층의 표면을 연마해가고, 층간 절연층 ILD의 표면에 맞춰서 메탈 전극층의 표면을 평탄화시킨다.
이에 의해, 주변 회로 영역 ER3의 PMOS 주변 회로 영역 ER5에는, 도 2에 도시한 바와 같이, 더미 로직 게이트 전극 DLG2가 형성되어 있던 전극 형성 공간에, P형 MOS용 메탈 전극층이 매립되어 P형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG2가 형성된다. 그 후, 도 2에 도시하지 않은 제1 선택 게이트 콘택트나, 제2 선택 게이트 콘택트, 메모리 게이트 콘택트 등의 각종 콘택트 등을 층간 절연층 ILD의 소정 개소에 형성하는 공정 등을 거침으로써 반도체 집적 회로 장치(20)를 제조할 수 있다.
(1-6) 작용 및 효과
이상의 구성에 있어서, 메모리 셀(1)에서는, 드레인 영역(6a) 및 소스 영역(6b) 간의 반도체 기판 W 위에, 하부 메모리 게이트 절연막(10), 전하 축적층 EC, 상부 메모리 게이트 절연막(11), 및 메탈 메모리 게이트 전극 MG의 순으로 적층 형성된 메모리 게이트 구조체(2)를 구비하고, 메모리 게이트 구조체(2)의 하나의 측벽에 설치한 측벽 스페이서(8a)의 측벽을 따라 제1 선택 게이트 구조체(3)가 형성되고, 당해 메모리 게이트 구조체(2)의 다른 측벽에 설치한 측벽 스페이서(8b)의 측벽을 따라 제2 선택 게이트 구조체(4)가 형성되어 있다.
제1 선택 게이트 구조체(3)에는, 비트선 BL이 접속된 드레인 영역(6a)과, 메모리 게이트 구조체(2)의 측벽에 설치한 하나의 측벽 스페이서(8a) 사이의 반도체 기판 W 위에, 제1 선택 게이트 절연막(15a)을 통해 메탈 제1 선택 게이트 전극 DG가 설치되어 있다. 한편, 제2 선택 게이트 구조체(4)에는, 소스선 SL이 접속된 소스 영역(6b)과, 메모리 게이트 구조체(2)의 측벽에 설치한 다른 측벽 스페이서(8b) 사이의 반도체 기판 W 위에, 제2 선택 게이트 절연막(15b)을 통해 메탈 제2 선택 게이트 전극 SG가 설치되어 있다.
이와 같은 메모리 셀(1)은, 주변 회로 L1의 메탈 로직 게이트 전극 LG1과 동일한 금속 재료에 의해 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG를 형성할 수 있는 점에서, 소정의 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1을 반도체 기판 W에 형성하는 일련의 제조 공정에 있어서 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG도 형성할 수 있다.
또한, 메모리 셀(1)에서는, 메탈 제1 선택 게이트 전극 DG의 선단 평탄면(3a)과, 메탈 제2 선택 게이트 전극 SG의 선단 평탄면(4a)과, 메탈 메모리 게이트 전극 MG의 선단 평탄면(2a)이 제조 과정에 있어서 동일한 평탄화 처리에 의해 평탄화되어 있는 점에서, 메모리 게이트 구조체(2), 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)의 높이를 정렬시킬 수 있어, 메탈 메모리 게이트 전극 MG가 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG로부터 돌출되는 일이 없는 만큼, 전체적으로 소형화를 도모할 수 있다.
또한, 이 메모리 셀(1)에서는, 전하 축적층 EC에 전하를 주입하는 데 필요한 전하 축적 게이트 전압이 메탈 메모리 게이트 전극 MG에 인가될 때, 제1 기입 방법을 이용하여 전하 축적층 EC로의 전하의 주입을 저지할 때, 메탈 메모리 게이트 전극 MG와 대향한 반도체 기판 W의 채널층 형성 캐리어 영역에 유기되어 있는 캐리어를 채널층 형성 캐리어 영역으로부터 배제한 상태에서, 제1 선택 게이트 구조체(3)에 의해, 메탈 메모리 게이트 전극 MG와 대향한 영역의 반도체 기판 W와, 드레인 영역(6a)의 전기적인 접속을 차단하고, 또한, 제2 선택 게이트 구조체(4)에 의해, 메탈 메모리 게이트 전극 MG와 대향한 영역의 반도체 기판 W와, 소스 영역(6b)과의 전기적인 접속을 차단하도록 하였다.
이에 의해, 메모리 셀(1)에서는, 채널층 형성 캐리어 영역에 채널층이 형성되지 않고 공핍층이 형성된 상태로 되고, 전하 축적 게이트 전압에 기초하여 반도체 기판 W 표면의 전위가 상승하여, 메탈 메모리 게이트 전극 MG 및 반도체 기판 W 표면의 전압차가 작아지게 되어, 전하 축적층 EC 내로의 전하 주입을 저지할 수 있으며, 또한, 공핍층에 의해, 메모리 게이트 구조체(2) 바로 아래의 반도체 기판 W 표면의 전위가, 제1 선택 게이트 절연막(15a)이나 제2 선택 게이트 절연막(15b)으로 도달되는 것을 저지할 수 있다.
따라서, 이 메모리 셀(1)에서는, 양자 터널 효과에 의해 전하 축적층 EC에 전하를 주입하는 데 필요한 고전압의 전하 축적 게이트 전압에 구속되지 않고, 메탈 메모리 게이트 전극 MG와 대향한 영역의 반도체 기판 W와, 비트선 BL과의 전기적인 접속을 제1 선택 게이트 구조체(3)에 의해 차단하는 데 필요한 전압값이나, 메탈 메모리 게이트 전극 MG와 대향한 영역의 반도체 기판 W와, 소스선 SL과의 전기적인 접속을 제2 선택 게이트 구조체(4)에 의해 차단하는 데 필요한 전압값으로까지, 비트선 BL 및 소스선 SL의 전압값을 내릴 수 있다. 이리하여, 메모리 셀(1)에서는, 이들 비트선 BL 및 소스선 SL에서의 전압 저감에 맞춰서, 제1 선택 게이트 구조체(3)의 제1 선택 게이트 절연막(15a)의 막 두께나, 제2 선택 게이트 구조체(4)의 제2 선택 게이트 절연막(15b)의 막 두께를 얇게 할 수 있고, 그만큼, 고속 동작을 실현할 수 있다.
또한, 메모리 셀(1)에서는, 제2 기입 방법을 이용하여 전하 축적층 EC에 전하를 주입시키지 않을 때, 전하 축적층 EC로의 전하 주입에 필요한 전하 축적 게이트 전압이 메탈 메모리 게이트 전극 MG에 인가되고, 메탈 메모리 게이트 전극 MG가 대향한 반도체 기판 W 표면에 채널층이 형성되어도, 제1 선택 게이트 구조체(3)에 의해 드레인 영역(6a) 및 채널층의 전기적인 접속을 차단하고, 또한, 제2 선택 게이트 구조체(4)에 의해 소스 영역(6b) 및 채널층의 전기적인 접속도 차단하도록 하였다.
이에 의해, 메모리 셀(1)에서는, 메모리 게이트 구조체(2)와 대향한 반도체 기판 W의 채널층 주변에 공핍층이 형성됨과 함께, 전하 축적 게이트 전압에 기초하여 채널층의 채널 전위가 상승하고, 메탈 메모리 게이트 전극 MG 및 채널 층간의 전압차가 작아지게 되어, 전하 축적층 EC 내로의 전하 주입을 저지하면서, 공핍층에 의해 채널층으로부터 제1 선택 게이트 절연막(15a) 및 제2 선택 게이트 절연막(15b)으로의 전압 인가를 차단할 수 있다.
따라서, 메모리 셀(1)에서는, 양자 터널 효과에 의해 전하 축적층 EC에 전하를 주입하는 데 필요한 고전압의 전하 축적 게이트 전압에 구속되지 않고, 제1 선택 게이트 구조체(3) 및 제2 선택 게이트 구조체(4)에서, 비트선 BL 및 채널층의 전기적인 접속이나, 소스선 SL 및 채널층의 전기적인 접속을 차단하는 데 필요한 전압값으로까지, 비트선 BL 및 소스선 SL의 전압값을 내릴 수 있다. 이리하여, 메모리 셀(1)에서는, 이들 비트선 BL 및 소스선 SL에서의 전압 저감에 맞춰서, 제1 선택 게이트 구조체(3)의 제1 선택 게이트 절연막(15a)의 막 두께나, 제2 선택 게이트 구조체(4)의 제2 선택 게이트 절연막(15b)의 막 두께를 얇게 할 수 있고, 그만큼, 고속 동작을 실현할 수 있다.
본 발명의 반도체 집적 회로 장치(20)의 제조 방법에서는, 도 3c 및 도 4a에 도시한 바와 같이, 패터닝된 레지스트 M3a, M3b를 이용하여, 메모리 회로 영역 ER1의 로직용 더미 전극층(37), 제1 절연막(11a), 전하 축적층 ECa, 및 하부 메모리 게이트 절연막(10a)을 패터닝함으로써, 패터닝된 하부 메모리 게이트 절연막(10), 전하 축적층 EC, 상부 메모리 게이트 절연막(11) 및 더미 메모리 게이트 전극 DMG가 순서대로 적층 형성된 더미 메모리 게이트 구조체 D2를 메모리 회로 영역 ER1에 형성하면서, 당해 레지스트 M3b를 이용하여, 주변 회로 영역 ER3에 제1 절연막(11a), 및 로직용 더미 전극층(37)을 그대로 잔존시킨 후, 메모리 회로 영역 ER1의 더미 메모리 게이트 구조체 D2의 대향하는 측벽을 따라 측벽 절연막(13a, 13b) 및 제2 절연막(15)(제1 선택 게이트 측벽 절연막(16a), 제2 선택 게이트 측벽 절연막(16b))을 포함하는 측벽 스페이서(8a, 8b)를 형성한다.
또한, 이 제조 방법에서는, 도 5a 및 도 5b에 도시한 바와 같이, 메모리 회로 영역 ER1에 형성된 제2 절연막(15) 및 메모리용 더미 전극층(38)과, 주변 회로 영역 ER3에 형성된 로직용 더미 전극층(37) 및 제1 절연막(11a)을, 패터닝된 레지스트 M5a, M5b를 이용하여 패터닝함으로써, 반도체 기판 W 위에 로직 게이트 절연막(25a, 25b)을 통해 더미 로직 게이트 전극 DLG1, DLG2가 순서대로 적층된 더미 로직 게이트 구조체 DL1, DL2와, 더미 메모리 게이트 구조체 D2의 하나의 측벽 스페이서(8a)를 따라 배치된 더미 제1 선택 게이트 전극 DDG 및 제1 선택 게이트 절연막(15a)을 포함하는 더미 제1 선택 게이트 구조체 D3과, 더미 메모리 게이트 구조체 D2의 다른 측벽 스페이서(8b)를 따라 배치된 더미 제2 선택 게이트 전극 DSG 및 제2 선택 게이트 절연막(15b)을 포함하는 더미 제2 선택 게이트 구조체 D4를 동일한 제조 공정에 의해 일괄하여 형성할 수 있다.
또한, 이 제조 방법에서는, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3에 형성된 층간 절연층 ILD를 평탄화 처리에 의해 평탄화해가고, 층간 절연층 ILD로부터 외부로 노출된 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1을 제거한 후, 이들 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1이 형성되어 있던 각 전극 형성 공간에 메탈 전극층을 형성함으로써, 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 메탈 제2 선택 게이트 전극 SG, 및 메탈 로직 게이트 전극 LG1을 동일한 제조 공정에 의해 일괄하여 형성할 수 있다.
이와 같이 하여 본 발명의 제조 방법에서는, 예를 들어 N형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1을 반도체 기판 W에 형성하는 일련의 제조 공정에 있어서, 당해 메탈 로직 게이트 전극 LG1과 동일한 금속 재료를 포함하는 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG가 메탈 로직 게이트 전극 LG1과 동시에 형성될 수 있다.
(2) 제2 실시 형태
(2-1) 제2 실시 형태에 의한 반도체 집적 회로 장치의 구성
도 2와의 대응 부분에 동일 부호를 붙여 나타내는 도 7의 46은, 제2 실시 형태에 의한 반도체 집적 회로 장치를 나타내고, 전술한 제1 실시 형태에 의한 반도체 집적 회로 장치(20)와는 경계 영역 ER2의 구성만이 상이하다. 실질적으로, 이 반도체 집적 회로 장치(46)는, 전술한 제1 실시 형태에 의한 반도체 집적 회로 장치(20)가 갖는 잔존부(29)(도 2)가 경계 영역 ER2에 형성되어 있지 않고, 소자 분리층 IL1 위에 층간 절연층 ILD가 형성된 구성을 갖는다. 이와 같은 반도체 집적 회로 장치(46)는, 경계 영역 ER2에 잔존부(29)(도 2)가 형성되어 있지 않은 만큼, 전체의 구성을 간소화할 수 있다.
또한, 제2 실시 형태에 의한 반도체 집적 회로 장치(46)는, 경계 영역 ER2 이외의 메모리 회로 영역 ER1이나 주변 회로 영역 ER3의 구성이, 전술한 제1 실시 형태에 의한 반도체 집적 회로 장치(20)와 동일한 구성으로 되기 때문에, 여기에서는 메모리 회로 영역 ER1 및 주변 회로 영역 ER3의 설명에 대해서는 생략한다. 또한, 이 반도체 집적 회로 장치(46)에 있어서의 메모리 셀(1)로의 데이터의 기입 동작이나, 데이터의 기입 방지 동작에 대해서도, 전술한 「(1-2) 데이터의 기입 방법」과 동일하며, 또한, 메모리 셀(1)의 데이터의 판독 동작이나 데이터의 소거 동작에 대해서도, 전술한 「(1-3) 그 밖의 동작」과 동일하기 때문에, 여기에서는 그 설명은 생략한다.
(2-2) 제2 실시 형태에 의한 반도체 집적 회로 장치의 제조 방법
이상과 같은 구성을 갖는 반도체 집적 회로 장치(46)는, 하기와 같은 제조 공정에 따라 제조됨으로써, 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1, LG2 중, 예를 들어 N형 MOS용 금속 재료로 형성된 메탈 로직 게이트 전극 LG1을 반도체 기판 W에 형성하는 일련의 제조 공정에 있어서, 경계 영역 ER2에 잔존부(29)(도 2)를 형성하지 않고, 당해 메탈 로직 게이트 전극 LG1과 동일한 금속 재료에 의해 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG를, 메탈 로직 게이트 전극 LG1과 동시에 형성할 수 있다.
우선 처음에, 도 3a에 도시한 바와 같이, 예를 들어 Si를 포함하는 반도체 기판 W 표면의 소정 위치에, STI(Shallow Trench Isolation)법 등에 의해 SiO2 등의 절연 재료를 포함하는 복수의 소자 분리층 IL1, IL2, IL3을 소정 간격으로 형성한다. 또한, 주변 회로 영역 ER3에는, 반도체 기판 W의 임계값 전압을 조정하기 위해서, 예를 들어 이온 주입법에 의해, 소자 분리층 IL1, IL2 사이의 NMOS 주변 회로 영역 ER4의 반도체 기판 W에 P형 불순물이 주입되고, 한편, 소자 분리층 IL2, IL3 사이의 PMOS 주변 회로 영역 ER5의 반도체 기판 W에 N형 불순물이 주입될 수 있다.
계속해서, 도 8a에 도시한 바와 같이, 패터닝된 레지스트(도시생략)를 이용하여 메모리 회로 영역 ER1에 형성된 하드 마스크층 HM1a에 의해, 패터닝된 하부 메모리 게이트 절연막(10), 전하 축적층 EC, 상부 메모리 게이트 절연막(11), 및 더미 메모리 게이트 전극 DMG가 순서대로 반도체 기판 W에 적층 형성된 더미 메모리 게이트 구조체 D2를, 메모리 회로 영역 ER1의 메모리 게이트 전극 형성 예정 영역에 형성한다. 또한, 더미 메모리 게이트 전극 DMG는, 층 형상의 메모리용 더미 전극층이 하드 마스크층 HM1a에 의해 메모리 게이트 전극 형성 예정 영역에 잔존함으로써 형성될 수 있다.
계속해서, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, SiO2 등을 포함하는 층 형상의 절연막(도시생략)을 형성한 후, 에치 백함으로써, 메모리 회로 영역 ER1에 있어서의 더미 메모리 게이트 구조체 D2의 대향하는 측벽을 따라 사이드 월 형상의 측벽 절연막(13a, 13b)을 형성한다(측벽 절연막 형성 공정). 계속해서, 패터닝된 레지스트(도시생략)를 이용하여, 당해 레지스트로 주변 회로 영역 ER3을 덮고, 후의 제조 공정에서 형성되는 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG(도 7)의 형성 예정 영역(선택 게이트 전극 형성 예정 영역)의 반도체 기판 W의 임계값 전압을 조정하기 위해서, 이온 주입법 등에 의해 B(붕소)나 P(인), As(비소) 등의 불순물을, 메모리 회로 영역 ER1의 반도체 기판 W에 주입한다.
계속해서, 레지스트를 제거하고, 메모리 회로 영역 ER1, 경계 영역 ER2, 및 주변 회로 영역 ER3에 걸쳐서, 상부 메모리 게이트 절연막(11)과 동일한 절연 재료(예를 들어 High-k)를 포함하는 층 형상의 절연막(48)을 형성한 후, 예를 들어 폴리실리콘 등을 포함하는 층 형상의 로직용 더미 전극층(49)을 당해 절연막(48) 위에 형성한다(더미 전극층 형성 공정). 여기서, 더미 메모리 게이트 구조체 D2에는, 하나의 측벽에 있는 측벽 절연막(13a)을 따라 절연막(48)이 벽 형상으로 설치되어 제1 선택 게이트 측벽 절연막(16a)이 형성됨과 함께, 다른 측벽에 있는 측벽 절연막(13b)에도 절연막(48)이 벽 형상으로 설치되어 제2 선택 게이트 측벽 절연막(16b)이 형성될 수 있다. 이에 의해, 더미 메모리 게이트 구조체 D2에는, 측벽 절연막(13a) 및 제1 선택 게이트 측벽 절연막(16a)을 포함하는 하나의 측벽 스페이서(8a)가 하나의 측벽에 형성되고, 측벽 절연막(13b) 및 제2 선택 게이트 측벽 절연막(16b)을 포함하는 다른 측벽 스페이서(8b)가 다른 측벽에 형성될 수 있다.
계속해서, 주변 회로 영역 ER3에 있어서, 후의 제조 공정에서 형성되는 메탈 로직 게이트 전극 LG1, LG2(도 7)의 형성 예정 영역(로직 게이트 전극 형성 예정 영역)을 덮은 레지스트 M6a, M6b를 형성하고, 당해 레지스트 M6a, M6b를 이용하여, SiO2 등을 포함하는 하드 마스크층(도시생략)을 패터닝함으로써, 로직 게이트 전극 형성 예정 영역을 덮는 하드 마스크층 HM2a, HM2b를 로직용 더미 전극층(49) 위에 형성한다.
계속해서, 레지스트 M6a, M6b를 제거한 후, 잔존한 하드 마스크층 HM2a, HM2b를 마스크로서 사용하고, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3의 로직용 더미 전극층(49)과, 당해 로직용 더미 전극층(49)으로 덮인 절연막(48)을 에치 백한다. 이에 의해, 도 8a와의 대응 부분에 동일 부호를 붙여 나타내는 도 8b와 같이, 주변 회로 영역 ER3의 로직 게이트 전극 형성 예정 영역에 하드 마스크층 HM2a, HM2b에 의해 로직용 더미 전극층(49)이 잔존해서 더미 로직 게이트 전극 DLG1, DLG2가 형성됨과 함께, 당해 더미 로직 게이트 전극 DLG1, DLG2의 하부에 각각 절연막(48)이 잔존해서 로직 게이트 절연막(25a, 25b)이 형성된다. 이에 의해, 주변 회로 영역 ER3에는, 반도체 기판 W 위에 로직 게이트 절연막(25a, 25b)을 통해 더미 로직 게이트 전극 DLG1, DLG2가 적층 형성된 더미 로직 게이트 구조체 DL1, DL2가 형성될 수 있다.
이때, 메모리 회로 영역 ER1에는, 더미 메모리 게이트 구조체 D2의 하나의 측벽에 있는 측벽 스페이서(3a)를 따라 로직용 더미 전극층(49)이 사이드 월 형상으로 잔존해서 더미 제1 선택 게이트 전극 DDG가 형성되고, 또한, 당해 더미 제1 선택 게이트 전극 DDG의 하부에 절연막(48)이 잔존해서 제1 선택 게이트 절연막(15a)이 형성된다. 이리하여, 메모리 회로 영역 ER1에는, 더미 메모리 게이트 구조체 D2의 하나의 측벽에 있는 하나의 측벽 스페이서(8a)를 따라, 제1 선택 게이트 절연막(15a) 위에 사이드 월 형상의 더미 제1 선택 게이트 전극 DDG를 갖는 더미 제1 선택 게이트 구조체 D3이 형성될 수 있다.
또한, 이때, 메모리 회로 영역 ER1에는, 더미 메모리 게이트 구조체 D2의 다른 측벽에 있는 측벽 스페이서(8b)를 따라 로직용 더미 전극층(49)이 사이드 월 형상으로 잔존해서 더미 제2 선택 게이트 전극 SDG가 형성되고, 또한, 당해 더미 제2 선택 게이트 전극 SDG의 하부에 절연막(48)이 잔존해서 제2 선택 게이트 절연막(15b)이 형성된다. 이리하여, 메모리 회로 영역 ER1에는, 더미 메모리 게이트 구조체 D2의 다른 측벽에 있는 다른 측벽 스페이서(8b)를 따라, 제2 선택 게이트 절연막(15b) 위에 사이드 월 형상의 더미 제2 선택 게이트 전극 DSG를 갖는 더미 제2 선택 게이트 구조체 D4가 형성될 수 있다(더미 게이트 전극 형성 공정).
이와 같이, 이 실시 형태에 있어서는, 더미 로직 게이트 전극 DLG1, DLG2를 형성하기 위해 설치한 로직용 더미 전극층(49)을 유용하여, 메모리 회로 영역 ER1에 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 SDG도 형성할 수 있도록 이루어져 있다.
여기서, 메모리 회로 영역 ER1에 형성된 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG의 폭을 좁히는 경우에는, 도 8b에 도시한 바와 같이, 주변 회로 영역 ER3으로부터 경계 영역 ER2의 일부 영역까지를 레지스트 M7로 덮으면서, 메모리 회로 영역 ER1에 노출된 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG를, 건식 에칭에 의해 제거해 감으로써, 원하는 폭으로 이루어지는 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG를 형성한다. 이리하여, 이 제조 방법에서는, 주변 회로 영역 ER3에 원하는 폭으로 이루어지는 더미 로직 게이트 전극 DLG1, DLG2를 형성하면서, 메모리 회로 영역 ER1에 형성되는 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG도 별도 원하는 폭으로 형성할 수 있는 점에서, 미소한 폭을 갖는 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG를 실현할 수 있다.
이와 관련하여, 제2 실시 형태에 의한 반도체 집적 회로 장치(46)의 제조 방법에서는, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DMG를 형성할 때, 측벽 절연막(30)이나, 제1 절연막(15), 제2 절연층(11a), 로직용 더미 전극층(49), 메모리용 더미 전극층이 경계 영역 ER2에 잔존하지 않고, 소자 분리층 IL1의 표면 전체를 외부로 노출시킬 수 있다.
그 후, N형용 또는 P형용으로 패터닝된 레지스트(도시생략)를 사용해서 메모리 회로 영역 ER1이나 주변 회로 영역 ER3에, 이온 주입법 등에 의해 저농도의 N형 불순물 또는 P형 불순물이 주입되고, 도 7에 도시한 바와 같이, 메모리 회로 영역 ER1의 반도체 기판 W 표면에 드레인 영역(6a) 및 소스 영역(6b)이 형성됨과 함께, 주변 회로 영역 ER3의 반도체 기판 W 표면에 불순물 확산 영역(23a, 23b, 23c, 23d)이 형성될 수 있다. 계속해서, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, 예를 들어 SiN 등을 포함하는 층 형상의 절연층(도시생략)을 형성한 후, 당해 절연층을 에치 백한다. 이에 의해, 더미 제1 선택 게이트 구조체 D3 및 더미 제2 선택 게이트 구조체 D4의 측벽에 절연층이 잔존해서 사이드 월(17a, 17b)이 형성됨과 함께, 더미 로직 게이트 구조체 DL1, DL2의 대향하는 측벽에도 절연층이 잔존해서 사이드 월(26, 27)이 형성된다.
그 후, 또한, 이온 주입법 등에 의해 고농도의 N형 불순물이나 P형 불순물을 반도체 기판 W의 필요 개소에 주입해서 메모리 회로 영역 ER1의 드레인 영역(6a)이나 소스 영역(6b), 주변 회로 영역 ER3의 불순물 확산 영역(23a, 23b, 23c, 23d)에 고농도 불순물 영역을 형성하는 공정이나, 드레인 영역(6a), 소스 영역(6b), 및 불순물 확산 영역(23a, 23b, 23c, 23d)에 실리사이드 SC를 형성하는 공정, 더미 메모리 게이트 구조체 D2, 더미 제1 선택 게이트 구조체 D3, 더미 제2 선택 게이트 구조체 D4, 더미 로직 게이트 구조체 DL1, DL2, 및 더미 잔존부 D29 등을 덮도록 층간 절연층 ILD를 형성하는 공정을 순서대로 행한다.
계속해서, CMP 등의 평탄화 처리에 의해, 층간 절연층 ILD의 표면을 연마해서 평탄화해가고, 층간 절연층 ILD의 표면으로부터, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1, DLG2b의 평탄화된 각 선단을 노출시킨다(전극 노출 공정). 계속해서, PMOS 주변 회로 영역 ER5를 레지스트로 덮고, 그 밖의 메모리 회로 영역 ER1이나, 경계 영역 ER2, NMOS 주변 회로 영역 ER4를 외부로 노출시키고, 사불화탄소(CF4) 등을 사용한 건식 에칭에 의해, 층간 절연층 ILD의 표면으로부터 노출되어 있는 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1을 각각 제거한 후, PMOS 주변 회로 영역 ER5의 레지스트를 제거한다.
계속해서, 예를 들어 알루미늄(AL)이나, 티타늄알루미늄(TiAL), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등의 N형 MOS용 금속 재료를 포함하는 메탈 전극층을, 층간 절연층 ILD의 표면에 형성하고, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1이 제거된 각 전극 형성 공간 내에, 메탈 전극층을 매립한 후, CMP 등의 평탄화 처리에 의해, 메탈 전극층의 표면을 연마해가고, 층간 절연층 ILD의 표면에 맞춰서 메탈 전극층의 표면을 평탄화시킨다. 또한, 주변 회로 영역 ER3의 PMOS 주변 회로 영역 ER5에서는, 더미 로직 게이트 전극 DLG2가 제거되지 않고 그대로 형성된 상태에 있는 점에서, 더미 로직 게이트 전극 DLG2 위 및 층간 절연층 ILD 위에 있는 메탈 전극층이, 이 평탄화 처리에 의해 제거된다.
이에 의해, 메모리 회로 영역 ER1에는, 도 7에 도시한 바와 같이, 더미 메모리 게이트 전극 DMG가 형성되어 있던 전극 형성 공간에 메탈 전극층이 매립되어 메탈 메모리 게이트 전극 MG가 형성되고, 더미 제1 선택 게이트 전극 DDG가 형성되어 있던 전극 형성 공간에 메탈 전극층이 매립되어 메탈 제1 선택 게이트 전극 DG가 형성되고, 더미 제2 선택 게이트 전극 DSG가 형성되어 있던 전극 형성 공간에 메탈 전극층이 매립됨으로써 메탈 제2 선택 게이트 전극 SG가 형성될 수 있다. 또한, 이때, 주변 회로 영역 ER3의 NMOS 주변 회로 영역 ER4에는, 하나의 더미 로직 게이트 전극 DLG1이 형성되어 있던 전극 형성 공간에 메탈 전극층이 매립되어, N형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1이 형성된다(메탈 게이트 전극 형성 공정). 이에 의해, 메탈 메모리 게이트 전극 MG와, 메탈 제1 선택 게이트 전극 DG와, 메탈 제2 선택 게이트 전극 SG와, 메탈 로직 게이트 전극 LG1은, 동일층(동일한 메탈 전극층)에 의해 형성될 수 있다.
그 후, 전술한 제1 실시 형태와 마찬가지로 하여, 주변 회로 영역 ER3의 PMOS 주변 회로 영역 ER5에도, 도 7에 도시한 바와 같이 P형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG2가 형성되고, 또한, 도 7에 도시하지 않은 제1 선택 게이트 콘택트나, 제2 선택 게이트 콘택트, 메모리 게이트 콘택트 등의 각종 콘택트 등을 층간 절연층 ILD의 소정 개소에 형성하는 공정 등을 거침으로써 반도체 집적 회로 장치(46)를 제조할 수 있다.
(2-3) 작용 및 효과
이상의 구성에 있어서, 이와 같은 제조 방법에 의해 제조된 메모리 셀(1)이나, 제2 실시 형태에 의한 반도체 집적 회로 장치(46)에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
그리고, 본 발명의 반도체 집적 회로 장치(46)의 제조 방법에서는, 도 8a에 도시한 바와 같이, 패터닝된 하부 메모리 게이트 절연막(10), 전하 축적층 EC, 상부 메모리 게이트 절연막(11), 및 더미 메모리 게이트 전극 DMG가 반도체 기판 W 위에 순서대로 적층 형성된 더미 메모리 게이트 구조체 D2가 메모리 회로 영역 ER1에 설치된 후, 더미 메모리 게이트 구조체 D2의 대향하는 측벽을 따라 측벽 절연막(13a, 13b) 및 절연막(48)을 포함하는 측벽 스페이서(8a, 8b)를 형성한다.
또한, 이 제조 방법에서는, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3에 걸쳐서 형성된 절연막(48) 및 로직용 더미 전극층(49)을, 패터닝된 레지스트 M6a, M6b를 이용하여 패터닝함으로써, 도 8b에 도시한 바와 같이, 반도체 기판 W 위에 로직 게이트 절연막(25a, 25b)을 통해 더미 로직 게이트 전극 DLG1, DLG2가 순서대로 적층된 더미 로직 게이트 구조체 DL1, DL2와, 더미 메모리 게이트 구조체 D2의 하나의 측벽 스페이서(8a)를 따라 배치된 더미 제1 선택 게이트 전극 DDG 및 제1 선택 게이트 절연막(15a)을 포함하는 더미 제1 선택 게이트 구조체 D3과, 더미 메모리 게이트 구조체 D2의 다른 측벽 스페이서(8b)를 따라 배치된 더미 제2 선택 게이트 전극 DSG 및 제2 선택 게이트 절연막(15b)을 포함하는 더미 제2 선택 게이트 구조체 D4를 동일한 제조 공정에 의해 일괄하여 형성할 수 있다.
그리고, 이 제조 방법에서도, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3에 형성된 층간 절연층 ILD를 평탄화 처리에 의해 평탄화해가고, 층간 절연층 ILD로부터 외부로 노출된 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1을 제거한 후, 이들 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1이 형성되어 있던 각 전극 형성 공간에 메탈 전극층을 형성함으로써, 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 메탈 제2 선택 게이트 전극 SG, 및 메탈 로직 게이트 전극 LG1을 동일한 제조 공정에 의해 일괄하여 형성할 수 있다.
이와 같이 하여, 본 발명에 의한 제2 실시 형태에 의한 제조 방법에서도, 예를 들어 N형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1을 반도체 기판 W에 형성하는 일련의 제조 공정에 있어서, 당해 메탈 로직 게이트 전극 LG1과 동일한 금속 재료를 포함하는 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG를 메탈 로직 게이트 전극 LG1과 동시에 형성할 수 있다.
(3) 제3 실시 형태
(3-1) 제3 실시 형태에 의한 메모리 셀의 구성
도 1과의 대응 부분에 동일 부호를 붙여 나타내는 도 9에 있어서, 51은 제3 실시 형태에 의한 메모리 셀을 나타내고, 이 메모리 셀(51)은, 메모리 게이트 구조체(52)의 메탈 메모리 게이트 전극 MG 내에 메모리 게이트 측벽 절연막(57a, 57b)이 설치되고, 제1 선택 게이트 구조체(53)의 메탈 제1 선택 게이트 전극 DG 내에 대향 측벽 절연막(56a)이 형성되며, 또한 제2 선택 게이트 구조체(54)의 메탈 제2 선택 게이트 전극 SG 내에 대향 측벽 절연막(56b)이 형성되어 있는 점에서, 전술한 제1 실시 형태에 의한 메모리 셀(1)과 상이하다. 또한, 여기에서는, 전술한 제1 실시 형태에 의한 메모리 셀(1)과의 중복 부분에 대한 설명은 생략하고, 이하, 메모리 게이트 측벽 절연막(57a, 57b) 및 대향 측벽 절연막(56a, 56b)의 구성에 착안하여 설명한다.
이 경우, 메모리 게이트 구조체(2)의 메탈 메모리 게이트 전극 MG 내에는, 하나의 측벽 절연막(13a)을 따라 벽 형상으로 이루어지는 하나의 메모리 게이트 측벽 절연막(57a)이 형성되고, 다른 측벽 절연막(13b)을 따라 벽 형상으로 이루어지는 다른 메모리 게이트 측벽 절연막(57b)이 형성되어 있다. 메모리 게이트 측벽 절연막(57a, 57b)은, 상부 메모리 게이트 절연막(11)과 동일한 절연 재료(예를 들어, High-k)에 의해 형성되어 있으며, 당해 상부 메모리 게이트 절연막(11)의 말단에 일체 형성되어 전하 축적층 EC 위에 세워 설치하도록 형성되어 있다. 이에 의해 메모리 게이트 구조체(52)에는, 메모리 게이트 측벽 절연막(57a, 57b) 및 상부 메모리 게이트 절연막(11)으로 둘러싸인 오목 영역에 메탈 메모리 게이트 전극 MG가 형성될 수 있다.
또한, 제1 선택 게이트 구조체(53)의 메탈 제1 선택 게이트 전극 DG 내에는, 제1 선택 게이트 측벽 절연막(16a)에 대해서 대향 배치하도록 사이드 월(17a)을 따라 형성된 벽 형상으로 이루어지는 대향 측벽 절연막(56a)이 설치되어 있다. 실질적으로, 이 대향 측벽 절연막(56a)은, 제1 선택 게이트 절연막(15a)과 동일한 절연 재료(예를 들어, High-k)에 의해 형성되어 있으며, 당해 제1 선택 게이트 절연막(15a)의 말단에 일체 형성되어 반도체 기판 W 위에 세워 설치되어 있다. 이에 의해 제1 선택 게이트 구조체(53)에는, 제1 선택 게이트 측벽 절연막(16a), 제1 선택 게이트 절연막(15a) 및 대향 측벽 절연막(56a)으로 둘러싸인 오목 영역에 메탈 제1 선택 게이트 전극 DG가 형성될 수 있다.
제2 선택 게이트 구조체(54)의 메탈 제2 선택 게이트 전극 SG 내에는, 제2 선택 게이트 측벽 절연막(16b)에 대해서 대향 배치하도록 사이드 월(17b)을 따라 형성된 벽 형상으로 이루어지는 대향 측벽 절연막(56b)이 설치되어 있다. 이 대향 측벽 절연막(56b)도, 제2 선택 게이트 절연막(15b)과 동일한 절연 재료(예를 들어, High-k)에 의해 형성되어 있으며, 당해 제2 선택 게이트 절연막(15b)의 말단에 일체 형성되어 반도체 기판 W 위에 세워 설치되어 있다. 이에 의해 제2 선택 게이트 구조체(54)에는, 제2 선택 게이트 측벽 절연막(16b), 제2 선택 게이트 절연막(15b) 및 대향 측벽 절연막(56b)으로 둘러싸인 오목 영역에 메탈 제2 선택 게이트 전극 SG가 형성될 수 있다.
이와 같은 구성을 갖는 메모리 셀(51)에서도, 동일한 반도체 기판 W 위에 형성되는 주변 회로의 메탈 로직 게이트 전극(도시생략)과 동일한 금속 재료를 사용하여, 메탈 메모리 게이트 전극 MG와, 메탈 제1 선택 게이트 전극 DG와, 메탈 제2 선택 게이트 전극 SG를 형성하고 있는 점에서, 주변 회로의 메탈 로직 게이트 전극을 반도체 기판 W에 형성할 때, 이들 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG도 반도체 기판 W에 형성할 수 있다. 또한, 메모리 셀(51)은, 메탈 메모리 게이트 전극 MG와, 메탈 제1 선택 게이트 전극 DG와, 메탈 제2 선택 게이트 전극 SG가 소정의 금속 재료에 의해 형성되어 있음으로써, 이들 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG 내에 공핍화층이 형성되어버리는 것도 방지할 수 있다.
또한, 이 메모리 셀(51)에서도, 메탈 제1 선택 게이트 전극 DG의 선단 평탄면(3a)과, 메탈 제2 선택 게이트 전극 SG의 선단 평탄면(4a)과, 메탈 메모리 게이트 전극 MG의 선단 평탄면(2a)이 제조 과정에 있어서 동일한 평탄화 처리에 의해 평탄화되어 있는 점에서, 메모리 게이트 구조체(52), 제1 선택 게이트 구조체(53) 및 제2 선택 게이트 구조체(54)의 높이를 정렬시킬 수 있고, 메탈 메모리 게이트 전극 MG가 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG로부터 돌출되는 일이 없는 만큼, 전체적으로 소형화를 도모할 수 있다.
또한, 제3 실시 형태에 의한 메모리 셀(51)로의 데이터의 기입 동작이나, 데이터의 기입 방지 동작에 대해서는, 전술한 「(1-2) 데이터의 기입 방법」과 동일하며, 또한, 메모리 셀(51)의 데이터의 판독 동작이나 데이터의 소거 동작에 대해서도, 전술한 「(1-3) 그 밖의 동작」과 동일하기 때문에, 여기서는 그 설명은 생략한다.
(3-2) 제3 실시 형태에 의한 반도체 집적 회로 장치의 구성
다음으로, 전술한 메모리 셀(51)을 갖는 반도체 집적 회로 장치의 구성에 대하여 설명한다. 도 2와의 대응 부분에 동일 부호를 붙여 나타내는 도 10의 60은, 제3 실시 형태에 의한 반도체 집적 회로 장치를 나타내고, 전술한 제1 실시 형태에 의한 반도체 집적 회로 장치(20)는, 메모리 회로 영역 ER1에 메모리 게이트 측벽 절연막(57a, 57b) 및 대향 측벽 절연막(56a, 56b)이 형성되고, 경계 영역 ER2에 단면 오목 형상의 절연막(63, 64)이 형성되며, 또한 주변 회로 영역 ER3에 측벽 절연막(73a, 73b, 74a, 74b)이 형성되어 있는 점에서 상이하다. 또한, 메모리 회로 영역 ER1에 형성되어 있는 메모리 셀(51)에 대해서는, 도 9에 의해 설명하고 있기 때문에, 여기서는, 메모리 회로 영역 ER1의 설명에 대해서는 생략하고, 경계 영역 ER2와 주변 회로 영역 ER3에 대하여 이하 설명한다.
이 경우, 주변 회로 영역 ER3에는, N형의 MOS 트랜지스터 구조의 주변 회로 L3이 NMOS 주변 회로 영역 ER4에 설치되고, P형의 MOS 트랜지스터 구조의 주변 회로 L4가 PMOS 주변 회로 영역 ER5에 설치되어 있다. NMOS 주변 회로 영역 ER4에는, 로직 게이트 절연막(25a) 위에 메탈 로직 게이트 전극 LG1을 갖는 로직 게이트 구조체(21a)가, 불순물 확산 영역(23a, 23b) 간의 반도체 기판 W 표면에 형성되어 있다. 또한, 하나의 불순물 확산 영역(23a) 위에 형성된 사이드 월(26)과, 로직 게이트 구조체(21a)의 사이에는, 로직 게이트 절연막(25a)과 동일한 절연 재료(예를 들어, High-k)로 형성되고, 또한 로직 게이트 절연막(25a)의 한쪽의 말단으로부터 반도체 기판 W 위에 세워 설치한 벽 형상의 측벽 절연막(73a)이 형성되어 있다. 또한, 다른 불순물 확산 영역(23a) 위에 형성된 사이드 월(26)과, 로직 게이트 구조체(21a)의 사이에는, 로직 게이트 절연막(25a)과 동일한 절연 재료로 형성되고, 또한 로직 게이트 절연막(25a)의 다른 쪽 말단으로부터 반도체 기판 W 위에 세워 설치한 벽 형상의 측벽 절연막(73b)이 형성되어 있다. 주변 회로 L3에는, 측벽 절연막(73a, 73b) 및 로직 게이트 절연막(25a)으로 둘러싸인 단면 오목 형상의 전극 형성 공간에, N형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1이 형성될 수 있다.
PMOS 주변 회로 영역 ER5에는, 로직 게이트 절연막(25b) 위에 메탈 로직 게이트 전극 LG2를 갖는 로직 게이트 구조체(21b)가, 불순물 확산 영역(23c, 23d) 간의 반도체 기판 W 표면에 형성되어 있다. 또한, 하나의 불순물 확산 영역(23c) 위에 형성된 사이드 월(27)과, 로직 게이트 구조체(21b)의 사이에는, 로직 게이트 절연막(25b)과 동일한 절연 재료(예를 들어, High-k)로 형성되고, 또한 로직 게이트 절연막(25b)의 한쪽의 말단으로부터 반도체 기판 W 위에 세워 설치한 벽 형상의 측벽 절연막(74a)이 형성되어 있다. 또한, 다른 불순물 확산 영역(23d) 위에 형성된 사이드 월(27)과, 로직 게이트 구조체(21b)의 사이에는, 로직 게이트 절연막(25b)과 동일한 절연 재료로 형성되고, 또한 로직 게이트 절연막(25b)의 다른 쪽의 말단으로부터 반도체 기판 W 위에 세워 설치한 벽 형상의 측벽 절연막(74b)이 형성되어 있다. 주변 회로 L4에는, 측벽 절연막(74a, 74b) 및 로직 게이트 절연막(25b)으로 둘러싸인 단면 오목 형상의 전극 형성 공간에, P형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG2가 형성될 수 있다.
한편, 경계 영역 ER2에 형성된 잔존부(61)에는, 잔존 절연막(30)과, 하나의 사이드 월(34a) 사이의 소자 분리층 IL1 위에 단면 오목 형상으로 이루어지는 절연막(63)이 형성되어 있으며, 예를 들어 메탈 게이트 메모리 전극 MG 등과 동일한 N형 MOS용 금속 재료를 포함하는 잔존 메탈층 MS1이 당해 절연막(63)으로 둘러싸인 전극 형성 공간에 형성되어 있다. 또한, 이 잔존부(61)에는, 잔존 절연막(30)과, 다른 사이드 월(34b) 사이의 소자 분리층 IL1 위에 단면 오목 형상으로 이루어지는 절연막(64)이 형성되어 있으며, 예를 들어 메탈 게이트 메모리 전극 MG 등과 동일한 N형 MOS용 금속 재료를 포함하는 잔존 메탈층 MS2가 당해 절연막(64)으로 둘러싸인 전극 형성 공간에 형성되어 있다.
(3-3) 제3 실시 형태에 의한 반도체 집적 회로 장치의 제조 방법
이상과 같은 구성을 갖는 반도체 집적 회로 장치(60)는, 하기와 같은 제조 공정에 따라서 제조됨으로써, 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1, LG2 중, 예를 들어 N형 MOS용 금속 재료에 의해 형성된 메탈 로직 게이트 전극 LG1을 반도체 기판 W에 형성하는 일련의 제조 공정에 있어서, 당해 메탈 로직 게이트 전극 LG1과 동일한 금속 재료에 의해 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG를, 메탈 로직 게이트 전극 LG1과 동시에 형성할 수 있다.
우선 처음에, 도 3a에 도시한 바와 같이, 예를 들어 Si를 포함하는 반도체 기판 W 표면의 소정 위치에, STI법 등에 의해 SiO2 등의 절연 재료를 포함하는 복수의 소자 분리층 IL1, IL2, IL3을 소정 간격으로 형성한다. 또한, 주변 회로 영역 ER3에는, 반도체 기판 W의 임계값 전압을 조정하기 위해서, 예를 들어 이온 주입법에 의해, 소자 분리층 IL1, IL2 사이의 NMOS 주변 회로 영역 ER4의 반도체 기판 W에 P형 불순물이 주입되고, 한편, 소자 분리층 IL2, IL3 사이의 PMOS 주변 회로 영역 ER5의 반도체 기판 W에 N형 불순물이 주입될 수 있다.
계속해서, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하고, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3 사이의 경계 영역 ER2에 형성한 소자 분리층 IL1의 일부 영역으로부터, 주변 회로 영역 ER3의 반도체 기판 W까지를 레지스트 M1에 의해 덮고, 메탈 메모리 게이트 전극 MG(도 10)가 형성되는 형성 예정 영역(메모리 게이트 전극 형성 예정 영역)의 반도체 기판 W의 임계값 전압을 조정하기 위해서, 이온 주입법 등에 의해 B(붕소)나 P(인), As(비소) 등의 불순물을 메모리 회로 영역 ER1의 반도체 기판 W에 주입한다.
계속해서, 레지스트 M1을 제거한 후, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, 층 형상의 SiO2 등을 포함하는 하부 메모리 게이트 절연막, 및 SiN 등을 포함하는 전하 축적층을 순서대로 적층 형성한 후, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하고, 도 3a와의 대응 부분에 동일 부호를 붙여 나타내는 도 3b와 같이, 메모리 회로 영역 ER1로부터 경계 영역 ER2의 일부 영역까지를 레지스트 M2로 덮고, 당해 레지스트 M2로부터 노출된 경계 영역 ER2 및 주변 회로 영역 ER3의 하부 메모리 게이트 절연막 및 전하 축적층을 제거한다. 이에 의해, 메모리 회로 영역 ER1로부터 경계 영역 ER2의 일부 영역에만 층 형상의 하부 메모리 게이트 절연막(10a) 및 전하 축적층 ECa를 형성한다.
계속해서, 레지스트 M2를 제거한 후, 도 3b와의 대응 부분에 동일 부호를 붙여 나타내는 도 11a와 같이, 메모리 회로 영역 ER1의 전하 축적층 ECa로부터 경계 영역 ER2의 소자 분리층 IL1을 통해 주변 회로 영역 ER3의 반도체 기판 W에 걸쳐서, 폴리실리콘 등을 포함하는 층 형상의 로직용 더미 전극층(77)을 형성한다(제1 더미 전극층 형성 공정). 계속해서, 로직용 더미 전극층(77) 위에 층 형상의 하드 마스크층을 형성한 후, 포토리소그래피 기술을 이용하여 패터닝된 레지스트 M3a, M3b에 의해 당해 하드 마스크층을 패터닝한다. 이 경우, 레지스트 M3a는, 메모리 회로 영역 ER1의 메모리 게이트 전극 형성 예정 영역에 형성되고, 다른 레지스트 M3b는, 주변 회로 영역 ER3의 전체면을 덮도록 형성될 수 있다. 그리고, 레지스트 M3a, M3b로부터 노출된 하드 마스크층이 제거됨으로써, 메모리 회로 영역 ER1에 있어서의 메모리 게이트 전극 형성 예정 영역에 하드 마스크층 HM1a를 잔존시킴과 함께, 주변 회로 영역 ER3의 전체면에도 하드 마스크층 HM1b를 잔존시킨다.
계속해서, 레지스트 M3a, M3b를 제거한 후, 하드 마스크층 HM1a, HM1b를 마스크로 하여, 메모리 회로 영역 ER1 및 경계 영역 ER2의 로직용 더미 전극층(77), 전하 축적층 ECa, 및 하부 메모리 게이트 절연막(10a)을 순서대로 제거해가고, 도 11a와의 대응 부분에 동일 부호를 붙여 나타내는 도 11b와 같이, 메모리 회로 영역 ER1의 메모리 게이트 전극 형성 예정 영역에, 하부 메모리 게이트 절연막(10), 전하 축적층 EC, 및 더미 메모리 게이트 전극 DMG가 순서대로 적층 형성된 더미 메모리 게이트 구조체 D22를 형성한다. 또한, 이때, 주변 회로 영역 ER3에는, 하드 마스크층 HM1b에 의해, 로직용 더미 전극층(77)을 그대로 잔존시킨다(더미 메모리 게이트 구조체 형성 공정). 이와 같이, 이 실시 형태에 있어서는, 후의 제조 공정에 있어서 후술하는 더미 로직 게이트 전극 DLG1, DLG2(도 12c)를 형성하기 위해 설치한 로직용 더미 전극층(77)을 유용하여, 메모리 회로 영역 ER1에 더미 메모리 게이트 전극 DMG도 형성할 수 있도록 이루어져 있다.
계속해서, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, SiO2 등을 포함하는 층 형상의 절연막(도시생략)을 형성한 후, 에치 백함으로써, 메모리 회로 영역 ER1의 더미 메모리 게이트 구조체 D22의 대향하는 측벽을 따라 사이드 월 형상의 측벽 절연막(13a, 13b)을 형성한다(측벽 절연막 형성 공정). 또한, 이때, 경계 영역 ER2에 배치되어 있는 로직용 더미 전극층(77)의 측벽에도 절연막이 잔존하고, 사이드 월 형상의 잔존 측벽 절연막(30)이 형성될 수 있다.
계속해서, 후의 제조 공정에서 형성되는 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG(도 10)의 형성 예정 영역(선택 게이트 전극 형성 예정 영역)의 반도체 기판 W의 임계값 전압을 조정하기 위해서, 하드 마스크층 HM1a, HM1b나 측벽 절연막(13a, 13b, 30)으로 덮여 있지 않은 메모리 회로 영역 ER1의 반도체 기판 W에, 이온 주입법 등에 의해 B(붕소)나 P(인), As(비소) 등의 불순물을 주입한다.
계속해서, 도 11b와의 대응 부분에 동일 부호를 붙여 나타내는 도 11c와 같이, 메모리 회로 영역 ER1, 경계 영역 ER2, 및 주변 회로 영역 ER3에 걸쳐서, 예를 들어 폴리실리콘 등을 포함하는 층 형상의 메모리용 더미 전극층(78)을 형성한다. 계속해서, 도 11c와의 대응 부분에 동일 부호를 붙여 나타내는 도 12a와 같이, 포토리소그래피 기술을 이용하여 패터닝된 레지스트 M4에 의해, 메모리 회로 영역 ER1과, 경계 영역 ER2의 일부 영역을 덮고, 레지스트 M4로 덮여 있지 않은 주변 회로 영역 ER3과 경계 영역 ER2의 다른 일부 영역에 형성된 메모리용 더미 전극층(78)을 제거한다. 이에 의해, 레지스트 M4에 의해 덮인 메모리 회로 영역 ER1과, 경계 영역 ER2의 일부 영역에 걸쳐 층 형상의 메모리용 더미 전극층(78)을 잔존시킨다(제2 더미 전극층 형성 공정).
계속해서, 레지스트 M4를 제거한 후, 새로운 층 형상의 레지스트를 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서 형성한다. 계속해서, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하고, 도 12a와의 대응 부분에 동일 부호를 붙여 나타내는 도 12b와 같이, 주변 회로 영역 ER3에 있어서 후의 제조 공정에서 형성되는 메탈 로직 게이트 전극 LG1, LG2(도 10)의 형성 예정 영역(로직 게이트 전극 형성 예정 영역)을 덮은 레지스트 M5a, M5b를 형성하고, 당해 레지스트 M5a, M5b를 이용하여, 주변 회로 영역 ER3 및 경계 영역 ER2에 있는 하드 마스크층 HM1b(도 12a)를 패터닝함으로써, 로직 게이트 전극 형성 예정 영역을 덮는 하드 마스크층 HM1d, HM1e를 형성한다.
계속해서, 레지스트 M5a, M5b를 제거한 후, 잔존한 하드 마스크층 HM1d, HM1e를 마스크로서 사용하고, 메모리 회로 영역 ER1 및 경계 영역 ER2의 메모리용 더미 전극층(78)과, 경계 영역 ER2 및 주변 회로 영역 ER3의 로직용 더미 전극층(77)을 에치 백한다. 이에 의해, 도 12b와의 대응 부분에 동일 부호를 붙여 나타내는 도 12c와 같이, 메모리 회로 영역 ER1에는, 더미 메모리 게이트 구조체 D22의 하나의 측벽에 있는 측벽 스페이서(8a)를 따라 메모리용 더미 전극층(78)이 사이드 월 형상으로 잔존해서 더미 제1 선택 게이트 전극 DDG가 반도체 기판 W 위에 형성됨과 함께, 더미 메모리 게이트 구조체 D22의 다른 측벽에 있는 측벽 스페이서(8b)를 따라 메모리용 더미 전극층(78)이 사이드 월 형상으로 잔존해서 더미 제2 선택 게이트 전극 SDG가 반도체 기판 W 위에 형성된다. 이것에 추가하여, 이때, 주변 회로 영역 ER3에는, 하드 마스크층 HM1d, HM1e에 의해 로직 게이트 전극 형성 예정 영역에 로직용 더미 전극층(77)이 잔존해서 더미 로직 게이트 전극 DGL1, DGL2가 형성된다(더미 게이트 전극 형성 공정).
여기서, 더미 게이트 전극 형성 공정에서 형성되는 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG는, 전술한 제2 더미 전극층 형성 공정에서 형성되는 메모리용 더미 전극층(78)의 막 두께를 조정함으로써 원하는 폭으로 형성할 수 있다.
이와 관련하여, 이때, 경계 영역 ER2에서는, 하드 마스크층 HM1d, HM1e를 형성할 때, 메모리용 더미 전극층(78)으로 덮인 영역에 하드 마스크층 HM1c가 잔존한다(도 12b). 경계 영역 ER2에는, 하드 마스크층 HM1c 외에, 잔존 측벽 절연막(30)의 주변에 로직용 더미 전극층(77)이나, 메모리용 더미 전극층(78)이 잔존해서 더미 잔존부 D61이 형성될 수 있다. 실질적으로, 경계 영역 ER2에는, 벽 형상의 잔존 측벽 절연막(30)의 일면으로부터 소자 분리층 IL1 위를 따라 메모리용 더미 전극층(78)이 사이드 월 형상으로 잔존해서 메모리용 더미 전극 잔존부(39b)가 형성될 수 있다. 또한, 경계 영역 ER2에는, 잔존 측벽 절연막(30)의 다른 면과 인접하고, 또한 하드 마스크층 HM1c로 덮인 영역에 로직용 더미 전극층(77)이 잔존하고, 로직용 더미 전극 잔존부(39a)가 소자 분리층 IL1 위에 형성될 수 있다.
계속해서, 도 12c와의 대응 부분에 동일 부호를 붙여 나타내는 도 13a와 같이, N형용 또는 P형용으로 패터닝된 레지스트(도시생략)를 사용해서 메모리 회로 영역 ER1이나 주변 회로 영역 ER3에, 이온 주입법 등에 의해 저농도의 N형 불순물 또는 P형 불순물이 주입되고, 메모리 회로 영역 ER1의 반도체 기판 W 표면에 드레인 영역(6a) 및 소스 영역(6b)이 형성됨과 함께, 주변 회로 영역 ER3의 반도체 기판 W 표면에 불순물 확산 영역(23a, 23b, 23c, 23d)이 형성될 수 있다. 계속해서, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, 예를 들어 SiN 등을 포함하는 층 형상의 절연층(도시생략)을 형성한 후, 당해 절연층을 에치 백한다. 이에 의해, 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG의 측벽에 절연층이 잔존해서 사이드 월(17a, 17b)이 형성됨과 함께, 더미 로직 게이트 전극 DLG1, DLG2의 대향하는 측벽에도 절연층이 잔존해서 사이드 월(26, 27)이 형성된다. 또한, 이때, 경계 영역 ER2의 더미 잔존부 D61에도, 로직용 더미 전극 잔존부(39a) 및 메모리용 더미 전극 잔존부(39b) 주변에 절연층이 잔존해서 사이드 월(34)이 형성된다.
그 후, 전술한 공정에 추가하여, 이온 주입법 등에 의해 고농도의 N형 불순물이나 P형 불순물을 반도체 기판 W의 필요 개소에 주입해서 메모리 회로 영역 ER1의 드레인 영역(6a)이나 소스 영역(6b), 주변 회로 영역 ER3의 불순물 확산 영역(23a, 23b, 23c, 23d)에 고농도 불순물 영역을 형성하는 공정이나, 드레인 영역(6a), 소스 영역(6b) 및 불순물 확산 영역(23a, 23b, 23c, 23d)에 실리사이드 SC를 형성하는 공정, 더미 메모리 게이트 구조체 D22, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, DLG2, 및 더미 잔존부 D61 등을 덮도록 층간 절연층 ILD를 형성하는 공정을 순서대로 행한다.
계속해서, CMP 등의 평탄화 처리에 의해, 층간 절연층 ILD의 표면을 연마해서 평탄화해가고, 또한 층간 절연층 ILD의 선단으로부터 외부로 노출된, 하드 마스크층 HM1a, HM1c, HM1d, HM1e나, 더미 메모리 게이트 구조체 D22, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, DLG2, 더미 잔존부 D61의 각 표면도 연마해서 평탄화해 간다. 이와 같이 하여, 도 13a와의 대응 부분에 동일 부호를 붙여 나타내는 도 13b와 같이, 평탄화된 층간 절연층 ILD의 표면으로부터, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, DLG2, 로직용 더미 전극 잔존부(39a), 및 메모리용 더미 전극 잔존부(39b)의 평탄화된 각 선단을 노출시킨다(전극 노출 공정).
계속해서, PMOS 주변 회로 영역 ER5를 레지스트로 덮고, 그 밖의 메모리 회로 영역 ER1이나, 경계 영역 ER2, NMOS 주변 회로 영역 ER4를 외부로 노출시키고, 사불화탄소(CF4) 등을 사용한 건식 에칭에 의해, 층간 절연층 ILD의 표면으로부터 노출되어 있는 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, 로직용 더미 전극 잔존부(39a), 및 메모리용 더미 전극 잔존부(39b)를 각각 제거한 후, PMOS 주변 회로 영역 ER5의 레지스트를 제거한다. 계속해서, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3에 걸쳐서, 하부 메모리 게이트 절연막(10)과는 다른 절연 재료(예를 들어 High-k)로 층 형상의 절연막을 형성하고, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, 로직용 더미 전극 잔존부(39a), 및 메모리용 더미 전극 잔존부(39b)를 제거한 각 공간 내에도 층 형상의 절연막을 형성한다.
이에 의해, 도 10에 도시한 바와 같이, 메모리 회로 영역 ER1에는, 절연막에 의해, 측벽 절연막(13a, 13b) 간의 전하 축적층 EC 위에 상부 메모리 게이트 절연막(11)이 형성됨과 함께, 측벽 절연막(13a, 13b)을 따라 벽 형상의 메모리 게이트 측벽 절연막(57a, 57b)이 형성된다. 또한, 이때, 메모리 회로 영역 ER1에는, 절연막에 의해, 측벽 절연막(13a)과 사이드 월(17a) 사이의 반도체 기판 W 위에 제1 선택 게이트 절연막(15a)이 형성됨과 함께, 측벽 절연막(13a)을 따라 벽 형상의 제1 선택 게이트 측벽 절연막(16a)이 형성되고, 또한 사이드 월(17a)을 따라 벽 형상의 대향 측벽 절연막(56a)이 형성된다. 이에 의해, 메모리 회로 영역 ER1에는, 측벽 절연막(13a) 및 제1 선택 게이트 측벽 절연막(16a)을 포함하는 하나의 측벽 스페이서(8a)가 형성된다.
또한, 이때, 메모리 회로 영역 ER1에는, 절연막에 의해, 측벽 절연막(13b)과 사이드 월(17b) 사이의 반도체 기판 W 위에 제2 선택 게이트 절연막(15b)이 형성됨과 함께, 측벽 절연막(13b)을 따라 벽 형상의 제2 선택 게이트 측벽 절연막(16b)이 형성되고, 또한 사이드 월(17b)을 따라 벽 형상의 대향 측벽 절연막(56b)이 형성된다. 이에 의해, 메모리 회로 영역 ER1에는, 측벽 절연막(13b) 및 제2 선택 게이트 측벽 절연막(16b)을 포함하는 다른 측벽 스페이서(8b)가 형성된다. 한편, 주변 회로 영역 ER3의 NMOS 주변 회로 영역 ER4에는, 절연막에 의해, 대향하는 사이드 월(26) 사이의 반도체 기판 W 위에 로직 게이트 절연막(25a)이 형성되고, 각 사이드 월(26)을 따라 벽 형상의 측벽 절연막(73a, 73b)이 형성될 수 있다. 이와 관련하여, 경계 영역 ER2에는, 하나의 사이드 월(34a)과 잔존 절연막(30) 사이의 소자 분리층 IL1 위에 단면이 오목 형상으로 이루어지는 절연막(63)이 형성됨과 함께, 다른 사이드 월(34b)과 잔존 절연막(30) 사이의 소자 분리층 IL1 위에 단면이 오목 형상으로 이루어지는 절연막(64)이 형성된다.
계속해서, 예를 들어 알루미늄(AL)이나, 티타늄알루미늄(TiAL), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등의 N형 MOS용 금속 재료를 포함하는 메탈 전극층을, 층간 절연층 ILD의 표면에 형성하고, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, 로직용 더미 전극 잔존부(39a), 및 메모리용 더미 전극 잔존부(39b)가 제거되고, 또한 층 형상의 절연 재료로 둘러싸인 각 전극 형성 공간 내에, 메탈 전극층을 매립한 후, CMP 등의 평탄화 처리에 의해, 메탈 전극층 및 절연막을 연마해가고, 층간 절연층 ILD의 표면에 맞춰서 메탈 전극층 및 절연막의 표면을 평탄화시킨다. 이와 관련하여, 주변 회로 영역 ER3의 PMOS 주변 회로 영역 ER5에서는, 더미 로직 게이트 전극 DLG2가 제거되지 않고 형성된 상태 그대로인 점에, 더미 로직 게이트 전극 DLG2 위 및 층간 절연층 ILD 위에 있는 메탈 전극층 및 절연막이, 이 평탄화 처리에 의해 제거된다.
이에 의해, 메모리 회로 영역 ER1에는, 도 10에 도시한 바와 같이, 더미 메모리 게이트 전극 DMG가 형성되어 있던 공간 내에서, 상부 메모리 게이트 절연막(11) 및 메모리 게이트 측벽 절연막(57a, 57b)으로 둘러싸인 전극 형성 공간 내에 메탈 전극층이 매립되어 메탈 메모리 게이트 전극 MG가 형성된다. 이리하여, 메모리 회로 영역 ER1에는, 하부 메모리 게이트 절연막(10), 전하 축적층 EC, 상부 메모리 게이트 절연막(11), 및 메탈 메모리 게이트 전극 MG의 순으로 반도체 기판 W 위에 적층 형성된 메모리 게이트 구조체(52)가 형성된다.
또한, 이때, 메모리 회로 영역 ER1에는, 더미 제1 선택 게이트 전극 DDG가 형성되어 있던 공간 내에서, 제1 선택 게이트 절연막(15a), 제1 선택 게이트 측벽 절연막(16a) 및 대향 측벽 절연막(56a)으로 둘러싸인 전극 형성 공간 내에 메탈 전극층이 매립되어 메탈 제1 선택 게이트 전극 DG가 형성된다. 이에 의해 메모리 회로 영역 ER1에는, 제1 선택 게이트 절연막(15a) 위에 메탈 제1 선택 게이트 전극 DG가 설치된 제1 선택 게이트 구조체(53)가 형성된다. 또한, 이때, 메모리 회로 영역 ER1에는, 더미 제2 선택 게이트 전극 DSG가 형성되어 있던 공간 내에서, 제2 선택 게이트 절연막(15b), 제2 선택 게이트 측벽 절연막(16b) 및 대향 측벽 절연막 (56b)으로 둘러싸인 전극 형성 공간 내에 메탈 전극층이 매립되어 메탈 제2 선택 게이트 전극 SG가 형성된다. 이에 의해 메모리 회로 영역 ER1에는, 제2 선택 게이트 절연막(15b) 위에 메탈 제2 선택 게이트 전극 SG가 설치된 제2 선택 게이트 구조체(54)가 형성된다.
한편, 주변 회로 영역 ER3의 NMOS 주변 회로 영역 ER4에는, 더미 로직 게이트 전극 DLG1이 형성되어 있던 공간 내에서, 로직 게이트 절연막(25a) 및 측벽 절연막(73a, 73b)으로 둘러싸인 전극 형성 공간 내에 메탈 전극층이 매립되어 메탈 로직 게이트 전극 LG1이 형성된다. 이에 의해 NMOS 주변 회로 영역 ER4에는, 로직 게이트 절연막(25a) 위에 메탈 로직 게이트 전극 LG1이 설치된 로직 게이트 구조체(21a)가 형성된다(메탈 게이트 전극 형성 공정). 이리하여, 메탈 메모리 게이트 전극 MG와, 메탈 제1 선택 게이트 전극 DG와, 메탈 제2 선택 게이트 전극 SG와, 메탈 로직 게이트 전극 LG1은, 동일층(동일한 메탈 전극층)에 의해 형성될 수 있다. 또한, 이때, 경계 영역 ER2에도, 단면이 오목 형상으로 이루어지는 절연막(63, 64)으로 둘러싸인 전극 형성 공간에 각각 메탈 전극층이 매립되어 잔존 메탈층 MS1, MS2가 형성되고, 이에 의해 소자 분리층 IL1 위에 잔존부(61)가 형성된다.
계속해서, 메모리 회로 영역 ER1이나, 경계 영역 ER2, NMOS 주변 회로 영역 ER4를 레지스트로 덮고, PMOS 주변 회로 영역 ER5를 외부로 노출시키고, 사불화탄소(CF4) 등을 사용한 건식 에칭에 의해, 층간 절연층 ILD의 표면으로부터 노출되어 있는 더미 로직 게이트 전극 DLG2를 제거한 후, 당해 레지스트를 제거한다. 계속해서, 하부 메모리 게이트 절연막(10)의 절연 재료 이외의 절연 재료(예를 들어 High-k)를 포함하는 층 형상의 절연막을 형성하고, 더미 로직 게이트 전극 DLG2를 제거한 공간 내에도 층 형상의 절연막을 형성한다.
이에 의해, 도 10에 도시한 바와 같이, PMOS 주변 회로 영역 ER5에는, 대향하는 사이드 월(27) 사이의 반도체 기판 W 위에 로직 게이트 절연막(25a)이 형성되고, 각 사이드 월(26)을 따라 벽 형상의 측벽 절연막(73a, 73b)이 형성될 수 있다. 계속해서, 예를 들어 알루미늄(AL)이나 질화티타늄(TiN) 등의 P형 MOS용 금속 재료를 포함하는 메탈 전극층을, 층간 절연층 ILD의 표면에 형성하고, 더미 로직 게이트 전극 DLG2가 제거된 공간 내에서, 로직 게이트 절연막(25a) 및 측벽 절연막(73a, 73b)으로 둘러싸인 전극 형성 공간 내에 메탈 전극층을 매립한 후, CMP 등의 평탄화 처리에 의해, P형 MOS용 메탈 전극층 및 절연막을 연마해가고, 층간 절연층 ILD의 표면에 맞춰서 메탈 전극층 및 절연막의 표면을 평탄화시킨다.
이에 의해 PMOS 주변 회로 영역 ER5에는, 로직 게이트 절연막(25a) 및 측벽 절연막(73a, 73b)으로 둘러싸인 전극 형성 공간 내에 메탈 로직 게이트 전극 LG2가 형성되고, 로직 게이트 절연막(25b) 위에 P형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG2가 설치된 로직 게이트 구조체(21b)가 형성된다. 그 후, 도 10에 도시하지 않은 제1 선택 게이트 콘택트나, 제2 선택 게이트 콘택트, 메모리 게이트 콘택트 등의 각종 콘택트 등을 층간 절연층 ILD의 소정 개소에 형성하는 공정 등을 거침으로써 반도체 집적 회로 장치(60)를 제조할 수 있다.
(3-4) 작용 및 효과
이상의 구성에 있어서, 이와 같은 제조 방법에 의해 제조된 메모리 셀(51)이나, 제3 실시 형태에 의한 반도체 집적 회로 장치(60)에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 본 발명의 반도체 집적 회로 장치(46)의 제조 방법에서는, 도 11a 및 도 11b에 도시한 바와 같이, 패터닝된 레지스트 M3a를 이용하여, 메모리 회로 영역 ER1의 로직용 더미 전극층(77), 전하 축적층 ECa 및 하부 메모리 게이트 절연막(10a)을 패터닝함으로써, 패터닝된 하부 메모리 게이트 절연막(10), 전하 축적층 EC 및 더미 메모리 게이트 전극 DMG가 순서대로 적층 형성된 더미 메모리 게이트 구조체 D22를 메모리 회로 영역 ER1에 형성하면서, 레지스트 M3b에 의해, 주변 회로 영역 ER3에 로직용 더미 전극층(77)을 그대로 잔존시킨 후, 메모리 회로 영역 ER1의 더미 메모리 게이트 구조체 D22의 대향하는 측벽을 따라 측벽 절연막(13a, 13b)을 형성한다.
또한, 이 제조 방법에서는, 도 12b 및 도 12c에 도시한 바와 같이, 메모리 회로 영역 ER1에 형성된 메모리용 더미 전극층(78)과, 주변 회로 영역 ER3에 형성된 로직용 더미 전극층(77)을, 패터닝된 레지스트 M5a, M5b를 이용해서 패터닝함으로써, 주변 회로 영역 ER3의 반도체 기판 W 위에 배치된 더미 로직 게이트 전극 DLG1, DLG2와, 더미 메모리 게이트 구조체 D22의 하나의 측벽 절연막(13a)을 따라 반도체 기판 W 위에 배치된 더미 제1 선택 게이트 전극 DDG와, 더미 메모리 게이트 구조체 D22의 다른 측벽 절연막(13b)을 따라 반도체 기판 W 위에 배치된 더미 제2 선택 게이트 전극 DSG를 동일한 제조 공정에 의해 일괄하여 형성할 수 있다.
또한, 이 제조 방법에서는, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3에 형성된 층간 절연층 ILD를 평탄화 처리에 의해 평탄화해가고, 층간 절연층 ILD로부터 외부로 노출된 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG 및 더미 로직 게이트 전극 DLG1을 제거한 후, 이들 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG 및 더미 로직 게이트 전극 DLG1이 형성되어 있던 각 공간에 절연막 및 메탈 전극층을 순서대로 형성한다.
이에 의해, 이 제조 방법에서는, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1을 제거한 공간 내에, 상부 메모리 게이트 절연막(11), 제1 선택 게이트 절연막(15a), 제2 선택 게이트 절연막(15b) 및 로직 게이트 절연막(25a)을 각각 동일한 제조 공정에 의해 일괄하여 형성할 수 있음과 함께, 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 메탈 제2 선택 게이트 전극 SG, 및 메탈 로직 게이트 전극 LG1에 대해서도, 대응하는 상부 메모리 게이트 절연막(11), 제1 선택 게이트 절연막(15a), 제2 선택 게이트 절연막(15b) 및 로직 게이트 절연막(25a) 위에 각각 동일한 제조 공정에 의해 일괄하여 형성할 수 있다.
이와 같이 하여, 본 발명에 의한 제3 실시 형태에 의한 제조 방법에서도, 예를 들어 N형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1을 반도체 기판 W에 형성하는 일련의 제조 공정에 있어서, 당해 메탈 로직 게이트 전극 LG1과 동일한 금속 재료를 포함하는 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG를 메탈 로직 게이트 전극 LG1과 동시에 형성할 수 있다.
(4) 제4 실시 형태
(4-1) 제4 실시 형태에 의한 반도체 집적 회로 장치의 구성
도 10과의 대응 부분에 동일 부호를 붙여 나타내는 도 14의 80은, 제4 실시 형태에 의한 반도체 집적 회로 장치를 나타내고, 전술한 제3 실시 형태에 의한 반도체 집적 회로 장치(60)는 경계 영역 ER2의 구성만이 상이하다. 실질적으로, 이 반도체 집적 회로 장치(80)는, 전술한 제3 실시 형태에 의한 반도체 집적 회로 장치(60)가 갖는 잔존부(61)(도 10)가 경계 영역 ER2에 형성되지 않고, 소자 분리층 IL1 위에 층간 절연층 ILD가 형성된 구성을 갖는다. 이와 같은 반도체 집적 회로 장치(80)는, 경계 영역 ER2에 잔존부(61)(도 9)가 형성되어 있지 않은 만큼, 전체의 구성을 간소화할 수 있다.
또한, 제4 실시 형태에 의한 반도체 집적 회로 장치(80)는, 경계 영역 ER2 이외의 메모리 회로 영역 ER1이나 주변 회로 영역 ER3의 구성이, 전술한 제3 실시 형태에 의한 반도체 집적 회로 장치(60)와 동일한 구성이 되기 때문에, 여기에서는 메모리 회로 영역 ER1 및 주변 회로 영역 ER3의 설명에 대해서는 생략한다. 또한, 이 반도체 집적 회로 장치(80)에 있어서의 메모리 셀(51)로의 데이터의 기입 동작이나, 데이터의 기입 방지 동작에 대해서도, 전술한 「(1-2) 데이터의 기입 방법」과 동일하며, 또한, 메모리 셀(51)의 데이터의 판독 동작이나 데이터의 소거 동작에 대해서도, 전술한 「(1-3) 그 밖의 동작」과 동일하기 때문에, 여기서는 그 설명은 생략한다.
(4-2) 제4 실시 형태에 의한 반도체 집적 회로 장치의 제조 방법
이상과 같은 구성을 갖는 반도체 집적 회로 장치(80)는, 하기와 같은 제조 공정에 따라서 제조됨으로써, 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1, LG2 중, 예를 들어 N형 MOS용 금속 재료로 형성된 메탈 로직 게이트 전극 LG1을 반도체 기판 W에 형성하는 일련의 제조 공정에 있어서, 경계 영역 ER2에 잔존부(61)(도 10)를 형성하지 않고, 당해 메탈 로직 게이트 전극 LG1과 동일한 금속 재료에 의해 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG를, 메탈 로직 게이트 전극 LG1과 동시에 형성할 수 있다.
우선 처음에, 도 3a에 도시한 바와 같이, 예를 들어 Si를 포함하는 반도체 기판 W 표면의 소정 위치에, STI법 등에 의해 SiO2 등의 절연 재료를 포함하는 복수의 소자 분리층 IL1, IL2, IL3을 소정 간격으로 형성한다. 또한, 주변 회로 영역 ER3에는, 반도체 기판 W의 임계값 전압을 조정하기 위해서, 예를 들어 이온 주입법에 의해, 소자 분리층 IL1, IL2 사이의 NMOS 주변 회로 영역 ER4의 반도체 기판 W에 P형 불순물이 주입되고, 한편, 소자 분리층 IL2, IL3 사이의 PMOS 주변 회로 영역 ER5의 반도체 기판 W에 N형 불순물이 주입될 수 있다.
계속해서, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하고, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3 사이의 경계 영역 ER2에 형성한 소자 분리층 IL1의 일부 영역으로부터, 주변 회로 영역 ER3의 반도체 기판 W까지를 레지스트 M1에 의해 덮고, 메탈 메모리 게이트 전극 MG(도 14)가 형성되는 형성 예정 영역(메모리 게이트 전극 형성 예정 영역)의 반도체 기판 W의 임계값 전압을 조정하기 위해서, 임플란테이션 등에 의해 B(붕소)나 P(인), As(비소) 등의 불순물을 메모리 회로 영역 ER1의 반도체 기판 W에 주입한다.
계속해서, 레지스트 M1을 제거한 후, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, 층 형상의 SiO2 등을 포함하는 하부 메모리 게이트 절연막 및 SiN 등을 포함하는 전하 축적층을 순서대로 적층 형성한 후, 포토리소그래피 기술을 이용하여 레지스트를 패터닝하고, 도 3a와의 대응 부분에 동일 부호를 붙여 나타내는 도 3b와 같이, 메모리 회로 영역 ER1로부터 경계 영역 ER2의 일부 영역까지를 레지스트 M2로 덮고, 당해 레지스트 M2로부터 노출된 경계 영역 ER2 및 주변 회로 영역 ER3의 하부 메모리 게이트 절연막 및 전하 축적층을 제거한다. 이에 의해, 메모리 회로 영역 ER1로부터 경계 영역 ER2의 일부 영역에만 층 형상의 하부 메모리 게이트 절연막(10a) 및 전하 축적층 ECa를 형성한다.
계속해서, 레지스트 M2를 제거한 후, 메모리 회로 영역 ER1의 전하 축적층 ECa로부터 경계 영역 ER2의 소자 분리층 IL1을 통해 주변 회로 영역 ER3의 반도체 기판 W에 걸쳐서, 폴리실리콘 등을 포함하는 층 형상의 메모리용 더미 전극층(도시생략)을 형성한다. 계속해서, 도 3b와의 대응 부분에 동일 부호를 붙여 나타내는 도 15a와 같이, 패터닝된 레지스트(도시생략)를 이용해서 메모리 게이트 전극 형성 예정 영역에 형성된 하드 마스크층 HM1a를 형성하고, 당해 하드 마스크층 HM1a에 의해, 메모리용 더미 전극층(도시생략), 전하 축적층 ECa 및 하부 메모리 게이트 절연막(10a)을 패터닝하고, 메모리 회로 영역 ER1의 메모리 게이트 전극 형성 예정 영역에, 하부 메모리 게이트 절연막(10), 전하 축적층 EC 및 더미 메모리 게이트 전극 DMG가 순서대로 적층 형성된 더미 메모리 게이트 구조체 D22를 형성한다. 또한, 더미 메모리 게이트 전극 DMG는, 메모리 회로 영역 ER1에 있어서의 메모리용 더미 전극층(도시생략)이 가공됨으로써 형성될 수 있다.
계속해서, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, SiO2 등을 포함하는 층 형상의 절연막(도시생략)을 형성한 후, 에치 백함으로써, 메모리 회로 영역 ER1에 있어서의 더미 메모리 게이트 구조체 D22의 대향하는 측벽을 따라 사이드 월 형상의 측벽 절연막(13a, 13b)을 형성한다(측벽 절연막 형성 공정). 계속해서, 패터닝된 레지스트(도시생략)를 이용하여, 당해 레지스트로 주변 회로 영역 ER3을 덮고, 후의 제조 공정에서 형성되는 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG(도 7)의 형성 예정 영역(선택 게이트 전극 형성 예정 영역)의 반도체 기판 W의 임계값 전압을 조정하기 위해서, 이온 주입법 등에 의해 B(붕소)나 P(인), As(비소) 등의 불순물을, 메모리 회로 영역 ER1의 반도체 기판 W에 주입한다.
계속해서, 레지스트를 제거하고, 메모리 회로 영역 ER1, 경계 영역 ER2, 및 주변 회로 영역 ER3에 걸쳐서, 예를 들어 폴리실리콘 등을 포함하는 층 형상의 로직용 더미 전극층(49)이 형성한다(더미 전극층 형성 공정). 계속해서, 주변 회로 영역 ER3에 있어서, 후의 제조 공정에서 형성되는 메탈 로직 게이트 전극 LG1, LG2(도 14)의 형성 예정 영역(로직 게이트 전극 형성 예정 영역)을 덮은 레지스트 M6a, M6b를 형성하고, 당해 레지스트 M6a, M6b를 이용하여, SiO2 등을 포함하는 하드 마스크층(도시생략)을 패터닝함으로써, 로직 게이트 전극 형성 예정 영역을 덮는 하드 마스크층 HM2a, HM2b를 로직용 더미 전극층(49) 위에 형성한다.
계속해서, 레지스트 M6a, M6b를 제거한 후, 잔존한 하드 마스크층 HM2a, HM2b를 마스크로서 사용하고, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3의 로직용 더미 전극층(49)을 에치 백한다. 이에 의해, 도 15a와의 대응 부분에 동일 부호를 붙여 나타내는 도 15b와 같이, 주변 회로 영역 ER3의 로직 게이트 전극 형성 예정 영역에 하드 마스크층 HM2a, HM2b에 의해 로직용 더미 전극층(49)이 잔존해서 더미 로직 게이트 전극 DLG1, DLG2가 형성된다.
이때, 메모리 회로 영역 ER1에는, 더미 메모리 게이트 구조체 D22의 하나의 측벽에 있는 측벽 절연막(13a)을 따라 로직용 더미 전극층(49)이 사이드 월 형상으로 잔존해서 더미 제1 선택 게이트 전극 DDG가 형성됨과 함께, 더미 메모리 게이트 구조체 D22의 다른 측벽에 있는 측벽 절연막(13b)을 따라 로직용 더미 전극층(49)이 사이드 월 형상으로 잔존해서 더미 제2 선택 게이트 전극 SDG가 형성된다(더미 게이트 전극 형성 공정). 이와 같이, 이 실시 형태에 있어서는, 더미 로직 게이트 전극 DLG1, DLG2를 형성하기 위해서 설치한 로직용 더미 전극층(49)을 유용하여, 메모리 회로 영역 ER1에 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 SDG도 형성할 수 있도록 이루어져 있다.
여기서, 메모리 회로 영역 ER1에 형성된 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG의 폭을 좁히는 경우에는, 도 15b에 도시한 바와 같이, 주변 회로 영역 ER3으로부터 경계 영역 ER2의 일부 영역까지를 레지스트 M7로 덮으면서, 메모리 회로 영역 ER1에 노출된 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG를, 건식 에칭에 의해 제거해 감으로써, 원하는 폭으로 이루어지는 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG를 형성한다. 이리하여, 이 제조 방법에서는, 주변 회로 영역 ER3에 원하는 폭으로 이루어지는 더미 로직 게이트 전극 DLG1, DLG2를 형성하면서, 메모리 회로 영역 ER1에 형성되는 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG도 별도로 원하는 폭으로 형성할 수 있는 점에서, 미소한 폭을 갖는 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG를 실현할 수 있다.
이와 관련하여, 제4 실시 형태에 의한 반도체 집적 회로 장치(80)의 제조 방법에서는, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DMG를 형성할 때, 측벽 절연막(30)이나, 메모리용 더미 전극층, 로직용 더미 전극층(49)이 경계 영역 ER2에 잔존하지 않고, 소자 분리층 IL1의 표면 전체를 외부로 노출시킬 수 있다.
그 후, N형용 또는 P형용으로 패터닝된 레지스트(도시생략)를 사용해서 메모리 회로 영역 ER1이나 주변 회로 영역 ER3에, 이온 주입법 등에 의해 저농도의 N형 불순물 또는 P형 불순물이 주입되고, 도 14에 도시한 바와 같이, 메모리 회로 영역 ER1의 반도체 기판 W 표면에 드레인 영역(6a) 및 소스 영역(6b)이 형성됨과 함께, 주변 회로 영역 ER3의 반도체 기판 W 표면에 불순물 확산 영역(23a, 23b, 23c, 23d)이 형성될 수 있다. 계속해서, 메모리 회로 영역 ER1, 경계 영역 ER2 및 주변 회로 영역 ER3에 걸쳐서, 예를 들어 SiN 등을 포함하는 층 형상의 절연층(도시생략)을 형성한 후, 당해 절연층을 에치 백한다. 이에 의해, 더미 제1 선택 게이트 전극 DDG 및 더미 제2 선택 게이트 전극 DSG의 측벽에 절연층이 잔존해서 사이드 월(17a, 17b)이 형성됨과 함께, 더미 로직 게이트 전극 DLG1, DLG2의 대향하는 측벽에도 절연층이 잔존해서 사이드 월(26, 27)이 형성된다.
그 후, 또한, 이온 주입법 등에 의해 고농도의 N형 불순물이나 P형 불순물을 반도체 기판 W의 필요 개소에 주입해서 메모리 회로 영역 ER1의 드레인 영역(6a)이나 소스 영역(6b), 주변 회로 영역 ER3의 불순물 확산 영역(23a, 23b, 23c, 23d)에 고농도 불순물 영역을 형성하는 공정이나, 드레인 영역(6a), 소스 영역(6b), 및 불순물 확산 영역(23a, 23b, 23c, 23d)에 실리사이드 SC를 형성하는 공정, 더미 메모리 게이트 구조체 D22, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG 및 더미 로직 게이트 전극 DLG1, DLG2를 덮도록 층간 절연층 ILD를 형성하는 공정을 순서대로 행한다.
계속해서, CMP 등의 평탄화 처리에 의해, 층간 절연층 ILD의 표면을 연마해서 평탄화해가고, 층간 절연층 ILD의 표면으로부터, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1, DLG2b의 평탄화된 각 선단을 노출시킨다(전극 노출 공정). 계속해서, PMOS 주변 회로 영역 ER5를 레지스트로 덮고, 그 밖의 메모리 회로 영역 ER1이나, 경계 영역 ER2, NMOS 주변 회로 영역 ER4를 외부로 노출시키고, 사불화탄소(CF4) 등을 사용한 건식 에칭에 의해, 층간 절연층 ILD의 표면으로부터 노출되어 있는 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1을 각각 제거한 후, PMOS 주변 회로 영역 ER5의 레지스트를 제거한다.
계속해서, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3에 걸쳐서, 하부 메모리 게이트 절연막(10)과는 다른 절연 재료(예를 들어 High-k)로 층 형상의 절연막을 형성하고, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 더미 로직 게이트 전극 DLG1, 로직용 더미 전극 잔존부(39a), 및 메모리용 더미 전극 잔존부(39b)를 제거한 각 공간 내에도 층 형상의 절연막을 형성한다.
이에 의해, 도 14에 도시한 바와 같이, 메모리 회로 영역 ER1에는, 절연막에 의해, 측벽 절연막(13a, 13b) 간의 전하 축적층 EC 위에 상부 메모리 게이트 절연막(11)이 형성됨과 함께, 측벽 절연막(13a, 13b)을 따라 벽 형상의 메모리 게이트 측벽 절연막(57a, 57b)이 형성된다. 또한, 이때, 메모리 회로 영역 ER1에는, 절연막에 의해, 측벽 절연막(13a)과 사이드 월(17a) 사이의 반도체 기판 W 위에 제1 선택 게이트 절연막(15a)이 형성됨과 함께, 측벽 절연막(13a)을 따라 벽 형상의 제1 선택 게이트 측벽 절연막(16a)이 형성되고, 또한 사이드 월(17a)을 따라 벽 형상의 대향 측벽 절연막(56a)이 형성된다. 이에 의해, 메모리 회로 영역 ER1에는, 측벽 절연막(13a) 및 제1 선택 게이트 측벽 절연막(16a)을 포함하는 하나의 측벽 스페이서(8a)가 형성된다.
또한, 이때, 메모리 회로 영역 ER1에는, 절연막에 의해, 측벽 절연막(13b)과 사이드 월(17b) 사이의 반도체 기판 W 위에 제2 선택 게이트 절연막(15b)이 형성됨과 함께, 측벽 절연막(13b)을 따라 벽 형상의 제2 선택 게이트 측벽 절연막(16b)이 형성되고, 또한 사이드 월(17b)을 따라 벽 형상의 대향 측벽 절연막(56b)이 형성된다. 이에 의해, 메모리 회로 영역 ER1에는, 측벽 절연막(13b) 및 제2 선택 게이트 측벽 절연막(16b)을 포함하는 다른 측벽 스페이서(8b)가 형성된다. 한편, 주변 회로 영역 ER3의 NMOS 주변 회로 영역 ER4에는, 절연막에 의해, 대향하는 사이드 월(26)사이의 반도체 기판 W 위에 로직 게이트 절연막(25a)이 형성되고, 각 사이드 월(26)을 따라 벽 형상의 측벽 절연막(73a, 73b)이 형성될 수 있다.
계속해서, 예를 들어 알루미늄(AL)이나, 티타늄알루미늄(TiAL), 탄화탄탈(TaC), 질화규소탄탈륨(TaSiN) 등의 N형 MOS용 금속 재료를 포함하는 메탈 전극층을, 층간 절연층 ILD의 표면에 형성하고, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG 및 더미 로직 게이트 전극 DLG1이 제거되고, 또한 층 형상의 절연 재료로 둘러싸인 각 전극 형성 공간 내에, 메탈 전극층을 매립한 후, CMP 등의 평탄화 처리에 의해, 메탈 전극층 및 절연막을 연마해가고, 층간 절연층 ILD의 표면에 맞춰서 메탈 전극층 및 절연막의 표면을 평탄화시킨다. 이와 관련하여, 주변 회로 영역 ER3의 PMOS 주변 회로 영역 ER5에서는, 더미 로직 게이트 전극 DLG2가 제거되지 않고 형성된 상태 그대로이기 때문에, 더미 로직 게이트 전극 DLG2 위 및 층간 절연층 ILD 위에 있는 메탈 전극층 및 절연막이, 이 평탄화 처리에 의해 제거된다.
이에 의해, 메모리 회로 영역 ER1에는, 도 14에 도시한 바와 같이, 더미 메모리 게이트 전극 DMG가 형성되어 있던 공간 내에서, 상부 메모리 게이트 절연막(11) 및 메모리 게이트 측벽 절연막(57a, 57b)으로 둘러싸인 전극 형성 공간 내에 메탈 전극층이 매립되어 메탈 메모리 게이트 전극 MG가 형성된다. 이리하여, 메모리 회로 영역 ER1에는, 하부 메모리 게이트 절연막(10), 전하 축적층 EC, 상부 메모리 게이트 절연막(11), 및 메탈 메모리 게이트 전극 MG의 순으로 반도체 기판 W 위에 적층 형성된 메모리 게이트 구조체(52)가 형성된다.
또한, 이때, 메모리 회로 영역 ER1에는, 더미 제1 선택 게이트 전극 DDG가 형성되어 있던 공간 내에서, 제1 선택 게이트 절연막(15a), 제1 선택 게이트 측벽 절연막(16a) 및 대향 측벽 절연막(56a)으로 둘러싸인 전극 형성 공간 내에 메탈 전극층이 매립되어 메탈 제1 선택 게이트 전극 DG가 형성된다. 이에 의해 메모리 회로 영역 ER1에는, 제1 선택 게이트 절연막(15a) 위에 메탈 제1 선택 게이트 전극 DG가 설치된 제1 선택 게이트 구조체(53)가 형성된다. 또한, 이때, 메모리 회로 영역 ER1에는, 더미 제2 선택 게이트 전극 DSG가 형성되어 있던 공간 내에서, 제2 선택 게이트 절연막(15b), 제2 선택 게이트 측벽 절연막(16b) 및 대향 측벽 절연막(56b)으로 둘러싸인 전극 형성 공간 내에 메탈 전극층이 매립되어 메탈 제2 선택 게이트 전극 SG가 형성된다. 이에 의해 메모리 회로 영역 ER1에는, 제2 선택 게이트 절연막(15b) 위에 메탈 제2 선택 게이트 전극 SG가 설치된 제2 선택 게이트 구조체(54)가 형성된다.
한편, 주변 회로 영역 ER3의 NMOS 주변 회로 영역 ER4에는, 더미 로직 게이트 전극 DLG1이 형성되어 있던 공간 내에서, 로직 게이트 절연막(25a) 및 측벽 절연막(73a, 73b)으로 둘러싸인 전극 형성 공간 내에 메탈 전극층이 매립되어 메탈 로직 게이트 전극 LG1이 형성된다. 이에 의해, NMOS 주변 회로 영역 ER4에는, 로직 게이트 절연막(25a) 위에 메탈 로직 게이트 전극 LG1이 설치된 로직 게이트 구조체(21a)가 형성된다(메탈 게이트 전극 형성 공정). 이리하여, 메탈 메모리 게이트 전극 MG와, 메탈 제1 선택 게이트 전극 DG와, 메탈 제2 선택 게이트 전극 SG와, 메탈 로직 게이트 전극 LG1은, 동일층(동일한 메탈 전극층)에 의해 형성될 수 있다.
그 후, 전술한 제3 실시 형태와 마찬가지로 하여, 주변 회로 영역 ER3의 PMOS 주변 회로 영역 ER5에도, 도 14에 도시한 바와 같이 P형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG2가 형성되고, 또한, 도 14에 도시하지 않은 제1 선택 게이트 콘택트나, 제2 선택 게이트 콘택트, 메모리 게이트 콘택트 등의 각종 콘택트 등을 층간 절연층 ILD의 소정 개소에 형성하는 공정 등을 거침으로써 반도체 집적 회로 장치(80)를 제조할 수 있다.
(4-3) 작용 및 효과
이상의 구성에 있어서, 이러한 제조 방법에 의해 제조된 메모리 셀(51)이나, 제4 실시 형태에 의한 반도체 집적 회로 장치(80)에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
그리고, 본 발명의 반도체 집적 회로 장치(80)의 제조 방법에서는, 우선 처음에, 도 15a에 도시한 바와 같이, 패터닝된 하부 메모리 게이트 절연막(10), 전하 축적층 EC, 및 더미 메모리 게이트 전극 DMG가 반도체 기판 W 위에 순서대로 적층 형성된 더미 메모리 게이트 구조체 D22가 메모리 회로 영역 ER1에 설치된 후, 더미 메모리 게이트 구조체 D22의 대향하는 측벽을 따라 측벽 절연막(13a, 13b)을 형성한다.
또한, 이 제조 방법에서는, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3에 걸쳐서 형성된 로직용 더미 전극층(49)을, 패터닝된 레지스트 M6a, M6b를 이용해서 패터닝함으로써, 도 15b에 도시한 바와 같이, 반도체 기판 W 위에 배치된 더미 로직 게이트 전극 DLG1, DLG2와, 더미 메모리 게이트 구조체 D22의 하나의 측벽 절연막(13a)을 따라 배치된 더미 제1 선택 게이트 전극 DDG와, 더미 메모리 게이트 구조체 D22의 다른 측벽 절연막(13b)을 따라 배치된 더미 제2 선택 게이트 전극 DSG를 동일한 제조 공정에 의해 일괄하여 형성할 수 있다.
또한, 이 제조 방법에서는, 메모리 회로 영역 ER1 및 주변 회로 영역 ER3에 형성된 층간 절연층 ILD를 평탄화 처리에 의해 평탄화해가고, 층간 절연층 ILD로부터 외부로 노출된 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1을 제거한 후, 이들 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1이 형성되어 있던 각 공간에 절연막 및 메탈 전극층을 순서대로 형성한다.
이에 의해, 이 제조 방법에서는, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1을 제거한 공간 내에, 상부 메모리 게이트 절연막(11), 제1 선택 게이트 절연막(15a), 제2 선택 게이트 절연막(15b) 및 로직 게이트 절연막(25a)을 각각 동일한 제조 공정에 의해 일괄하여 형성할 수 있음과 함께, 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 메탈 제2 선택 게이트 전극 SG 및 메탈 로직 게이트 전극 LG1에 대해서도, 대응하는 상부 메모리 게이트 절연막(11), 제1 선택 게이트 절연막(15a), 제2 선택 게이트 절연막(15b) 및 로직 게이트 절연막(25a) 위에 각각 동일한 제조 공정에 의해 일괄하여 형성할 수 있다.
이와 같이 하여, 본 발명에 의한 제4 실시 형태에 의한 제조 방법에서도, 예를 들어 N형 MOS용 금속 재료를 포함하는 메탈 로직 게이트 전극 LG1을 반도체 기판 W에 형성하는 일련의 제조 공정에 있어서, 당해 메탈 로직 게이트 전극 LG1과 동일한 금속 재료를 포함하는 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 및 메탈 제2 선택 게이트 전극 SG를 메탈 로직 게이트 전극 LG1과 동시에 형성할 수 있다.
(5) 다른 실시 형태
또한, 본 발명은, 전술한 제1 내지 제4의 각 실시 형태로 한정되는 것이 아니라, 본 발명의 요지 범위 내에서 다양한 변형 실시가 가능하며, 예를 들어 전술한 「(1-2) 데이터의 기입 방법」이나 「(1-3) 그 밖의 동작」 시에서의 각 부위의 전압값에 대하여 다양한 전압값을 적용해도 된다. 또한, 각 실시 형태에 의한 구성을 조합한 반도체 집적 회로 장치로 해도 된다.
또한, 전술한 각 실시 형태에 있어서는, N형의 MOS 트랜지스터 구조를 갖는 주변 회로 L1(L3)이 한쪽의 NMOS 주변 회로 영역 ER4에 형성되고, P형의 MOS 트랜지스터 구조를 갖는 주변 회로 L2(L4)가 PMOS 주변 회로 영역 ER5에 형성된 주변 회로 영역 ER3에 대하여 설명하였지만, 본 발명은 이것으로 한정되지 않고, 이들 주변 회로 L1, L2(L3, L4)의 양쪽을 P형 또는 N형의 MOS 트랜지스터 구조로 한 주변 회로 영역 ER3으로 해도 된다.
또한, 전술한 실시 형태에 있어서는, NMOS 주변 회로 영역 ER4의 메탈 로직 게이트 전극 LG1을 형성하는 N형 MOS용 금속 재료에 의해, 메모리 셀(1, 51)에 있어서의 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG를 형성한 경우에 대하여 설명하였지만, 본 발명은 이것으로 한정되지 않고, PMOS 주변 회로 영역 ER5의 메탈 로직 게이트 전극 LG2를 형성하는 P형 MOS용 금속 재료에 의해, 메모리 셀(1, 51)에 있어서의 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG 및 메탈 제2 선택 게이트 전극 SG를 형성하도록 해도 된다. 또한, 이 경우, 메모리 셀은, 필요에 따라, N형 불순물이 주입된 반도체 기판 W 위에 형성될 수 있다.
또한, 전술한 실시 형태에 있어서는, 1층의 메탈 금속층을 사용하여, 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 메탈 제2 선택 게이트 전극 SG 및 메탈 로직 게이트 전극 LG1, LG2를 형성하도록 한 경우에 대하여 설명하였지만, 본 발명은 이것으로 한정되지 않고, 예를 들어 서로 다른 종류의 금속 재료를 포함하는 복수 종류의 메탈 금속층을 순차 적층해가고, 적층 구조로 이루어지는 메탈 메모리 게이트 전극 MG, 메탈 제1 선택 게이트 전극 DG, 메탈 제2 선택 게이트 전극 SG 및 메탈 로직 게이트 전극 LG1을 형성하도록 해도 된다.
또한, 전술한 각 실시 형태에 있어서는, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1, DLG2의 각 선단을 층간 절연층 ILD로부터 외부로 노출시키는 전극 노출 공정으로서, CMP 등의 평탄화 처리를 사용하도록 한 경우에 대하여 설명하였지만, 본 발명은 이것으로 한정되지 않고, 더미 메모리 게이트 전극 DMG, 더미 제1 선택 게이트 전극 DDG, 더미 제2 선택 게이트 전극 DSG, 및 더미 로직 게이트 전극 DLG1, DLG2의 각 선단을 층간 절연층 ILD로부터 외부로 노출할 수 있으면, 예를 들어 층간 절연층 ILD로의 에칭 가공 등 그 밖에 다양한 가공을 적용해도 된다.
또한, 전술한 「(1-2) 데이터의 기입 방법」이나 「(1-3) 그 밖의 동작」에서 규정한 1.5[V]의 전압(예를 들어, 제1 선택 게이트 전압, 제2 선택 게이트 전압, 오프 전압 및 판독 전압 등)에 대해서는, 1.2[V]나 1.0[V] 등의 1.5[V] 이하의 전원 전압 VDD를 사용해도 된다. 이러한 전원 전압 VDD를 사용한 경우에도, 전술과 마찬가지의 동작을 실행할 수 있다.
1, 51: 메모리 셀
20, 46, 60, 80: 반도체 집적 회로 장치
2: 메모리 게이트 구조체
3: 제1 선택 게이트 구조체
4: 제2 선택 게이트 구조체
6a: 드레인 영역
6b: 소스 영역
8a: 측벽 스페이서
8b: 측벽 스페이서
10: 하부 메모리 게이트 절연막
11: 상부 메모리 게이트 절연막
15a: 제1 선택 게이트 절연막
15b: 제2 선택 게이트 절연막
D2, D22: 더미 메모리 게이트 구조체
D3: 더미 제1 선택 게이트 구조체
D4: 더미 제2 선택 게이트 구조체
DG: 메탈 제1 선택 게이트 전극
EC: 전하 축적층
MG: 메탈 메모리 게이트 전극
SG: 메탈 제2 선택 게이트 전극
W: 반도체 기판

Claims (12)

  1. 금속 재료를 포함하는 메탈 로직 게이트 전극을 갖는 주변 회로와 동일한 반도체 기판에 형성되는 메모리 셀로서,
    상기 반도체 기판 표면에 형성되고, 비트선이 접속된 드레인 영역과,
    상기 반도체 기판 표면에 형성되고, 소스선이 접속된 소스 영역과,
    상기 드레인 영역 및 상기 소스 영역 간에 형성되고, 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막, 및 상기 금속 재료를 포함하는 메탈 메모리 게이트 전극의 순으로 상기 반도체 기판 위에 적층 형성된 메모리 게이트 구조체와,
    상기 드레인 영역 및 상기 메모리 게이트 구조체 간의 상기 반도체 기판 위에 제1 선택 게이트 절연막을 통하여, 상기 금속 재료를 포함하는 메탈 제1 선택 게이트 전극이 형성되고, 또한 상기 메모리 게이트 구조체의 하나의 측벽에 하나의 측벽 스페이서를 통해 인접한 제1 선택 게이트 구조체와,
    상기 소스 영역 및 상기 메모리 게이트 구조체 간의 상기 반도체 기판 위에 제2 선택 게이트 절연막을 통하여, 상기 금속 재료를 포함하는 메탈 제2 선택 게이트 전극이 형성되고, 또한 상기 메모리 게이트 구조체의 다른 측벽에 다른 측벽 스페이서를 통해 인접한 제2 선택 게이트 구조체
    를 구비하고,
    상기 하나의 측벽 스페이서는, 상기 메모리 게이트 구조체의 하나의 측벽을 따라 형성된 하나의 측벽 절연막과, 상기 제1 선택 게이트 구조체의 측벽을 따라 형성되고, 또한 상기 제1 선택 게이트 절연막과 일체 형성된 제1 선택 게이트 측벽 절연막으로 구성되고,
    상기 다른 측벽 스페이서는, 상기 메모리 게이트 구조체의 다른 측벽을 따라 형성된 다른 측벽 절연막과, 상기 제2 선택 게이트 구조체의 측벽을 따라 형성되고, 또한 상기 제2 선택 게이트 절연막과 일체 형성된 제2 선택 게이트 측벽 절연막으로 구성되어 있고,
    상기 제1 선택 게이트 측벽 절연막 및 상기 제2 선택 게이트 측벽 절연막은, 상기 측벽 절연막의 절연 재료와는 다른 절연 재료에 의해 형성되어 있고,
    상기 측벽 절연막은, 상기 제1 선택 게이트 측벽 절연막 및 상기 제2 선택 게이트 측벽 절연막보다도 비유전율이 작은 절연 재료로 형성되어 있는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서,
    상기 제1 선택 게이트 측벽 절연막 및 상기 제2 선택 게이트 측벽 절연막은, High-k 재료로 형성되어 있는 것을 특징으로 하는 메모리 셀.
  3. 금속 재료를 포함하는 메탈 로직 게이트 전극을 갖는 주변 회로와 동일한 반도체 기판에 형성되는 메모리 셀로서,
    상기 반도체 기판 표면에 형성되고, 비트선이 접속된 드레인 영역과,
    상기 반도체 기판 표면에 형성되고, 소스선이 접속된 소스 영역과,
    상기 드레인 영역 및 상기 소스 영역 간에 형성되고, 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막, 및 상기 금속 재료를 포함하는 메탈 메모리 게이트 전극의 순으로 상기 반도체 기판 위에 적층 형성된 메모리 게이트 구조체와,
    상기 드레인 영역 및 상기 메모리 게이트 구조체 간의 상기 반도체 기판 위에 제1 선택 게이트 절연막을 통하여, 상기 금속 재료를 포함하는 메탈 제1 선택 게이트 전극이 형성되고, 또한 상기 메모리 게이트 구조체의 하나의 측벽에 하나의 측벽 스페이서를 통해 인접한 제1 선택 게이트 구조체와,
    상기 소스 영역 및 상기 메모리 게이트 구조체 간의 상기 반도체 기판 위에 제2 선택 게이트 절연막을 통하여, 상기 금속 재료를 포함하는 메탈 제2 선택 게이트 전극이 형성되고, 또한 상기 메모리 게이트 구조체의 다른 측벽에 다른 측벽 스페이서를 통해 인접한 제2 선택 게이트 구조체
    를 구비하고,
    상기 메탈 메모리 게이트 전극과, 상기 하나의 측벽 스페이서 사이에는, 해당 측벽 스페이서를 따라 형성되고, 또한 상기 상부 메모리 게이트 절연막과 일체 형성된 하나의 메모리 게이트 측벽 절연막이 설치되어 있고,
    상기 메탈 메모리 게이트 전극과, 상기 다른 측벽 스페이서 사이에는, 해당 측벽 스페이서를 따라 형성되고, 또한 상기 상부 메모리 게이트 절연막과 일체 형성된 다른 메모리 게이트 측벽 절연막이 설치되어 있는 것을 특징으로 하는 메모리 셀.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메탈 메모리 게이트 전극, 상기 메탈 제1 선택 게이트 전극, 및 상기 메탈 제2 선택 게이트 전극은, 각 선단이 평탄화되고, 상기 메탈 메모리 게이트 전극의 선단 평탄면과, 상기 메탈 제1 선택 게이트 전극의 선단 평탄면과, 상기 메탈 제2 선택 게이트 전극의 선단 평탄면이 정렬되어 있는 것을 특징으로 하는 메모리 셀.
  5. 비트선 및 소스선이 접속된 메모리 셀이 행렬 형상으로 배치된 반도체 집적 회로 장치로서,
    상기 메모리 셀이 제1항 내지 제4항 중 어느 한 항에 기재된 메모리 셀이고,
    상기 메모리 셀이 배치된 메모리 회로 영역의 주변에는, 상기 주변 회로가 설치된 주변 회로 영역을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제5항에 있어서,
    상기 주변 회로는,
    상기 반도체 기판 표면에 로직 게이트 절연막을 통하여, 상기 금속 재료를 포함한 상기 메탈 로직 게이트 전극이 형성된 구성을 갖고,
    상기 메탈 메모리 게이트 전극과, 상기 메탈 제1 선택 게이트 전극과, 상기 메탈 제2 선택 게이트 전극과, 상기 메탈 로직 게이트 전극이 동일한 상기 금속 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체 간에 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과,
    로직 게이트 구조체를 갖는 주변 회로가 형성되는 주변 회로 영역
    을 구비한 반도체 집적 회로 장치의 제조 방법으로서,
    상기 메모리 회로 영역의 반도체 기판 위에 층 형상의 하부 메모리 게이트 절연막 및 전하 축적층을 순서대로 형성한 후, 상기 메모리 회로 영역의 상기 전하 축적층 위와, 상기 주변 회로 영역의 반도체 기판 위에, 층 형상의 제1 절연막 및 로직용 더미 전극층을 순서대로 적층 형성하는 제1 더미 전극층 형성 공정과,
    패터닝된 레지스트를 이용하여, 상기 메모리 회로 영역의 상기 로직용 더미 전극층, 상기 제1 절연막, 상기 전하 축적층 및 상기 하부 메모리 게이트 절연막을 패터닝함으로써, 패터닝된 상기 하부 메모리 게이트 절연막, 상기 전하 축적층, 상부 메모리 게이트 절연막 및 더미 메모리 게이트 전극이 순서대로 적층 형성된 더미 메모리 게이트 구조체를 상기 메모리 회로 영역에 형성하면서, 해당 레지스트를 이용하여, 상기 주변 회로 영역에 상기 제1 절연막 및 상기 로직용 더미 전극층을 그대로 잔존시키는 더미 메모리 게이트 구조체 형성 공정과,
    상기 메모리 회로 영역의 상기 더미 메모리 게이트 구조체의 대향하는 측벽을 따라 측벽 절연막을 형성하는 측벽 절연막 형성 공정과,
    상기 메모리 회로 영역 및 상기 주변 회로 영역에 걸쳐 층 형상의 제2 절연막을 형성하고, 상기 더미 메모리 게이트 구조체의 대향하는 측벽에 각각 상기 측벽 절연막 및 상기 제2 절연막을 포함하는 측벽 스페이서를 형성한 후, 상기 제2 절연막 위에 층 형상의 메모리용 더미 전극층을 적층 형성하고, 패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 메모리용 더미 전극층 및 상기 제2 절연막을 순서대로 제거하여, 상기 메모리 회로 영역에 상기 제2 절연막 및 상기 메모리용 더미 전극층을 잔존시키는 제2 더미 전극층 형성 공정과,
    패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 로직용 더미 전극층 및 상기 제1 절연막을 패터닝함으로써, 상기 반도체 기판 위에 로직 게이트 절연막을 통해 더미 로직 게이트 전극이 순서대로 적층된 더미 로직 게이트 구조체를 형성하면서, 상기 메모리 회로 영역의 상기 메모리용 더미 전극층 및 상기 제2 절연막을 에치 백함으로써, 상기 더미 메모리 게이트 구조체의 하나의 상기 측벽 스페이서를 따라 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성하고, 상기 더미 제1 선택 게이트 전극의 하부에 상기 제2 절연막을 잔존시켜 제1 선택 게이트 절연막을 형성함과 함께, 상기 더미 메모리 게이트 구조체의 다른 상기 측벽 스페이서를 따라 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성하고, 상기 더미 제2 선택 게이트 전극의 하부에 상기 제2 절연막을 잔존시켜 제2 선택 게이트 절연막을 형성하는 더미 게이트 전극 형성 공정과,
    상기 메모리 회로 영역 및 상기 주변 회로 영역에 층간 절연층을 형성한 후, 상기 층간 절연층을 가공하여, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극의 각 선단을 상기 층간 절연층으로부터 외부로 노출시키는 전극 노출 공정과,
    상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극을 제거한 후, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극이 형성되어 있던 전극 형성 공간에, 금속 재료를 포함한 메탈 메모리 게이트 전극, 메탈 제1 선택 게이트 전극, 메탈 제2 선택 게이트 전극, 및 메탈 로직 게이트 전극을 형성하는 메탈 게이트 전극 형성 공정
    을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체 간에 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과,
    로직 게이트 구조체를 갖는 주변 회로가 형성되는 주변 회로 영역
    을 구비한 반도체 집적 회로 장치의 제조 방법으로서,
    패터닝된 하부 메모리 게이트 절연막, 전하 축적층, 상부 메모리 게이트 절연막, 및 더미 메모리 게이트 전극이 반도체 기판 위에 순서대로 적층 형성된 더미 메모리 게이트 구조체가 상기 메모리 회로 영역에 설치된 후, 상기 더미 메모리 게이트 구조체의 대향하는 측벽을 따라 측벽 절연막을 형성하는 측벽 절연막 형성 공정과,
    상기 메모리 회로 영역 및 상기 주변 회로 영역에 층 형상의 절연막을 형성하고, 상기 더미 메모리 게이트 구조체의 대향하는 측벽에 각각 상기 측벽 절연막 및 상기 절연막을 포함하는 측벽 스페이서를 형성한 후, 상기 절연막 위에 층 형상의 로직용 더미 전극층을 적층 형성하는 더미 전극층 형성 공정과,
    패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 로직용 더미 전극층 및 상기 절연막을 패터닝함으로써, 상기 반도체 기판 위에 로직 게이트 절연막을 통해 더미 로직 게이트 전극이 순서대로 적층된 더미 로직 게이트 구조체를 형성하면서, 상기 메모리 회로 영역의 상기 로직용 더미 전극층 및 상기 절연막을 에치 백함으로써, 상기 더미 메모리 게이트 구조체의 하나의 상기 측벽 스페이서를 따라 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성하고, 상기 더미 제1 선택 게이트 전극의 하부에 상기 절연막을 잔존시켜 제1 선택 게이트 절연막을 형성함과 함께, 상기 더미 메모리 게이트 구조체의 다른 상기 측벽 스페이서를 따라 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성하고, 상기 더미 제2 선택 게이트 전극의 하부에 상기 절연막을 잔존시켜 제2 선택 게이트 절연막을 형성하는 더미 게이트 전극 형성 공정과,
    상기 메모리 회로 영역 및 상기 주변 회로 영역에 층간 절연층을 형성한 후, 상기 층간 절연층을 가공하여, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극의 각 선단을 상기 층간 절연층으로부터 외부로 노출시키는 전극 노출 공정과,
    상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극 및 상기 더미 로직 게이트 전극을 제거한 후, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극이 형성되어 있던 전극 형성 공간에, 금속 재료를 포함한 메탈 메모리 게이트 전극, 메탈 제1 선택 게이트 전극, 메탈 제2 선택 게이트 전극, 및 메탈 로직 게이트 전극을 형성하는 메탈 게이트 전극 형성 공정
    을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체 간에 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과,
    로직 게이트 구조체를 갖는 주변 회로가 형성되는 주변 회로 영역
    을 구비한 반도체 집적 회로 장치의 제조 방법으로서,
    상기 메모리 회로 영역의 반도체 기판 위에 층 형상의 하부 메모리 게이트 절연막 및 전하 축적층을 순서대로 형성한 후, 상기 메모리 회로 영역의 상기 전하 축적층 위와, 상기 주변 회로 영역의 반도체 기판 위에, 층 형상의 로직용 더미 전극층을 형성하는 제1 더미 전극층 형성 공정과,
    패터닝된 레지스트를 이용하여, 상기 메모리 회로 영역의 상기 로직용 더미 전극층, 상기 전하 축적층 및 상기 하부 메모리 게이트 절연막을 패터닝함으로써, 패터닝된 상기 하부 메모리 게이트 절연막, 상기 전하 축적층, 및 더미 메모리 게이트 전극이 순서대로 적층 형성된 더미 메모리 게이트 구조체를 상기 메모리 회로 영역에 형성하면서, 해당 레지스트에 의해, 상기 주변 회로 영역에 상기 로직용 더미 전극층을 그대로 잔존시키는 더미 메모리 게이트 구조체 형성 공정과,
    상기 메모리 회로 영역의 상기 더미 메모리 게이트 구조체의 대향하는 측벽을 따라 측벽 절연막을 형성하는 측벽 절연막 형성 공정과,
    상기 메모리 회로 영역 및 상기 주변 회로 영역에 걸쳐 층 형상의 메모리용 더미 전극층을 형성한 후, 패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 메모리용 더미 전극층을 제거하고, 상기 메모리 회로 영역에 상기 메모리용 더미 전극층을 잔존시키는 제2 더미 전극층 형성 공정과,
    패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 로직용 더미 전극층을 패터닝함으로써, 상기 반도체 기판 위에 더미 로직 게이트 전극을 형성하면서, 상기 메모리 회로 영역의 상기 메모리용 더미 전극층을 에치 백함으로써, 상기 더미 메모리 게이트 구조체의 하나의 상기 측벽 절연막을 따라 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성함과 함께, 상기 더미 메모리 게이트 구조체의 다른 상기 측벽 절연막을 따라 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성하는 더미 게이트 전극 형성 공정과,
    상기 메모리 회로 영역 및 상기 주변 회로 영역에 층간 절연층을 형성한 후, 상기 층간 절연층을 가공하여, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극의 각 선단을 상기 층간 절연층으로부터 외부로 노출시키는 전극 노출 공정과,
    상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극을 제거한 후, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극이 형성되어 있던 각 공간에, 층 형상의 절연막을 형성한 후, 각 상기 공간의 상기 절연막으로 둘러싸인 전극 형성 공간에, 금속 재료를 포함한 메탈 메모리 게이트 전극, 메탈 제1 선택 게이트 전극, 메탈 제2 선택 게이트 전극, 및 메탈 로직 게이트 전극을 형성하는 메탈 게이트 전극 형성 공정
    을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제7항 또는 제9항에 있어서,
    상기 더미 게이트 전극 형성 공정에서 형성되는 상기 더미 제1 선택 게이트 전극 및 상기 더미 제2 선택 게이트 전극은, 상기 제2 더미 전극층 형성 공정에서 형성되는 상기 메모리용 더미 전극층의 막 두께를 조정함으로써 원하는 폭으로 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제1 선택 게이트 구조체 및 제2 선택 게이트 구조체 간에 메모리 게이트 구조체가 배치된 메모리 셀이 형성되는 메모리 회로 영역과,
    로직 게이트 구조체를 갖는 주변 회로가 형성되는 주변 회로 영역
    을 구비한 반도체 집적 회로 장치의 제조 방법으로서,
    패터닝된 하부 메모리 게이트 절연막, 전하 축적층 및 더미 메모리 게이트 전극이 반도체 기판 위에 순서대로 적층 형성된 더미 메모리 게이트 구조체가 상기 메모리 회로 영역에 설치된 후, 상기 더미 메모리 게이트 구조체의 대향하는 측벽을 따라 측벽 절연막을 형성하는 측벽 절연막 형성 공정과,
    상기 메모리 회로 영역 및 상기 주변 회로 영역에 층 형상의 로직용 더미 전극층을 형성하는 더미 전극층 형성 공정과,
    패터닝된 레지스트를 이용하여, 상기 주변 회로 영역의 상기 로직용 더미 전극층을 패터닝함으로써, 상기 반도체 기판 위에 더미 로직 게이트 전극을 형성하면서, 상기 메모리 회로 영역의 상기 로직용 더미 전극층을 에치 백함으로써, 상기 더미 메모리 게이트 구조체의 하나의 상기 측벽 절연막을 따라 사이드 월 형상의 더미 제1 선택 게이트 전극을 형성함과 함께, 상기 더미 메모리 게이트 구조체의 다른 상기 측벽 절연막을 따라 사이드 월 형상의 더미 제2 선택 게이트 전극을 형성하는 더미 게이트 전극 형성 공정과,
    상기 메모리 회로 영역 및 상기 주변 회로 영역에 층간 절연층을 형성한 후, 상기 층간 절연층을 가공하여, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극의 각 선단을 상기 층간 절연층으로부터 외부로 노출시키는 전극 노출 공정과,
    상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극을 제거한 후, 상기 더미 메모리 게이트 전극, 상기 더미 제1 선택 게이트 전극, 상기 더미 제2 선택 게이트 전극, 및 상기 더미 로직 게이트 전극이 형성되어 있던 각 공간에, 층 형상의 절연막을 형성한 후, 각 상기 공간의 상기 절연막으로 둘러싸인 전극 형성 공간에, 금속 재료를 포함한 메탈 메모리 게이트 전극, 메탈 제1 선택 게이트 전극, 메탈 제2 선택 게이트 전극, 및 메탈 로직 게이트 전극을 형성하는 메탈 게이트 전극 형성 공정
    을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제8항 또는 제11항에 있어서,
    상기 더미 게이트 전극 형성 공정 후에는,
    상기 주변 회로 영역을 레지스트로 덮고, 상기 메모리 회로 영역의 상기 더미 제1 선택 게이트 전극 및 상기 더미 제2 선택 게이트 전극을 소정량 제거하여, 상기 더미 제1 선택 게이트 전극 및 상기 더미 제2 선택 게이트 전극의 폭을 조정하는 더미 전극 조정 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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