CN107851581A - 存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法 - Google Patents

存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法 Download PDF

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Abstract

在本发明的存储器单元(1)中，通过设置依次层叠形成下部存储器栅极绝缘膜(10)、电荷存储层(EC)、上部存储器栅极绝缘膜(11)及金属存储器栅极(MG)的存储器栅极构造体(2)、和沿着设置在存储器栅极构造体(2)的侧壁的一侧壁隔板(8a)具有金属第一选择栅极(DG)的第一选择栅极构造体(3)、和沿着设置在存储器栅极构造体(2)的侧壁的另一侧壁隔板(8b)具有金属第二选择栅极(SG)的第二选择栅极构造体(4)，能够由与金属逻辑栅极(LG1)相同的金属材料形成金属存储器栅极(MG)、金属第一选择栅极(DG)及金属第二选择栅极(SG)，从而在半导体基板上形成由金属材料构成的金属逻辑栅极(LG1)的一系列的制造工序中能够形成存储器单元。

Description

存储器单元、半导体集成电路装置及半导体集成电路装置的 制造方法
技术领域
本发明涉及一种存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法。
背景技术
现有技术中，特开2011-129816号公报(专利文献1)中公开了一种在两个选择栅极构造体之间配置有存储器栅极构造体的存储器单元(专利文献1，参照图15)。实际上，该存储器单元包括连接有位线的漏极区域和连接有源极线的源极区域，在所述漏极区域与源极区域之间的半导体基板上，依次配置而形成有第一选择栅极构造体、存储器栅极构造体及第二选择栅极构造体。具有这种结构的存储器单元中，在存储器栅极构造体上设置有电荷存储层，通过向所述电荷存储层注入电荷来写入数据，或者通过抽出电荷存储层内的电荷来擦除数据。
实际上，在这种存储器单元中，向电荷存储层注入电荷时，在与源极线连接的第二选择栅极构造体中阻断电压的同时，通过第一选择栅极构造体向存储器栅极构造体的沟道层施加来自位线的低电压的位电压。此时，存储器栅极构造体中，在存储器栅极上被施加高电压的存储器栅电压，通过基于位电压与存储器栅电压之间的电压差产生的量子隧道效应，向电荷存储层注入电荷。
现有技术文献
专利文献
专利文献1：特开2011-129816号公报
发明内容
发明要解决的课题
但是，在驱动这样的存储器单元的MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管结构的周边电路中，当适用例如由添加有杂质的多晶硅形成的逻辑栅极时，在逻辑栅极上施加电压时在所述逻辑栅极内形成耗尽层。因此，在这样的周边电路中，耗尽层的寄生电容直接串联连接到栅极电容，因此即使形成非常薄的栅极绝缘膜，也会存在有效的栅极绝缘膜厚度相当于耗尽层的量变厚的问题。因此，近年来，为了防止在逻辑栅极内形成耗尽层，利用由金属材料形成逻辑栅极的周边电路。
但是，将例如存储器栅极构造体、第一选择栅极构造体、第二选择栅极构造体的各电极上使用多晶硅的存储器单元和具有由金属材料形成的金属逻辑栅极的周边电路形成在相同的半导体基板上时，由于存储器单元和周边电路中使用的部件不同，因此除了形成周边电路的制造工序之外，还需要形成存储器单元的制造工序。
因此，本发明是考虑上述的问题而提出的，其目的在于提供一种在半导体基板上形成由金属材料构成的金属逻辑栅极的一系列的制造工序中能够形成的存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法。
为解决课题的技术手段
用于解决上述问题的本发明的存储器单元，在与具有包括金属材料的金属逻辑栅极的周边电路相同的半导体基板上形成，其特征在于，包括：漏极区域，形成在所述半导体基板表面，连接有位线；源极区域，形成在所述半导体基板表面，连接有源极线；存储器栅极构造体，形成在所述漏极区域与所述源极区域之间，且在所述半导体基板上依次层叠形成下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及包括所述金属材料的金属存储器栅极；第一选择栅极构造体，在所述漏极区域与所述存储器栅极构造体之间的所述半导体基板上，夹着第一选择栅极绝缘膜形成包括所述金属材料的金属第一选择栅极，且与所述存储器栅极构造体的一侧壁夹着一侧壁隔板邻接；第二选择栅极构造体，在所述源极区域与所述存储器栅极构造体之间的所述半导体基板上，夹着第二选择栅极绝缘膜形成包括所述金属材料的金属第二选择栅极，且与所述存储器栅极构造体的另一侧壁夹着另一侧壁隔板邻接。
所述一侧壁隔板由一侧壁绝缘膜和第一选择栅极侧壁绝缘膜构成，所述一侧壁绝缘膜沿所述存储器栅极构造体的一侧壁形成，所述第一选择栅极侧壁绝缘膜沿所述第一选择栅极构造体的侧壁形成，且与所述第一选择栅极绝缘膜一体地形成。所述另一侧壁隔板由另一侧壁绝缘膜和第二选择栅极侧壁绝缘膜构成，所述另一侧壁绝缘膜沿所述存储器栅极构造体的另一侧壁形成，所述第二选择栅极侧壁绝缘膜沿所述第二选择栅极构造体的侧壁形成，且与所述第二选择栅极绝缘膜一体地形成。所述第一选择栅极侧壁绝缘膜和所述第二选择栅极侧壁绝缘膜由与所述侧壁绝缘膜的绝缘材料不同的绝缘材料形成，所述侧壁绝缘膜由介电常数小于所述第一选择栅极侧壁绝缘膜和所述第二选择栅极侧壁绝缘膜的绝缘材料形成。
设置有一存储器栅极侧壁绝缘膜，其在所述金属存储器栅极与所述一侧壁隔板之间沿所述侧壁隔板形成，且与所述上部存储器栅极绝缘膜一体地形成。设置有另一存储器栅极侧壁绝缘膜，其在所述金属存储器栅极与所述另一侧壁隔板之间沿所述侧壁隔板形成，且与所述上部存储器栅极绝缘膜一体地形成。
此外，本发明的半导体集成电路装置为连接有位线和源极线的存储器单元以矩阵状配置的半导体集成电路装置，其特征在于，所述存储器单元为上述的存储器单元，在配置有所述存储器单元的存储器电路区域的周边，具有设置有所述周边电路的周边电路区域。
此外，根据本发明的第一实施方式的半导体集成电路装置的制造方法为包括存储器电路区域和周边电路区域的半导体集成电路装置的制造方法，在所述存储器电路区域中形成在第一选择栅极构造体与第二选择栅极构造体之间配置存储器栅极构造体的存储器单元，在所述周边电路区域中形成具有逻辑栅极构造体的周边电路，所述方法包括以下工序：第一虚拟电极层形成工序，在所述存储器电路区域的半导体基板上依次形成层状的下部存储器栅极绝缘膜和电荷存储层，然后在所述存储器电路区域的所述电荷存储层上和所述周边电路区域的半导体基板上依次层叠形成层状的第一绝缘膜和逻辑用虚拟电极层；虚拟存储器栅极构造体形成工序，利用被图案化的抗蚀剂对所述存储器电路区域的所述逻辑用虚拟电极层、所述第一绝缘膜、所述电荷存储层及所述下部存储器栅极绝缘膜进行图案化，从而在所述存储器电路区域形成依次层叠形成被图案化的所述下部存储器栅极绝缘膜、所述电荷存储层、上部存储器栅极绝缘膜及虚拟存储器栅极的虚拟存储器栅极构造体，同时利用所述抗蚀剂在所述周边电路区域使所述第一绝缘膜和所述逻辑用虚拟电极层按原样残留；侧壁绝缘膜形成工序，沿所述存储器电路区域的所述虚拟存储器栅极构造体的相对的侧壁形成侧壁绝缘膜；第二虚拟电极层形成工序，在所述存储器电路区域和所述周边电路区域形成层状的第二绝缘膜，在所述虚拟存储器栅极构造体的相对的侧壁分别形成由所述侧壁绝缘膜和所述第二绝缘膜构成的侧壁隔板，然后在所述第二绝缘膜上层叠形成层状的存储器用虚拟电极层，利用被图案化的抗蚀剂依次除去所述周边电路区域的所述存储器用虚拟电极层和所述第二绝缘膜，从而在所述存储器电路区域残留所述第二绝缘膜和所述存储器用虚拟电极层；虚拟栅极形成工序，通过利用被图案化的抗蚀剂对所述周边电路区域的所述逻辑用虚拟电极层和所述第一绝缘膜进行图案化，由此形成在所述半导体基板上夹着逻辑栅极绝缘膜层叠形成虚拟逻辑栅极的虚拟逻辑栅极构造体，同时通过对所述存储器电路区域的所述存储器用虚拟电极层和所述第二绝缘膜进行回蚀，沿所述虚拟存储器栅极构造体的一所述侧壁隔板形成侧墙状的虚拟第一选择栅极，在所述虚拟第一选择栅极的下部残留所述第二绝缘膜而形成第一选择栅极绝缘膜，同时沿所述虚拟存储器栅极构造体的另一所述侧壁隔板形成侧墙状的虚拟第二选择栅极，在所述虚拟第二选择栅极的下部残留所述第二绝缘膜而形成第二选择栅极绝缘膜；电极露出工序，在所述存储器电路区域和所述周边电路区域形成层间绝缘层后，对所述层间绝缘层进行加工，使得所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各前端从所述层间绝缘层向外部露出；金属栅极形成工序，除去所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极后，在曾形成有所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的电极形成空间，形成包括金属材料的金属存储器栅极、金属第一选择栅极、金属第二选择栅极及金属逻辑栅极。
此外，根据本发明的第二实施方式的半导体集成电路装置的制造方法为包括存储器电路区域和周边电路区域的半导体集成电路装置的制造方法，在所述存储器电路区域中形成在第一选择栅极构造体与第二选择栅极构造体之间配置存储器栅极构造体的存储器单元，在所述周边电路区域中形成具有逻辑栅极构造体的周边电路，其特征在于，所述方法包括以下工序：侧壁绝缘膜形成工序，在存储器电路区域设置半导体基板上依次层叠形成被图案化的下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及虚拟存储器栅极的虚拟存储器栅极构造体后，沿所述虚拟存储器栅极构造体的相对的侧壁形成侧壁绝缘膜；虚拟电极层形成工序，在所述存储器电路区域和所述周边电路区域形成层状的绝缘膜，在所述虚拟存储器栅极构造体的相对的侧壁分别形成由所述侧壁绝缘膜和所述绝缘膜构成的侧壁隔板，然后在所述绝缘膜上层叠形成层状的逻辑用虚拟电极层；虚拟栅极形成工序，通过利用被图案化的抗蚀剂对所述周边电路区域的所述逻辑用虚拟电极层和所述绝缘膜进行图案化，形成在所述半导体基板上夹着逻辑栅极绝缘膜层叠形成虚拟逻辑栅极的虚拟逻辑栅极构造体，同时通过对所述存储器电路区域的所述逻辑用虚拟电极层和所述绝缘膜进行回蚀，沿所述虚拟存储器栅极构造体的一所述侧壁隔板形成侧墙状的虚拟第一选择栅极，在所述虚拟第一选择栅极的下部残留所述绝缘膜而形成第一选择栅极绝缘膜，同时沿所述虚拟存储器栅极构造体的另一所述侧壁隔板形成侧墙状的虚拟第二选择栅极，在所述虚拟第二选择栅极的下部残留所述绝缘膜而形成第二选择栅极绝缘膜；电极露出工序，在所述存储器电路区域和所述周边电路区域形成层间绝缘层后，对所述层间绝缘层进行加工，使得所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各前端从所述层间绝缘层向外部露出；金属栅极形成工序，除去所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极后，在曾形成有所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的电极形成空间，形成包括金属材料的金属存储器栅极、金属第一选择栅极、金属第二选择栅极及金属逻辑栅极。
此外，根据本发明的第三实施方式的半导体集成电路装置的制造方法为包括存储器电路区域和周边电路区域的半导体集成电路装置的制造方法，在所述存储器电路区域中形成在第一选择栅极构造体与第二选择栅极构造体之间配置存储器栅极构造体的存储器单元，在所述周边电路区域中形成具有逻辑栅极构造体的周边电路，其特征在于，所述方法包括以下工序：第一虚拟电极层形成工序，在所述存储器电路区域的半导体基板上依次形成层状的下部存储器栅极绝缘膜和电荷存储层，然后在所述存储器电路区域的所述电荷存储层上和所述周边电路区域的半导体基板上形成层状的逻辑用虚拟电极层；虚拟存储器栅极构造体形成工序，利用被图案化的抗蚀剂对所述存储器电路区域的所述逻辑用虚拟电极层、所述电荷存储层及所述下部存储器栅极绝缘膜进行图案化，从而在所述存储器电路区域形成依次层叠形成被图案化的所述下部存储器栅极绝缘膜、所述电荷存储层及虚拟存储器栅极的虚拟存储器栅极构造体，同时通过所述抗蚀剂在所述周边电路区域使所述逻辑用虚拟电极层按原样残留；侧壁绝缘膜形成工序，沿所述存储器电路区域的所述虚拟存储器栅极构造体的相对的侧壁形成侧壁绝缘膜；第二虚拟电极层形成工序，在所述存储器电路区域和所述周边电路区域形成层状的存储器用虚拟电极层，然后利用被图案化的抗蚀剂除去所述周边电路区域的所述存储器用虚拟电极层，从而在所述存储器电路区域残留所述存储器用虚拟电极层；虚拟栅极形成工序，通过利用被图案化的抗蚀剂对所述周边电路区域的所述逻辑用虚拟电极层进行图案化，在所述半导体基板上形成虚拟逻辑栅极，同时通过对所述存储器电路区域的所述存储器用虚拟电极层进行回蚀，沿所述虚拟存储器栅极构造体的一所述侧壁绝缘膜形成侧墙状的虚拟第一选择栅极，同时沿所述虚拟存储器栅极构造体的另一所述侧壁绝缘膜形成侧墙状的虚拟第二选择栅极；电极露出工序，在所述存储器电路区域和所述周边电路区域形成层间绝缘层后，对所述层间绝缘层进行加工，使得所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各前端从所述层间绝缘层向外部露出；金属栅极形成工序，除去所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极后，在曾形成有所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各空间，形成层状的绝缘膜，然后在被各所述空间的所述绝缘膜包围的电极形成空间，形成包括金属材料的金属存储器栅极、金属第一选择栅极、金属第二选择栅极及金属逻辑栅极。
此外，根据本发明的第四实施方式的半导体集成电路装置的制造方法，其为包括存储器电路区域和周边电路区域的半导体集成电路装置的制造方法，在所述存储器电路区域中形成在第一选择栅极构造体与第二选择栅极构造体之间配置存储器栅极构造体的存储器单元，在所述周边电路区域中形成具有逻辑栅极构造体的周边电路，其特征在于，所述方法包括以下工序：侧壁绝缘膜形成工序，在存储器电路区域设置半导体基板上依次层叠形成被图案化的下部存储器栅极绝缘膜、电荷存储层及虚拟存储器栅极的虚拟存储器栅极构造体后，沿所述虚拟存储器栅极构造体的相对的侧壁形成侧壁绝缘膜；虚拟电极层形成工序，在所述存储器电路区域和所述周边电路区域形成层状的逻辑用虚拟电极层；虚拟栅极形成工序，通过利用被图案化的抗蚀剂对所述周边电路区域的所述逻辑用虚拟电极层进行图案化，在所述半导体基板上形成虚拟逻辑栅极，同时通过对所述存储器电路区域的所述逻辑用虚拟电极层进行回蚀，沿所述虚拟存储器栅极构造体的一所述侧壁绝缘膜形成侧墙状的虚拟第一选择栅极，同时沿所述虚拟存储器栅极构造体的另一所述侧壁绝缘膜形成侧墙状的虚拟第二选择栅极；电极露出工序，在所述存储器电路区域和所述周边电路区域形成层间绝缘层后，对所述层间绝缘层进行加工，使得所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各前端从所述层间绝缘层向外部露出；金属栅极形成工序，除去所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极后，在曾形成有所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各空间，形成层状的绝缘膜，然后在被各所述空间的所述绝缘膜包围的电极形成空间，形成包括金属材料的金属存储器栅极、金属第一选择栅极、金属第二选择栅极及金属逻辑栅极。
并且，根据上述的制造方法，在所述存储器电路区域形成存储器单元，所述存储器单元包括：所述存储器栅极构造体，在所述半导体基板上依次层叠形成所述下部存储器栅极绝缘膜、所述电荷存储层、所述上部存储器栅极绝缘膜及所述金属存储器栅极；所述第一选择栅极构造体，在所述半导体基板上夹着所述第一栅极绝缘膜形成所述金属第一选择栅极，且在所述存储器栅极构造体的一侧壁夹着一所述侧壁隔板邻接；所述第二选择栅极构造体，在所述半导体基板上夹着所述第二选择栅极绝缘膜形成所述金属第二选择栅极，且在所述存储器栅极构造体的另一侧壁夹着另一所述侧壁隔板邻接，在所述周边电路区域，在所述半导体基板上夹着所述逻辑栅极绝缘膜形成所述金属逻辑栅极。
发明的效果
在本发明的存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法中，能够由与金属逻辑栅极相同的金属材料形成金属存储器栅极、金属第一选择栅极及金属第二选择栅极，从而能够提供在半导体基板上形成由金属材料构成的金属逻辑栅极的一系列的制造工序中能够形成的存储器单元。
附图说明
图1是示出第一实施方式的存储器单元的剖面结构的示意图。
图2是示出第一实施方式的半导体集成电路装置的剖面结构的示意图。
图3A是示出图2所示的半导体集成电路装置的制造工序(1)的示意图，图3B是示出图2所示的半导体集成电路装置的制造工序(2)的示意图，图3C是示出半导体集成电路装置的制造工序(3)的示意图。
图4A是示出图2所示的半导体集成电路装置的制造工序(4)的示意图，图4B是示出图2所示的半导体集成电路装置的制造工序(5)的示意图，图4C是示出图2所示的半导体集成电路装置的制造工序(6)的示意图。
图5A是示出图2所示的半导体集成电路装置的制造工序(7)的示意图，图5B是示出图2所示的半导体集成电路装置的制造工序(8)的示意图。
图6A是示出图2所示的半导体集成电路装置的制造工序(9)的示意图，图6B是示出图2所示的半导体集成电路装置的制造工序(10)的示意图。
图7是示出第二实施方式的半导体集成电路装置的剖面结构的示意图。
图8A是示出图7所示的半导体集成电路装置的制造工序(1)的示意图，图8B是示出图7所示的半导体集成电路装置的制造工序(2)的示意图。
图9是示出第三实施方式的存储器单元的剖面结构的示意图。
图10是示出第三实施方式的半导体集成电路装置的剖面结构的示意图。
图11A是示出图10所示的半导体集成电路装置的制造工序(1)的示意图，图11B是示出图10所示的半导体集成电路装置的制造工序(2)的示意图，图11C是示出图10所示的半导体集成电路装置的制造工序(3)的示意图。
图12A是示出图10所示的半导体集成电路装置的制造工序(4)的示意图，图12B是示出图10所示的半导体集成电路装置的制造工序(5)的示意图，图12C是示出图10所示的半导体集成电路装置的制造工序(6)的示意图。
图13A是示出图10所示的半导体集成电路装置的制造工序(7)的示意图，图13B是示出图10所示的半导体集成电路装置的制造工序(8)的示意图。
图14是示出第四实施方式的半导体集成电路装置的剖面结构的示意图。
图15A是示出图14所示的半导体集成电路装置的制造工序(1)的示意图，图15B是示出图14所示的半导体集成电路装置的制造工序(2)的示意图。
具体实施方式
以下，对本发明的实施方式进行说明。并且，按照以下的顺序进行说明。
<1.第一实施方式>
1-1.第一实施方式的存储器单元的结构
1-2.数据的写入方法
1-2-1.第一写入方法
1-2-2.第二写入方法
1-3.其他动作
1-4.第一实施方式的半导体集成电路装置的结构
1-5.第一实施方式的半导体集成电路装置的制造方法
1-6.作用及效果
<2.第二实施方式>
2-1.第二实施方式的半导体集成电路装置的结构
2-2.第二实施方式的半导体集成电路装置的制造方法
2-3.作用及效果
<3.第三实施方式>
3-1.第三实施方式的存储器单元的结构
3-2.第三实施方式的半导体集成电路装置的结构
3-3.第三实施方式的半导体集成电路装置的制造方法
3-4.作用及效果
<4.第四实施方式>
4-1.第四实施方式的半导体集成电路装置的结构
4-2.第四实施方式的半导体集成电路装置的制造方法
4-3.作用及效果
<5.其他实施方式>
(1)第一实施方式
(1-1)第一实施方式的存储器单元的结构
在图1中，1表示本发明的存储器单元。在存储器单元1中，例如在注入P型杂质的半导体基板W上形成有具有N型的晶体管结构的存储器栅极构造体2、具有N型的MOS晶体管结构的第一选择栅极构造体3及同样地具有N型MOS晶体管结构的第二选择栅极构造体4。在半导体基板W表面位于第一选择栅极构造体3的一端的漏极区域6a和位于第二选择栅极构造体4的一端的源极区域6b相隔预定的距离而形成，位线BL连接到漏极区域6a，源极线SL连接到源极区域6b。
并且，在半导体基板W表面，在漏极区域6a形成有低浓度漏极区域，沿第一选择栅极构造体3的侧壁形成的侧墙17a配置在所述低浓度漏极区域上。此外，在半导体基板W表面，在源极区域6b也形成有低浓度源极区域，沿第二选择栅极构造体4的侧壁形成的侧墙17b配置在所述低浓度源极区域上。并且，在漏极区域6a和源极区域6b的各表面分别形成有硅化物层SC。
侧墙17a、17b例如由SiN等形成，通过在制造工序中进行的化学机械研磨(Chemical Mechanical Polishing，CMP)等的平坦化处理，与存储器栅极构造体2的金属存储器栅极MG、第一选择栅极构造体3的金属第一选择栅极DG、第二选择栅极构造体4的金属第二选择栅极SG的各前端一起其前端被平坦化。
并且，在该实施方式中，漏极区域6a内的低浓度漏极区域和源极区域6b内的低浓度源极区域中杂质浓度被设定为超过1.0E19/cm3的值，另一方面，后述的侧壁隔板8a、8b正下方的半导体基板W的与在存储器栅极构造体2正下方形成沟道层的表面区域(例如，距表面50nm深度的区域)相同的表面区域中，杂质浓度被设定为1.0E19/cm3，优选被设定为3.0E19/cm3。
存储器栅极构造体2中，在漏极区域6a的低浓度漏极区域与源极区域6b的低浓度源极区域之间的半导体基板W上，夹着由SiO2等绝缘材料构成的下部存储器栅极绝缘膜10具有例如由氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化铪(HfO2)等构成的电荷存储层EC，进一步，在该电荷存储层EC上夹着由与下部存储器栅极绝缘膜10不同的绝缘材料(例如氧化铪(HfO2)等高k(High-k)、氮化铪硅酸盐(HfSiON))构成的上部栅极绝缘膜11具有金属存储器栅极MG。如此，存储器栅极构造体2具有通过下部栅极绝缘膜10和上部栅极绝缘膜11来电荷存储层EC与半导体基板W和金属存储器栅极MG绝缘的结构。
在此，金属存储器栅极MG例如由铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等N型MOS用金属材料形成，通过在制造工序中进行的CMP等的平坦化处理形成前端被平坦化的前端平坦面2a。此外，金属存储器栅极MG上连接有存储器栅极线MGL，从所述存储器栅极线MGL可被施加预定的电压。
在存储器栅极构造体2中，由绝缘材料构成的侧壁隔板8a沿一侧壁形成，夹着所述侧壁隔板8a邻接有第一选择栅极构造体3。在存储器栅极构造体2与第一选择栅极构造体3之间形成的侧壁隔板8a形成为预定的膜厚度，使存储器栅极构造体2和第一选择栅极构造体3绝缘。实际上，侧壁隔板8a沿存储器栅极构造体2的侧壁形成，且由侧壁绝缘膜13a和第一选择栅极侧壁绝缘膜16a构成，所述侧壁绝缘膜13a由SiO2等绝缘材料构成，所述第一选择栅极侧壁绝缘膜16a形成在所述侧壁绝缘膜13a与第一选择栅极构造体3之间，且由通过与所述侧壁绝缘膜13a不同的工序形成膜的绝缘材料(例如，高k)构成。
在此，当存储器栅极构造体2与第一选择栅极构造体3之间小于5nm时，在金属存储器栅极MG、金属第一选择栅极DG上被施加预定的电压时，侧壁隔板8a可能会产生耐压不良，另一方面，当存储器栅极构造体2与第一选择栅极构造体3之间超过40nm时，在金属存储器栅极MG与金属第一选择栅极DG之间的半导体基板MW(例如，距表面50nm深度的区域(表面区域))中的阻抗上升，从而读取数据时在存储器栅极构造体2与第一选择栅极构造体3之间难以产生读取电流。因此，在该实施方式中，存储器栅极构造体2与第一选择栅极构造体3之间的侧壁隔板8a的宽度优选被设定为5nm以上且40nm以下。在这种情况下，第一选择栅极构造体3与存储器栅极构造体2之间的电容变小，能够提高存取速度。
第一选择栅极构造体3具有第一选择栅极绝缘膜15a，其在侧壁隔板8a与漏极区域6a之间的半导体基板W上，与壁状的第一选择栅极侧壁绝缘膜16a的下端侧壁一体地形成，且由与第一选择栅极侧壁绝缘膜16a相同的材料(例如，高k)形成。在这种情况下，第一选择栅极绝缘膜15a的膜厚度为9nm以下，优选为3nm以下，在所述第一选择栅极绝缘膜15a上形成有金属第一选择栅极DG。金属第一选择栅极DG由与金属存储器栅极MG相同的N型MOS用金属材料(例如，铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等)形成，通过在制造工序中进行的CMP等的平坦化处理形成前端被平坦化的前端平坦面3a。此外，金属第一选择栅极DG上连接有第一选择栅极线DGL，从所述第一选择栅极线DGL可被施加预定的电压。
另一方面，在存储器栅极构造体2的另一侧壁也形成由绝缘材料构成的侧壁隔板8b，夹着所述侧壁隔板8b邻接有第二选择栅极构造体4。在存储器栅极构造体2与第二选择栅极构造体4之间形成的侧壁隔板8b也形成为与一方的侧壁隔板8a相同的膜厚度，使存储器栅极构造体2和第二选择栅极构造体4绝缘。实际上，侧壁隔板8b沿存储器栅极构造体2的侧壁形成，且由侧壁绝缘膜13b和第二选择栅极侧壁绝缘膜16b构成，所述侧壁绝缘膜13b由SiO2等绝缘材料构成，所述第二选择栅极侧壁绝缘膜16b形成在所述侧壁绝缘膜13b与第二选择栅极构造体4之间，且由通过与所述侧壁绝缘膜13b不同的工序形成膜的绝缘材料(例如，高k)构成。
在此，当存储器栅极构造体2与第二选择栅极构造体4之间小于5nm时，在金属存储器栅极MG、金属第二选择栅极SG上被施加预定的电压时，侧壁隔板8b可能会产生耐压不良，另一方面，当存储器栅极构造体2与第二选择栅极构造体4之间超过40nm时，在金属存储器栅极MG与金属第二选择栅极SG之间的半导体基板MW中的阻抗上升，从而读取数据时在存储器栅极构造体2与第二选择栅极构造体4之间难以产生读取电流。因此，在该实施方式中，存储器栅极构造体2与第二选择栅极构造体4之间的侧壁隔板8b的宽度也优选被设定为5nm以上且40nm以下。进一步，优选地，侧壁绝缘膜13b由介电常数小于第二选择栅极侧壁绝缘膜16b的绝缘材料形成。在这种情况下，第二选择栅极构造体4与存储器栅极构造体2之间的电容变小，能够提高存取速度。
第二选择栅极构造体4具有第二选择栅极绝缘膜15b，其在侧壁隔板8b与源极区域6b之间的半导体基板W上，与壁状的第二选择栅极侧壁绝缘膜16b的下端侧壁一体地形成，且由与第二选择栅极侧壁绝缘膜16b相同的绝缘材料(例如，高k)形成。在这种情况下，第二选择栅极绝缘膜15b的膜厚度为9nm以下，优选为3nm以下，在所述第二选择栅极绝缘膜15b上形成有金属第二选择栅极SG。金属第二选择栅极SG由与金属存储器栅极MG相同的N型MOS用金属材料(例如，铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等)形成，通过在制造工序中进行的CMP等的平坦化处理形成前端被平坦化的前端平坦面4a。此外，金属第二选择栅极SG上连接有第二选择栅极线SGL，从所述第二选择栅极线SGL可别施加预定的电压。
在此，在存储器单元1中，金属第一选择栅极DG的前端平坦面3a、金属第二选择栅极SG的前端平坦面4a、金属存储器栅极MG的前端平坦面2a、侧壁隔板8a、8b的前端平坦面及侧墙17a、17b的前端平坦面全部位于相同的高度位置，没有形成突出的区域，相应地能够实现小型化。
此外，在该存储器单元1中，利用金属材料形成金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG，因此在相同的半导体基板W上形成周边电路的金属逻辑栅极(未示出)时，也可以利用形成所述金属逻辑栅极的金属材料形成所述金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。进一步，在存储器单元1中，金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG由预定的金属材料形成，从而能够防止所述金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG内形成耗尽层。
(1-2)数据的写入方法
顺便说一下，具有这种结构的存储器单元1中，通过(ⅰ)在执行数据的写入动作之前，在与金属存储器栅极MG相对的半导体基板W中，从形成沟道层的载体所存在的区域(以下，称为沟道层形成载体区域)排除所述载体(以下，将该动作称为载体排除动作)，然后执行数据的写入动作的第一写入方法和(ⅱ)不进行载体排除动作而执行数据的写入动作的第二写入方法中的任意一种方法，进行数据的写入动作。
(1-2-1)第一写入方法
在此，在第一写入方法中，当执行载体排除动作时，对于第一选择栅极构造体3，例如从第一选择栅极线DGL向金属第一选择栅极DG施加1.5V的第一选择栅电压，从位线BL向漏极区域6a施加0V的位电压。由此，第一选择栅极构造体3中，与金属第一选择栅极DG相对的半导体基板W表面成为导通状态，连接有位线BL的漏极区域6a和与存储器栅极构造体2相对的半导体基板W的沟道层形成载体区域电连接。
此外，在该实施方式中，对于第二选择栅极构造体4，例如从第二选择栅极线SGL向金属第二选择栅极SG施加1.5V的第二选择栅电压，从源极线SL向源极区域6b施加0V的源电压。由此，第二选择栅极构造体4中，与金属第二选择栅极SG相对的半导体基板W表面成为导通状态，连接有源极线SL的源极区域6b和与存储器栅极构造体2相对的半导体基板W的沟道层形成载体区域电连接。
再加上，在存储器单元1中，例如，半导体基板W上施加与位电压和源电压相同的0V的基板电压的同时，从存储器栅极线MGL向存储器栅极构造体2的金属存储器栅极MG施加-2V的载体排除电压。在此，金属存储器栅极MG上施加的载体排除电压是以与存储器栅极构造体2相对的半导体基板W中形成沟道层的阈值电压Vth为基准来确定。在这种情况下，载体排除电压为数据的写入状态时和数据的擦除状态时位移的阈值电压Vth的范围外的电压值，且被设定为向金属存储器栅极MG上施加时不形成沟道层的电压值。
由此，在存储器单元1中，通过在金属存储器栅极MG上被施加的载体排除电压，将沟道层形成载体区域中诱发的载体(此时为电子)从所述沟道层形成载体区域引导至漏极区域6a和/或源极区域6b，从所述沟道层形成载体区域逐出载体。由此，在存储器单元1中，在存储器栅极构造体2正下方的半导体基板W上不形成沟道层而成为少数载体枯竭的状态。
并且，在存储器单元1中，即使通过在金属存储器栅极MG上被施加低于(浅于)电荷存储槽EC中没有存储有电子(或存储有空穴)时的低(浅的)的阈值电压的载体排除电压而存储器单元1成为耗尽状态，通过将存储器栅极构造体2正下方的半导体基板W的沟道层形成载体区域中诱发的载体从所述沟道层形成载体区域排除，成为不形成沟道层而是少数载体枯竭的状态。
然后，向存储器单元1的电荷存储层EC注入电荷时，从存储器栅极线MGL向存储器栅极构造体2的金属存储器栅极MG可施加12V的电荷存储栅电压。此时，对于第二选择栅极构造体4，从第二选择栅极线SGL向金属第二选择栅极SG可施加0V的栅极截止电压，从源极线SL向源极区域6b可施加0V的源极截止电压，阻断连接有源极线SL的源极区域6b与存储器栅极构造体2的沟道层形成载体区域的电连接，可阻止从源极线SL向存储器栅极构造体2的沟道层形成载体区域的电压的施加。
另一方面，对于第一选择栅极构造体3，从第一选择栅极线DGL向金属第一选择栅极DG可施加1.5V的第一选择栅电压，从位线BL向漏极区域6a可施加0V的电荷存储位电压，使得连接有位线BL的漏极区域6a与存储器栅极构造体2的沟道层形成载体区域电连接。并且，此时，半导体基板W上可被施加与电荷存储位电压相同的0V的基板电压。
在存储器栅极构造体2中，由于半导体基板W的沟道层形成载体区域与漏极区域6a电连接，沟道层形成载体区域中被诱发载体，从而与电荷存储位电压相同的0V的沟道层通过载体可形成在半导体基板W表面。因此，在存储器栅极构造体2中，金属存储器栅极MG与沟道层之间产生12V的大的电压差(12V)，通过因大的电压差而产生的量子隧道效应可向电荷存储层EC内注入电荷，可成为写入数据的状态。
另一方面，当金属存储器栅极MG上被施加高电压的电荷存储栅电压时，向存储器单元1的电荷存储层EC不注入电荷的情况下，无需像现有技术一样与高电压的电荷存储栅电压匹配地向位线BL施加高电压的位电压，而仅通过第一选择栅极构造体3阻断位线BL与存储器栅极构造体2正下方的半导体基板W的沟道层形成载体区域的电连接，且通过第二选择栅极构造体4阻断源极线SL与存储器栅极构造体2正下方的所述沟道层形成载体区域的电连接，可阻止向存储器栅极构造体2的电荷存储层EC的电荷注入。
在这种情况下，不写入数据的存储器单元1中，例如从第一选择栅极线DGL向金属第一选择栅极DG可被施加1.5V的第一选择栅电压，从位线BL向漏极区域6a可被施加1.5V的截止电压。由此，第一选择栅极构造体3成为非导通状态(截止状态)，连接有位线BL的漏极区域6a与存储器栅极构造体2正下方的半导体基板W的沟道层形成载体区域的电连接可被阻断。
此外，此时，在不写入数据的存储器单元1中，例如从第二选择栅极线SGL向金属第二选择栅极SG可被施加0V的栅极截止电压，从源极线SL向源极区域6b可被施加0V的源极截止电压。由此，第二选择栅极构造体4成为非导通状态(截止状态)，连接有源极线SL的源极区域6b与存储器栅极构造体2正下方的半导体基板W的沟道层形成载体区域的电连接可被阻断。并且，半导体基板W上被施加与电荷存储位电压相同的0V的基板电压。
此时，在存储器单元1的存储器栅极构造体2中，通过载体排除动作预先成为在沟道层形成载体区域内少数载体枯竭的状态，在该状态下两侧的第一选择栅极构造体3和第二选择栅极构造体4的正下方的半导体基板W成为非导通状态，从而在存储器栅极构造体2正下方的半导体基板W形成不存在电荷的耗尽层。
由此，在不写入数据的存储器单元1中，上部栅极绝缘膜11、电荷存储层EC及下部栅极绝缘膜10的三层的构成部分中电压下降，在金属存储器栅极MG和半导体基板W表面产生电压差，进一步从半导体基板W表面至预定的深度所形成的耗尽层中电压值下降，最终可成为0V的基板电压。
在该实施方式中，在存储器栅极构造体2中，即使在金属存储器栅极MG上被施加12V的电荷存储栅电压，金属存储器栅极MG和半导体基板W表面的电压差约为3.5V(例如，平带电压Vfb为0V，存储器栅电压Vg为12V，半导体基板W的受体浓度Na为2.0E17/cm3，上部存储器栅极绝缘膜11的膜厚度为2nm，电荷存储层EC的膜厚度为12nm，下部存储器栅极绝缘膜的膜厚度为2nm时)，在金属存储器栅极MG和半导体基板W表面之间不产生发生量子隧道效应所需的大的电压差，从而能够阻止向电荷存储层EC的电荷注入。
再加上，在存储器单元1中，在存储器栅极构造体2与第一选择栅极构造体3之间的半导体基板W的区域，没有形成杂质浓度高的杂质扩散区域，因此在存储器栅极构造体2与第一选择栅极构造体3之间的半导体基板W中能够可靠地形成耗尽层，并通过所述耗尽层，能够阻止存储器栅极构造体2正下方的半导体基板W表面的电位到达第一选择栅极绝缘膜15a，能够防止基于半导体基板W表面的电位的第一选择栅极绝缘膜15a的绝缘破坏。
此外，再加上，在存储器栅极构造体2与第二选择栅极构造体4之间的半导体基板W的区域，也没有形成杂质浓度高的杂质扩散区域，因此能够在存储器栅极构造体2与第二选择栅极构造体4之间的半导体基板W中能够可靠地形成耗尽层，并通过所述耗尽层，能够阻止存储器栅极构造体2正下方的半导体基板W表面的电位到达第二选择栅极绝缘膜15b，能够防止基于半导体基板W表面的电位的第二选择栅极绝缘膜15b的绝缘破坏。
并且，对于上述的载体排除动作，例如还可以通过第二选择栅极构造体4阻断沟道层形成载体区域与源极区域6b的电连接，将沟道层形成载体区域内的载体输送到漏极区域6a，或者，通过第一选择栅极构造体3阻断沟道层形成载体区域与漏极区域6a的电连接，将沟道层形成载体区域内的电荷输送到源极区域6a，从沟道层形成载体区域排除载体。
(1-2-2)第二写入方法
在第二写入方法中，向存储器单元1写入数据时，除了不执行载体排除动作之外，其余与“(1-2-1)第一写入方法”相同，因此省略其说明。另一方面，当金属存储器栅极MG上施加高电压的电荷存储栅电压时，在不向存储器单元1的电荷存储层EC注入电荷的情况下，通过从存储器栅极线MGL向金属存储器栅极MG施加12V的电荷存储栅电压，因此电荷存储栅电压会传递至半导体基板W，沿与所述金属存储器栅极MG相对的半导体基板W表面可形成沟道层。
对于该存储器单元1的第二选择栅极构造体4，例如从第二选择栅极线SGL向第二选择栅极SG可施加0V的栅极截止电压，从源极线SL向源极区域6b可施加0V的源极截止电压。由此，第二选择栅极构造体4中，与金属第二选择栅极SG相对的半导体基板W成为非导通状态，从而能够阻断连接有源极线SL的源极区域6b与存储器栅极构造体2的沟道层的电连接。
此外，再加上，对于该存储器单元1的第一选择栅极构造体3，例如从第一选择栅极线DGL向金属第一选择栅极DG可施加1.5V的第一选择栅电压，从位线BL向漏极区域6a可施加1.5V的截止电压。由此，该第一选择栅极构造体3中，与金属第一选择栅极DG相对的半导体基板W成为非导通状态，从而能够阻断连接有位线BL的漏极区域6a与存储器栅极构造体2的沟道层的电连接。
此时，在存储器单元1的存储器栅极构造体2中，两侧的第一选择栅极构造体3和第二选择栅极构造体4的下部中半导体基板W成为非导通状态，从而成为通过金属存储器栅极MG在半导体基板W表面形成的沟道层与漏极区域6a和源极区域6b的电连接被阻断的状态，在所述沟道层的周边可形成耗尽层。
在此，对于由上部存储器栅极绝缘膜11、电荷存储层EC及下部存储器栅极绝缘膜10的三层结构所得到的电容(栅极绝缘膜电容)和形成在半导体基板W内且包围沟道层的耗尽层的电容(耗尽层电容)，可以视为栅极绝缘膜电容和耗尽层电容串联连接的结构，例如假设栅极绝缘膜电容为耗尽层电容的3倍的电容，则沟道层的沟道电位成为9V。
由此，在存储器栅极构造体2中，即使在金属存储器栅极MG上施加12V的电荷存储栅电压，由于在半导体基板W中被耗尽层包围的沟道层的沟道电位成为9V，因此金属存储器栅极MG与沟道层之间的电压差变小为3V，结果不发生量子隧道效应，从而能够阻止向电荷存储层EC的电荷注入。
并且，在存储器单元1中执行所述动作时，有可能动作开始的时间点的沟道电位因存储器单元1中的电荷的存储状态而发生变化。因此，优选地，在数据的写入动作之前，通过使位线BL或源极线SL的电位做成例如为0V，使金属第一选择栅极DG或金属第二选择栅极SG做成例如为1.5V，进一步使金属存储器栅极MG做成例如为1.5V，使得存储器单元1的沟道电位与位线BL或源极线SL的电位一致。在这种情况下，优选地，使沟道电位一致后，使金属第一选择栅极DG或金属第二选择栅极SG恢复为0V的栅极截止电压后转到写入动作。
(1-3)其他动作
并且，在读取动作中，将连接到作为读取的对象的存储器单元1的位线BL预充电为例如1.5V，使源极线SL做成0V，根据存储器单元1中是否流动电流来检测位线BL的电位变化，由此可判断电荷存储层EC中是否存储有电荷。具体而言，在读取数据时，电荷存储在存储器栅极构造体2的电荷存储层EC的情况(写入数据的情况)下，存储器栅极构造体2正下方的半导体基板W成为非导通状态，漏极区域6a与源极区域6b的电连接可被阻断。由此，在读取数据的存储器单元1中，连接到与第一选择栅极构造体3邻接的漏极区域6a的位线BL的1.5V的读取电压可保持原样。
另外，在读取数据时，在存储器栅极构造体2的电荷存储层EC中没有存储有电荷的情况(没有写入有数据的情况)下，存储器栅极构造体2正下方的半导体基板W成为导通状态，漏极区域6a与源极区域6b电连接，结果，通过存储器单元1，0V的源极线SL和1.5V的位线BL电连接。由此，在读取数据的存储器单元1中，位线BL的读取电压被施加到0V的源极线SL，因此施加到位线BL的1.5V的读取电压会下降。因此，在配置有多个存储器单元1的半导体集成电路装置中，可以执行通过检测位线BL的读取电压是否发生变化来判断存储器单元1的电荷存储层EC中是否存储有电荷的数据的读取动作。
顺便说一下，在执行抽出存储器单元1的电荷存储层EC内的电荷的数据擦除动作时，通过从存储器栅极线MGL向金属存储器栅极MG施加-12V的存储器栅电压，由此电荷存储层EC内的电荷被抽出到0V的半导体基板W而数据被擦除。
(1-4)第一实施方式的半导体集成电路装置的结构
具有本发明的存储器单元1的半导体集成电路装置具有多个存储器单元1以矩阵状配置的结构，除了所述多个存储器单元1之外，具有设置有周边电路的结构。图2是示出半导体集成电路装置20中例如设置有一个存储器单元1和两个周边电路L1、L2的区域的剖面结构的示意图。在这种情况下，半导体集成电路装置20包括设置有存储器单元1的存储器电路区域ER1和设置有周边电路L1、L2的周边电路区域ER3，存储器电路区域ER1和周边电路区域ER3通过边界区域ER2分离。此外，在周边电路区域ER3设置有例如形成N型的MOS晶体管结构的周边电路L1的NMOS周边电路区域ER4和形成P型的MOS晶体管结构的周边电路L1的PMOS周边电路区域ER5，在所述NMOS周边电路区域ER4与PMOS周边电路区域ER5之间的半导体基板W表面形成有元件分离层IL2。
并且，对于形成在存储器电路区域ER1的存储器单元1，通过图1进行了说明，因此在此省略对存储器电路区域ER1的说明，下面对边界区域ER2和周边电路区域ER3进行说明。在这种情况下，在设置在周边电路区域ER3的NMOS周边电路区域ER4的半导体基板W表面，以与周边电路区域ER4和PMOS周边电路区域ER5之间的元件分离层IL2相接的方式形成有一杂质扩散区域23a，以与边界区域ER2的元件分离层IL1相接的方式形成有另一杂质扩散区域23b。
在周边电路区域ER3的NMOS周边电路区域ER4中，向在半导体基板W表面上相隔开而形成的杂质扩散区域23a、23b添加N型杂质，在所述杂质扩散区域23a、23b之间的半导体基板W表面上形成有逻辑栅极构造体21a。在逻辑栅极构造体21a中，在半导体基板W上夹着逻辑栅极绝缘膜25a形成有金属逻辑栅极LG1。
在该实施方式中，逻辑栅极绝缘膜25a例如由与存储器单元1的上部存储器栅极绝缘膜11相同的绝缘材料(此时为高k)形成，膜厚度为9nm以下，优选为3nm以下。此外，金属逻辑栅极LG1例如由与金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG相同的金属材料形成，通过在制造工序中进行的CMP等的平坦化处理而前端被平坦化，在与存储器单元1的前端平坦面2a、3a、4a相同的高度位置形成前端平坦面L1a。并且，在该实施方式的情况下，在半导体集成电路装置20中，设置在存储器电路区域ER1的金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG由N型MOS用金属材料(例如，铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等)形成，设置在NMOS周边电路区域ER4的金属逻辑栅极LG1也与所述金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG相同地由N型MOS用金属材料形成。
顺便说一下，在周边电路L1中，在逻辑栅极构造体21a的相对的侧壁上分别形成有例如由SiN等构成的侧墙26，在所述侧墙26的正下方分别形成有杂质扩散区域23a、23b的低浓度区域。此外，在杂质扩散区域23a、23b的各表面上分别形成有硅化物层SC。并且，对于该侧墙26，也与金属逻辑栅极LG1相同地，通过在制造工序中进行的CMP等的平坦化处理而其前端被平坦化。
另一方面，在设置在周边电路区域ER3的PMOS周边电路区域ER5的半导体基板W表面，以与预定的元件分离层IL3相接的方式形成有一杂质扩散区域23c，以与NMOS周边电路区域ER4与PMOS周边电路区域ER5之间的元件分离层IL2相接的方式形成有另一杂质扩散区域23d。此外，在周边电路区域ER3的PMOS周边电路区域ER5中，向在半导体基板W表面相隔开而形成的杂质扩散区域23c、23d添加P型杂质，在所述杂质扩散区域23c、23d之间的半导体基板W表面上形成有逻辑栅极构造体21b。逻辑栅极构造体21b中，在半导体基板W上夹着逻辑栅极绝缘膜25b形成有金属逻辑栅极LG2。
在该实施方式中，逻辑栅极绝缘膜25b例如由与上部存储器栅极绝缘膜11相同的绝缘材料(此时为高k)形成，膜厚度为9nm以下，优选为3nm以下。此外，金属逻辑栅极LG2例如由与金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG不同的功函数的金属材料形成，通过在制造工序中进行的CMP等的平坦化处理而其前端被平坦化，形成前端平坦面L2a。并且，在该实施方式的情况下，设置在PMOS周边电路区域ER5的金属逻辑栅极LG2与由N型MOS用金属材料形成的金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG、一金属逻辑栅极LG1不同，由P型MOS用金属材料(例如，铝(Al)、氮化钛(TiN)等)形成。
顺便说一下，在另一周边电路L2中，也与一周边电路L1相同地，在逻辑栅极构造体21b的相对的侧壁上分别形成有例如由SiN等构成的侧墙27，在所述侧墙27的正下方分别形成有杂质扩散区域23c、23d的低浓度区域。此外，在杂质扩散区域23c、23d的各表面上分别形成有硅化物层SC。并且，对于该侧墙27，也与金属逻辑栅极LG2相同地，通过在制造工序中进行的CMP等的平坦化处理而其前端被平坦化。
顺便说一下，在边界区域ER2中，在制造存储器栅极构造体2、第一选择栅极构造体3、第二选择栅极构造体4及逻辑栅极构造体21a、21b的制造过程中残留的残留部29形成在元件分离层IL1上。在这种情况下，残留部29是在形成第一选择栅极绝缘膜15a和第二选择栅极绝缘膜15b时残留，具有由与所述第一选择栅极绝缘膜15a和第二选择栅极绝缘膜15b相同的绝缘材料(此时为高k)构成的剖面为L字状的残留绝缘膜31。在残留绝缘膜31设置有形成在元件分离层IL1上的底部31a和从底部31a的末端侧面在元件分离层IL1上竖立设置的壁部31b，沿所述壁部31b的一面在底部31a上形成有一残留金属层MS2。此外，在该残留部29中，沿残留绝缘膜31的底部31a和所述底部31a上的残留金属层MS2的侧壁，形成有例如由SiN等构成的侧墙34a。
在残留部29中，沿残留绝缘膜31的壁部31b的另一面设置有壁状的残留侧壁绝缘膜30。该残留侧壁绝缘膜30是形成存储器单元1的侧壁绝缘膜13a、13b时残留的，由与所述侧壁绝缘膜13a、13b相同的绝缘材料(例如，SiO2等)形成。此外，在残留部29中，以与残留侧壁绝缘膜30邻接的方式在元件分离层IL1上形成有残留绝缘膜33。该残留绝缘膜33是形成上部存储器栅极绝缘膜11和逻辑栅极绝缘膜25a、25b时残留的，由与上部存储器栅极绝缘膜11和逻辑栅极绝缘膜25a、25b相同的绝缘材料(此时为高k)形成。
此外，在残留部29中，沿残留侧壁绝缘膜30在残留绝缘膜33上形成有另一残留金属层MS1，沿残留绝缘膜33和残留金属层MS1的侧壁，形成有例如由SiN等构成的侧墙34b。并且，在这种情况下，残留部29中，侧墙34a、34b、残留金属层MS1、MS2、残留绝缘膜31及残留侧壁绝缘膜30的各前端通过在制造工序中进行的CMP等的平坦化处理而各前端被平坦化。半导体集成电路装置20中，存储器电路区域ER1的存储器单元1、边界区域ER2的残留部29、周边电路区域ER3的周边的电路L1、L2的各周边被例如由SiO2等绝缘材料构成的层间绝缘层ILD覆盖，具有彼此绝缘的结构。
(1-5)第一实施方式的半导体集成电路装置的制造方法
具有上述的结构的半导体集成电路装置20通过下述的制造工序制造，从而在周边电路区域ER3中形成具有由N型MOS用金属材料构成的金属逻辑栅极LG1的周边电路L1的一系列的制造工序中，可以在存储器电路区域ER1形成存储器单元1。在这种情况下，首先，如图3A所示，在例如由Si构成的半导体基板W表面的预定位置，通过浅沟道隔离(ShallowTrench Isolation，STI)法等以预定间隔形成由SiO2等绝缘材料构成的多个元件分离层IL1、IL2、IL3。并且，在周边电路区域ER3，为了调整半导体基板W的阈值电压，通过例如离子注入法向元件分离层IL1、IL2之间的NMOS周边电路区域ER4的半导体基板W注入P型杂质，另一方面，向元件分离层IL2、IL3之间的PMOS周边电路区域ER5的半导体基板W注入N型杂质。
接着，利用光刻法技术对抗蚀剂进行图案化，并由抗蚀剂M1覆盖从存储器电路区域ER1与周边电路区域ER3之间的边界区域ER2中形成的元件分离层IL1的一部分到周边电路区域ER3的半导体基板W，为了调整被形成金属存储器栅极MG(图2)的形成预定区域(以下，也称之为存储器栅极形成预定区域)的半导体基板W的阈值电压，通过离子注入法等向存储器电路区域ER1的半导体基板W注入硼(B)、磷(P)、砷(As)等杂质。
接着，除去抗蚀剂M1，然后在存储器电路区域ER1、边界区域ER2及周边电路区域ER3依次层压形成层状的由SiO2构成的下部存储器栅极绝缘膜及由SiN等构成的电荷存储层，然后，利用光刻法技术对抗蚀剂进行图案化，如与图3A对应的部分标注相同的附图标记的图3B所示，从存储器电路区域ER1到边界区域ER2的一部分区域由抗蚀剂M2覆盖，除去从所述抗蚀剂M2露出的边界区域ER2和周边电路区域ER3的下部存储器栅极绝缘膜和电荷存储层。由此，仅在存储器电路区域ER1到边界区域ER2的一部分区域形成层状的下部存储器栅极绝缘膜10a和电荷存储层ECa。
接着，除去抗蚀剂M2，然后如与图3B对应的部分标注相同的附图标记的图3C所示，在从存储器电路区域ER1的电荷存储层ECa经过边界区域ER2的元件分离层IL1一直到周边电路区域ER3的半导体基板W上，形成由与下部存储器栅极绝缘膜10a不同的绝缘材料(例如，高k)构成的层状的第一绝缘膜11a，然后在第一绝缘膜11a上层叠形成由多晶硅等构成的层状的逻辑用虚拟电极层37(第一虚拟电极层形成工序)。
接着，在逻辑用虚拟电极层37上形成层状的硬掩膜层，然后通过利用光刻法技术被图案化的抗蚀剂M3a、M3b对所述硬掩膜层进行图案化。在这种情况下，抗蚀剂M3a形成在存储器电路区域ER1的存储器栅极形成预定区域，另一抗蚀剂M3b以覆盖周边电路区域ER3的整个表面的方式形成。并且，通过除去从抗蚀剂M3a、M3b露出的硬掩膜层，在存储器电路区域ER1的存储器栅极形成预定区域残留硬掩膜层HM1a的同时，在周边电路区域ER3的整个表面上也残留硬掩膜层HM1b。
接着，除去抗蚀剂M3a、M3b，然后将硬掩膜层HM1a、HM1b用作掩膜，依次除去存储器电路区域ER1和边界区域ER2的逻辑用虚拟电极层37、第一绝缘膜11a、电荷存储层ECa及下部存储器栅极绝缘膜10a，如与图3C对应的部分标注相同的附图标记的图4A所示，在存储器电路区域ER1的存储器栅极形成预定区域形成依次层叠形成下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11及虚拟存储器栅极DMG的虚拟存储器栅极构造体D2。并且，上部存储器栅极绝缘膜11通过存储器电路区域ER1的第一绝缘膜11a被加工来形成。
此外，此时，在周边电路区域ER3，第一绝缘膜11a和逻辑用虚拟电极层37通过硬掩膜层HM1b按原样残留(虚拟存储器栅极构造体形成工序)。如上所述，在该实施方式中，利用为了形成在之后的制造工序中后述的虚拟逻辑栅极DLG1、DLG2(图5B)而设置的逻辑用虚拟电极层37，在存储器电路区域ER1也能够形成虚拟存储器栅极DMG。
接着，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3形成由SiO2等构成的层状的绝缘膜，然后通过实施回蚀，如图4A所示，沿存储器电路区域ER1的虚拟存储器栅极构造体D2的相对的侧壁形成侧墙状的侧壁绝缘膜13a、13b(侧壁绝缘膜形成工序)。并且，此时，配置在边界区域ER2的逻辑用虚拟电极层37和第一绝缘膜11a的侧壁也残留绝缘膜，形成侧墙状的残留侧壁绝缘膜30。
接着，为了调整在之后的制造工序中形成的金属第一选择栅极DG和金属第二选择栅极SG(图2)的形成预定区域(以下，也称之为选择栅极形成预定区域)的半导体基板W的阈值电压，在没有被硬掩膜层HM1a、HM1b和侧壁绝缘膜13a、13b、30覆盖的存储器电路区域ER1的半导体基板W，通过离子注入法等注入硼(B)、磷(P)、砷(As)等杂质。
接着，如与图4A对应的部分标注相同的附图标记的图4B所示，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3形成由与上部存储器栅极绝缘膜11相同的绝缘材料(例如，高k)构成的层状的第二绝缘膜15，然后在所述第二绝缘膜15上形成例如由多晶硅等构成的层状的存储器用虚拟电极层38。在此，在虚拟存储器栅极构造体D2中沿位于一侧壁的侧壁绝缘膜13a以壁状被设置第二绝缘膜15而形成第一选择栅极侧壁绝缘膜16a，且沿位于另一侧壁的侧壁绝缘膜13b也以壁状被设置第二绝缘膜15而形成第二选择栅极侧壁绝缘膜16b。由此，在虚拟存储器栅极构造体D2中，在一侧壁可形成由侧壁绝缘膜13a和第一选择栅极侧壁绝缘膜16a构成的一侧壁隔板8a，在另一侧壁可形成由侧壁绝缘膜13b和第二选择栅极侧壁绝缘膜16b构成的另一侧壁隔板8b。
接着，如与图4B对应的部分标注相同的附图标记的图4C所示，通过利用光刻法技术被图案化的抗蚀剂M4覆盖存储器电路区域ER1到边界区域ER2的一部分区域，除去形成在没有被抗蚀剂M4覆盖的周边电路区域ER3和边界区域ER2的另一部分区域的存储器用虚拟电极层38和第二绝缘膜15。由此，在由抗蚀剂M4覆盖的存储器电路区域ER1和边界区域ER2的一部分区域，残留层状的存储器用虚拟电极层38和第二绝缘膜15(第二虚拟电极层形成工序)。
接着，除去抗蚀剂M4，然后在存储器电路区域ER1、边界区域ER2及周边电路区域ER3形成新的层状的抗蚀剂。接着，利用光刻法技术对抗蚀剂进行图案化，如与图4C对应的部分标注相同的附图标记的图5A所示，在周边电路区域ER3中形成覆盖在之后的制造工序中形成的金属逻辑栅极LG1、LG2(图2)的形成预定区域(以下，也称之为逻辑栅极形成预定区域)的抗蚀剂M5a、M5b，并利用所述抗蚀剂M5a、M5b对位于周边电路区域ER3和边界区域ER2的硬掩膜层HM1b(图4C)进行图案化，由此形成覆盖逻辑栅极形成预定区域的硬掩膜层HM1d、HM1e。
接着，除去抗蚀剂M5a、M5b，然后将残留的硬掩膜层HM1d、HM1e用作掩膜，对存储器电路区域ER1和边界区域ER2的存储器用虚拟电极层38、被所述存储器用虚拟电极层38覆盖的第二绝缘膜15、边界区域ER2和周边电路区域ER3的逻辑用虚拟电极层37及被所述逻辑用虚拟电极层37覆盖的第一绝缘膜11a进行回蚀。
由此，如与图5A对应的部分标注相同的附图标记的图5B所示，在存储器电路区域ER1中，沿位于虚拟存储器栅极构造体D2的一侧壁的侧壁隔板8a，存储器用虚拟电极层38以侧墙状残留而形成虚拟第一选择栅极DDG，进一步，在所述虚拟第一选择栅极DDG的下部残留第二绝缘膜15而形成第一选择栅极绝缘膜15a，从而可形成在第一选择栅极绝缘膜15a上具有侧墙状的虚拟第一选择栅极DDG的虚拟第一选择栅极构造体D3。
此外，此时，在存储器电路区域ER1中，沿位于虚拟存储器栅极构造体D2的另一侧壁的侧壁隔板8b，存储器用虚拟电极层38以侧墙状残留而形成虚拟第二选择栅极DSG，进一步，在所述虚拟第二选择栅极DSG的下部残留第二绝缘膜15而形成第二选择栅极绝缘膜15b，从而可形成在第二选择栅极绝缘膜15b上具有侧墙状的虚拟第二选择栅极DSG的虚拟第二选择栅极构造体D4。
再加上，此时，在周边电路区域ER3中，通过硬掩膜层HM1d、HM1e在逻辑栅极形成预定区域残留逻辑用虚拟电极层37而形成虚拟逻辑栅极DGL1、DGL2的同时，在所述虚拟逻辑栅极DGL1、DGL2的下部分别残留第一绝缘膜11a而形成逻辑栅极绝缘膜25a、25b。由此，在周边电路区域ER3中，在存储器电路区域1形成虚拟第一选择栅极构造体D3和虚拟第二选择栅极构造体D4时，形成在半导体基板W上夹着逻辑栅极绝缘膜25a、25b层叠形成有虚拟逻辑栅极DLG1、DLG2的虚拟逻辑栅极构造体DL1、DL2(虚拟栅极形成工序)。
在此，在虚拟栅极形成工序中形成的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG可通过调整在上述的第二虚拟电极层形成工序中形成的存储器用虚拟电极层38的膜厚度来形成为所需的膜厚度。
顺便说一下，此时，在边界区域ER2中，在形成硬掩膜层HM1d、HM1e时，在被存储器用虚拟电极层38和第二绝缘膜15覆盖的区域残留硬掩膜层HM1c(图5A)。在边界区域ER2中，除了硬掩膜层HM1c之外，在残留侧壁绝缘膜30的周边残留第二绝缘膜15、第一绝缘膜11a、逻辑用虚拟电极层37、存储器用虚拟电极层38而可形成虚拟残留部D29。实际上，在边界区域ER2中，从壁状的残留侧壁绝缘膜30的一面沿元件分离层IL1，第二绝缘膜15以剖面为L字状残留而形成残留绝缘膜31，沿所述残留绝缘膜31的底部31a上和壁部31b，存储器用虚拟电极层38以侧墙状残留而形成存储器用虚拟电极残留部39b。此外，在边界区域ER2中，在与残留侧壁绝缘膜30的另一面邻接且被硬掩膜层HM1c覆盖的区域残留逻辑用虚拟电极层37而形成逻辑用虚拟电极残留部39a的同时，在被所述逻辑用虚拟电极残留部39a覆盖的区域残留第一绝缘膜11a，在元件分离层IL1上可形成残留绝缘膜33。
接着，如与图5B对应的部分标注相同的附图标记的图6A所示，使用被图案化为N型用或P型用的抗蚀剂(未示出)，向存储器电路区域ER1和周边电路区域ER3，通过离子注入法等注入低浓度的N型杂质或P型杂质，在存储器电路区域ER1的半导体基板W表面可形成漏极区域6a和源极区域6b，同时在周边电路区域ER3的半导体基板W表面可形成杂质扩散区域23a、23b、23c、23d。接着，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3形成例如由SiN等构成的层状的绝缘层(未示出)，然后对所述绝缘层进行回蚀。由此，在虚拟第一选择栅极构造体D3和虚拟第二选择栅极构造体D4的侧壁残留绝缘层而形成侧墙17a、17b的同时，在虚拟逻辑栅极构造体DL1、DL2的相对的侧壁上也残留绝缘层而形成侧墙26、27。此外，此时，在边界区域ER2的虚拟残留部D29中，在逻辑用虚拟电极残留部39a和存储器用虚拟电极残留部39b周边残留绝缘层而形成侧墙34a、34b。
之后，在上述的工序的基础上，再依次执行以下工序：通过离子注入法等将高浓度的N型杂质或P型杂质注入到半导体基板W的必要位置从而在存储器电路区域ER1的漏极区域6a、源极区域6b、周边电路区域ER3的杂质扩散区域23a、23b、23c、23d形成高浓度杂质扩散区域；在漏极区域6a、源极区域6b及杂质扩散区域23a、23b、23c、23d形成硅化物SC；以覆盖虚拟存储器栅极构造体D2、虚拟第一选择栅极构造体D3、虚拟第二选择栅极构造体D4、虚拟逻辑栅极构造体DL1、DL2及虚拟残留部D29等的方式形成层间绝缘层ILD。
接着，通过CMP等的平坦化处理，将层间绝缘层ILD表面进行研磨以进行平坦化，进一步，对从层间绝缘层ILD的前端向外部露出的硬掩膜层HM1a、HM1c、HM1d、HM1e、虚拟存储器栅极构造体D2、虚拟第一选择栅极构造体D3、虚拟第二选择栅极构造体D4、虚拟逻辑栅极构造体DL1、DL2及虚拟残留部D29的各表面也进行研磨以进行平坦化。通过这样的动作，如与图6A对应的部分标注相同的附图标记的图6B所示，使得虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、DLG2、逻辑用虚拟电极残留部39a、存储器用虚拟电极残留部39b的被平坦化的各前端从被平坦化的层间绝缘层ILD表面露出。
接着，用抗蚀剂覆盖PMOS周边电路区域ER5，使其他的存储器电路区域ER1、边界区域ER2、NMOS周边电路区域ER4向外部露出，并通过利用四氟化碳(CF4)等的干式蚀刻，分别除去从层间绝缘层ILD表面露出的虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、逻辑用虚拟电极残留部39a及存储器用虚拟电极残留部39b，然后除去PMOS周边电路区域ER5的抗蚀剂。
接着，在层间绝缘层ILD表面形成例如由铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等N型MOS用金属材料构成的金属电极层，并在除去虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、逻辑用虚拟电极残留部39a及存储器用虚拟电极残留部39b的各电极形成空间内埋入金属电极层，然后通过CMP等的平坦化处理，对金属电极层的表面进行研磨，与层间绝缘层ILD表面匹配地对金属电极层的表面进行平坦化。并且，在周边电路区域ER3的PMOS周边电路区域ER5中，由于处于虚拟逻辑栅极DLG2没有被除去而照原样被形成的状态，因此位于虚拟逻辑栅极DLG2和层间绝缘层ILD上的金属电极层通过该平坦化处理被除去。
由此，在存储器电路区域ER1中，如图2所示，在形成有虚拟存储器栅极DMG的电极形成空间内埋入金属电极层而可形成金属存储器栅极MG，在形成有虚拟第一选择栅极DDG的电极形成空间内埋入金属电极层而可形成金属第一选择栅极DG，在形成有虚拟第二选择栅极DSG的电极形成空间内埋入金属电极层而可形成金属第二选择栅极SG。
此外，此时，在周边电路区域ER3的NMOS周边电路区域ER4中，在形成有一虚拟逻辑栅极DLG1的电极形成空间内埋入金属电极层而形成由N型MOS用金属材料构成的金属逻辑栅极LG1(金属栅极形成工序)。进一步，此时，在边界区域ER2中，在除去逻辑用虚拟电极残留部39a及存储器用虚拟电极残留部39b的电极形成空间内也埋入金属电极层，形成由N型MOS用金属材料构成的残留金属层MS1、MS2。由此，金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG和金属逻辑栅极LG1可通过相同层(相同的金属电极层)并通过相同的制造工序形成。
接着，用抗蚀剂覆盖存储器电路区域ER1、边界区域ER2、NMOS周边电路区域ER4，使PMOS周边电路区域ER5向外部露出，并通过利用四氟化碳(CF4)等的干式蚀刻，除去从层间绝缘层ILD表面露出的虚拟逻辑栅极DLG2，然后除去所述抗蚀剂。接着，在层间绝缘层ILD表面形成例如由铝(Al)、氮化钛(TiN)等P型MOS用金属材料构成的另一金属电极层，在除去虚拟逻辑栅极DLG2的电极形成空间内埋入金属电极层，然后通过CMP等的平坦化处理对金属电极层的表面进行研磨，与层间绝缘层ILD表面匹配地对金属电极层的表面进行平坦化。
由此，在周边电路区域ER3的PMOS周边电路区域ER5中，如图2所示，在形成有虚拟逻辑栅极DLG2的电极形成空间内埋入P型MOS用金属电极层而形成由P型MOS金属材料构成的金属逻辑栅极LG2。之后，经过将图2中未示出的第一选择栅极连接器、第二选择栅极连接器、存储器栅极连接器等各种连接器等形成在层间绝缘层ILD的预定位置的工序而可制造半导体集成电路装置20。
(1-6)作用及效果
对于以上的结构，在存储器单元1中，包括存储器栅极构造体2，其在漏极区域6a与源极区域6b之间的半导体基板W上，依次层叠形成下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11及金属存储器栅极MG，并且沿设置在存储器栅极构造体2的一侧壁的侧壁隔板8a的侧壁，形成第一选择栅极构造体3，沿设置在所述存储器栅极构造体2的另一侧壁的侧壁隔板8b的侧壁，形成第二选择栅极构造体4。
在第一选择栅极构造体3中，在连接有位线BL的漏极区域6a与设置在存储器栅极构造体2的侧壁的一侧壁隔板8a之间的半导体基板W上，夹着第一选择栅极绝缘膜15a设置有金属第一选择栅极DG。另一方面，在第二选择栅极构造体4中，在连接有源极线SL的源极区域6b与设置在存储器栅极构造体2的侧壁的另一侧壁隔板8b之间的半导体基板W上，夹着第二选择栅极绝缘膜15b设置有金属第二选择栅极SG。
在这样的存储器单元1中，可以由与周边电路L1的金属逻辑栅极LG1相同的金属材料形成金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG，因此在半导体基板W上形成由预定的金属材料构成的金属逻辑栅极LG1的一系列的制造工序中，也可以形成金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。
此外，在存储器单元1中，金属第一选择栅极DG的前端平坦面3a、金属第二选择栅极SG的前端平坦面4a和金属存储器栅极MG的前端平坦面2a在制造过程中通过相同的平坦化处理被平坦化，因此能够使存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4的高度一致，金属存储器栅极MG不会从金属第一选择栅极DG和金属第二选择栅极SG突出，从而能够实现整体的小型化。
并且，在该存储器单元1中，在金属存储器栅极MG上被施加电荷存储层EC中注入电荷所需的电荷存储栅电压时，利用第一写入方法阻止向电荷存储层EC的电荷的注入时，在将与金属存储器栅极MG相对的半导体基板W的沟道层形成载体区域中被诱发的载体从沟道层形成载体区域排除的状态下，通过第一选择栅极构造体3，阻断与金属存储器栅极MG相对的区域的半导体基板W与漏极区域6a的电连接，且通过第二选择栅极构造体4，阻断与金属存储器栅极MG相对的区域的半导体基板W与源极区域6b的电连接。
由此，在存储器单元1中，成为在沟道层形成载体区域不形成沟道层而是形成耗尽层的状态，根据电荷存储栅电压半导体基板W表面的电位将上升，金属存储器栅极MG与半导体基板W表面的电压差变小，从而能够阻止向电荷存储层EC内的电荷注入，此外，通过耗尽层，能够阻止存储器栅极构造体2正下方的半导体基板W表面的电位到达第一选择栅极绝缘膜15a和第二选择栅极绝缘膜15b。
因此，在该存储器单元1中，不会受到通过量子隧道效应向电荷存储层EC注入电荷所需的高电压的电荷存储栅电压的制约，从而能够将位线BL和源极线SL的电压值降低至通过第一选择栅极构造体3阻断与金属存储器栅极MG相对的区域的半导体基板W与位线BL的电连接所需的电压值、通过第二选择栅极构造体4阻断与金属存储器栅极MG相对的区域的半导体基板W与源极线SL的电连接所需的电压值。因此，在存储器单元1中，与所述位线BL和源极线SL的电压的降低匹配地，能够使第一选择栅极构造体3的第一选择栅极绝缘膜15a的膜厚度、第二选择栅极构造体4的第二选择栅极绝缘膜15b的膜厚度变薄，从而能够实现高速动作。
另外，在存储器单元1中，利用第二写入方法不向电荷存储层EC注入电荷时，在金属存储器栅极MG上被施加向电荷存储层EC的电荷注入所需的电荷存储栅电压，即使在与金属存储器栅极MG相对的半导体基板W表面形成沟道层，也能够通过第一选择栅极构造体3阻断漏极区域6a与沟道层的电连接，且能够通过第二选择栅极构造体4阻断源极区域6b与沟道层的电连接。
由此，在存储器单元1中，在与存储器栅极构造体2相对的半导体基板W的沟道层周边形成耗尽层的同时，根据电荷存储栅电压沟道层的沟道电位上升，金属存储器栅极与沟道层之间的电压差变小，从而能够阻止向电荷存储层EC内的电荷注入，且通过耗尽层能够阻止从沟道层向第一选择栅极绝缘膜15a和第二选择栅极绝缘膜15b的电压的施加。
因此，在存储器单元1中，不会受到通过量子隧道效应向电荷存储层EC注入电荷所需的高电压的电荷存储栅电压的制约，从而能够将位线BL和源极线SL的电压值降低至通过第一选择栅极构造体3和第二选择栅极构造体4阻断位线BL与沟道层的电连接、源极线SL与沟道层的电连接所需的电压值。因此，在存储器单元1中，与所述位线BL和源极线SL的电压的降低匹配地，能够使第一选择栅极构造体3的第一选择栅极绝缘膜15a的膜厚度、第二选择栅极构造体4的第二选择栅极绝缘膜15b的膜厚度变薄，从而能够实现高速动作。
在本发明的半导体集成电路装置20的制造方法中，如图3C和图4A所示，通过利用被图案化的抗蚀剂M3a、M3b对存储器电路区域ER1的逻辑用虚拟电极层37、第一绝缘膜11a、电荷存储层ECa及下部存储器栅极绝缘膜10a进行图案化，在存储器电路区域ER1中形成依次层叠形成被图案化的下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11及虚拟存储器栅极DMG的虚拟存储器栅极构造体D2，并利用所述抗蚀剂M3b使第一绝缘膜11a和逻辑用虚拟电极层37按原样残留在周边电路区域ER3，然后沿存储器电路区域ER1的虚拟存储器栅极构造体D2的相对的侧壁形成由侧壁绝缘膜13a、13b及第二绝缘膜15(第一选择栅极侧壁绝缘膜16a、第二选择栅极侧壁绝缘膜16b)构成的侧壁隔板8a、8b。
此外，在该制造方法中，如图5A和图5B所示，通过利用被图案化的抗蚀剂M5a、M5b对形成在存储器电路区域ER1的第二绝缘膜15及存储器用虚拟电极层38和形成在周边电路区域ER3的逻辑用虚拟电极层37及第一绝缘膜11a进行图案化，能够在相同的制造工序中打包形成在半导体基板W上夹着逻辑栅极绝缘膜25a、25b依次层叠虚拟逻辑栅极DLG1、DLG2的虚拟逻辑栅极构造体DL1、DL2、由沿虚拟存储器栅极构造体D2的一侧壁隔板8a配置的虚拟第一选择栅极DDG和第一选择栅极绝缘膜15a构成的虚拟第一选择栅极构造体D3、和由沿虚拟存储器栅极构造体D2的另一侧壁隔板8b配置的虚拟第二选择栅极DSG和第二选择栅极绝缘膜15b构成的虚拟第二选择栅极构造体D4。
进一步，在该制造方法中，对形成在存储器电路区域ER1和周边电路区域ER3的层间绝缘层ILD通过平坦化处理进行平坦化，在除去从层间绝缘层ILD向外部露出的虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1后，在曾形成过所述虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1的各电极形成区域形成金属电极层，从而能够在相同的制造工序中打包形成金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG及金属逻辑栅极LG1。
如上所述，在本发明的制造方法中，在半导体基板W上形成例如由N型MOS用金属材料构成的金属逻辑栅极LG1的一系列的制造工序中，可以与所述金属逻辑栅极LG1同时形成由与所述金属逻辑栅极LG1相同的金属材料构成的金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。
(2)第二实施方式
(2-1)第二实施方式的半导体集成电路装置的结构
与图2对应的部分标注相同的附图标记的图7中的46表示第二实施方式的半导体集成电路装置，与上述的第一实施方式的半导体集成电路装置20相比区别仅在于边界区域20的结构不同。实际上，在该半导体集成电路装置46中，上述的第一实施方式的半导体集成电路装置20所具有的残留部29(图2)并没有形成在边界区域ER2中，具有在元件分离层IL1上形成层间绝缘层ILD的结构。在这样的半导体集成电路装置46中，由于在边界区域ER2中不形成残留部29(图2)，从而能够简化整体结构。
并且，在第二实施方式的半导体集成电路装置46中，除边界区域ER2以外的存储器电路区域ER1和周边电路区域ER3的结构与上述的第一实施方式的半导体集成电路装置20具有相同的结构，因此在此省略对存储器电路区域ER1和周边电路区域ER3的说明。此外，该半导体集成电路装置46的向存储器单元1的数据的写入动作和防止数据的写入动作也与上述的“(1-2)数据的写入方法”相同，此外，存储器单元1的数据的读取动作和数据的擦除动作也与上述的“(1-3)其他动作”相同，因此在此省略其说明。
(2-2)第二实施方式的半导体集成电路装置的制造方法
具有上述的结构的半导体集成电路装置46通过下述的制造工序制造，从而在半导体基板W上形成由金属材料构成的金属逻辑栅极LG1、LG2中例如由N型MOS用金属材料形成的金属逻辑栅极LG1的一系列的制造工序中，在边界区域ER2不形成残留部29(图2)，由与所述金属逻辑栅极LG1相同的金属材料，与金属逻辑栅极LG1同时形成金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。
首先，如图3A所示，在例如由Si构成的半导体基板W表面的预定位置，通过浅沟道隔离(Shallow Trench Isolation，STI)法等以预定间隔形成由SiO2等绝缘材料构成的多个元件分离层IL1、IL2、IL3。并且，在周边电路区域ER3，为了调整半导体基板W的阈值电压，通过例如离子注入法可向元件分离层IL1、IL2之间的NMOS周边电路区域ER4的半导体基板W注入P型杂质，另一方面，可向元件分离层IL2、IL3之间的PMOS周边电路区域ER5的半导体基板W注入N型杂质。
接着，如图8A所示，利用被图案化的抗蚀剂(未示出)并通过形成在存储器电路区域ER1的硬掩膜层HM1a，在存储器电路区域ER1的存储器栅极形成预定区域形成在半导体基板W上依次层叠形成被图案化的下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11及虚拟存储器栅极DMG的虚拟存储器栅极构造体D2。并且，虚拟存储器栅极DMG是通过层状的存储器用虚拟电极层通过硬掩膜层HM1a残留在存储器栅极形成预定区域而形成。
接着，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3，形成由SiO2等构成的层状的绝缘膜(未示出)，然后通过实施回蚀，沿存储器电路区域ER1的虚拟存储器栅极构造体D2的相对的侧壁形成侧墙状的侧壁绝缘膜13a、13b(侧壁绝缘膜形成工序)。接着，利用被图案化的抗蚀剂(未示出)，由所述抗蚀剂覆盖周边电路区域ER3，为了调整在之后的制造工序中形成的金属第一选择栅极DG和金属第二选择栅极SG(图7)的形成预定区域(选择栅极形成预定区域)的半导体基板W的阈值电压，通过离子注入法等向存储器电路区域ER1的半导体基板W注入硼(B)、磷(P)、砷(As)等杂质。
接着，除去抗蚀剂，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3形成由与上部存储器栅极绝缘膜11相同的绝缘材料(例如，高k)构成的层状的绝缘膜48，然后在所述绝缘膜48上形成例如由多晶硅等构成的层状的逻辑用虚拟电极层49(虚拟电极层形成工序)。在此，在虚拟存储器栅极构造体D2中，沿一侧壁的侧壁绝缘膜13a以壁状设置绝缘膜48而可形成第一选择栅极侧壁绝缘膜16a的同时，在另一侧壁的侧壁绝缘膜13b也以壁状设置绝缘膜48而可形成第二选择栅极侧壁绝缘膜16b。由此，在虚拟存储器栅极构造体D2中，在一侧壁可形成由侧壁绝缘膜13a和第一选择栅极侧壁绝缘膜16a构成的一侧壁隔板8a，在另一侧壁可形成由侧壁绝缘膜13b和第二选择栅极侧壁绝缘膜16b构成的另一侧壁隔板8b。
接着，在周边电路区域ER3中，形成覆盖在之后的制造工序中形成的金属逻辑栅极LG1、LG2(图7)的形成预定区域(逻辑栅极形成预定区域)的抗蚀剂M6a、M6b，并利用所述抗蚀剂M6a、M6b，对由SiO2等构成的硬掩膜层(未示出)进行图案化，由此在逻辑用虚拟电极层49上形成覆盖逻辑栅极形成预定区域的硬掩膜层HM2a、HM2b。
接着，除去抗蚀剂M6a、M6b之后，将残留的硬掩膜层HM2a、HM2b作为掩膜使用，对存储器电路区域ER1、边界区域ER2及周边电路区域ER3的逻辑用虚拟电极层49和被所述逻辑用虚拟电极层49覆盖的绝缘膜48进行回蚀。由此，如与图8A对应的部分标注相同的附图标记的图8B所示，在周边电路区域ER3的逻辑栅极形成预定区域，通过硬掩膜层HM2a、HM2b残留逻辑用虚拟电极层49而形成虚拟逻辑栅极DLG1、DLG2，同时在所述虚拟逻辑栅极DLG1、DLG2的下部分别残留绝缘膜48而形成逻辑栅极绝缘膜25a、25b。由此，在周边电路区域ER3中，在半导体基板W上形成夹着逻辑栅极绝缘膜25a、25b层叠虚拟逻辑栅极DLG1、DLG2的虚拟逻辑栅极构造体DL1、DL2。
此时，在存储器电路区域ER1中，沿位于虚拟存储器栅极构造体D2的一侧壁的侧壁隔板8a，逻辑用虚拟电极层49以侧墙状残留而形成虚拟第一选择栅极DDG，进一步，在所述虚拟第一选择栅极DDG的下部残留绝缘膜48而形成第一选择栅极绝缘膜15a。因此，在存储器电路区域ER1中，沿位于虚拟存储器栅极构造体D2的一侧壁的侧壁隔板8a，可形成在第一选择栅极绝缘膜15a上具有侧墙状的虚拟第一选择栅极DDG的虚拟第一选择栅极构造体D3。
此外，此时，在存储器电路区域ER1中，沿位于虚拟存储器栅极构造体D2的另一侧壁的侧壁隔板8b，逻辑用虚拟电极层49以侧墙状残留而形成虚拟第二选择栅极DSG，进一步，在所述虚拟第二选择栅极DSG的下部残留绝缘膜48而形成第二选择栅极绝缘膜15b，因此，在存储器电路区域ER1中，沿位于虚拟存储器栅极构造体D2的另一侧壁的侧壁隔板8b，可形成在第二选择栅极绝缘膜15b上具有侧墙状的虚拟第二选择栅极DSG的虚拟第二选择栅极构造体D4(虚拟栅极形成工序)。
如上所述，在该实施方式中，利用为了形成虚拟逻辑栅极DLG1、DLG2而设置的逻辑用虚拟电极层49，也能够在存储器电路区域ER1形成虚拟第一选择栅极DDG和虚拟第二选择栅极DSG。
在此，在缩小形成在存储器电路区域ER1的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG的宽度时，如图8B所示，用抗蚀剂M7覆盖从周边电路区域ER3到边界区域ER2的一部分区域，并通过干式蚀刻逐渐除去存储器电路区域ER1中露出的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG，由此形成所需宽度的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG。因此，在该制造方法中，在周边电路区域ER3形成所需宽度的虚拟逻辑栅极DLG1、DLG2的同时，形成在存储器电路区域ER1的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG也能够形成为另外的所需宽度，因此能够实现具有微小的宽度的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG。
顺便说一下，在第二实施方式的半导体集成电路装置46的制造方法中，形成虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟存储器栅极DMG时，在边界区域ER2不残留侧壁绝缘膜30、第一绝缘膜15、第二绝缘膜11a、逻辑用虚拟电极层49及存储器用虚拟电极层，能够使元件分离层IL1的整个表面向外部露出。
之后，利用被图案化为N型用或者P型用的抗蚀剂(未示出)，向存储器电路区域ER1和周边电路区域ER3，通过离子注入法等注入低浓度的N型杂质或者P型杂质，如图7所示，在存储器电路区域ER1的半导体基板W表面形成漏极区域6a和源极区域6b，同时在周边电路区域ER3的半导体基板W表面形成杂质扩散区域23a、23b、23c、23d。接着，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3形成例如由SiN等构成的层状的绝缘层(未示出)，然后对所述绝缘层进行回蚀。由此，在虚拟第一选择栅极构造体D3和虚拟第二选择栅极构造体D4的侧壁残留绝缘层而形成侧墙17a、17b，同时在与虚拟逻辑栅极构造体DL1、DL2相对的侧壁残留绝缘层而形成侧墙26、27。
之后，进一步，依次执行如下的工序：通过离子注入法等将高浓度的N型杂质或P型杂质注入到半导体基板W的必要位置从而在存储器电路区域ER1的漏极区域6a、源极区域6b、周边电路区域ER3的杂质扩散区域23a、23b、23c、23d形成高浓度杂质区域；在漏极区域6a、源极区域6b及杂质扩散区域23a、23b、23c、23d形成硅化物层SC；以覆盖虚拟存储器栅极构造体D2、虚拟第一选择栅极构造体D3、虚拟第二选择栅极构造体D4、虚拟逻辑栅极构造体DL1、DL2及虚拟残留部D29等的方式形成层间绝缘层ILD。
接着，通过CMP等的平坦化处理，将层间绝缘层ILD表面进行研磨以进行平坦化，使得虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1、DLG2的被平坦化的各前端从层间绝缘层ILD表面露出(电极露出工序)。接着，用抗蚀剂覆盖PMOS周边电路区域ER5，使其他的存储器电路区域ER1、边界区域ER2、NMOS周边电路区域ER4向外部露出，并通过利用四氟化碳(CF4)等的干式蚀刻，分别除去从层间绝缘层ILD表面露出的虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1，然后除去PMOS周边电路区域ER5的抗蚀剂。
接着，在层间绝缘层ILD表面形成例如由铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等N型MOS用金属材料构成的金属电极层，并在除去虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1的各电极形成空间内埋入金属电极层，然后通过CMP等的平坦化处理，对金属电极层的表面进行研磨，与层间绝缘层ILD表面匹配地对金属电极层的表面进行平坦化。并且，在周边电路区域ER3的PMOS周边电路区域ER5中，由于虚拟逻辑栅极DLG2没有被除去而处在照原样形成的状态，因此位于虚拟逻辑栅极DLG2和层间绝缘层ILD上的金属电极层通过该平坦化处理被除去。
由此，在存储器电路区域ER1中，如图7所示，在形成有虚拟存储器栅极DMG的电极形成空间内埋入金属电极层而形成金属存储器栅极MG，在形成有虚拟第一选择栅极DDG的电极形成空间内可埋入金属电极层而形成金属第一选择栅极DG，在形成有虚拟第二选择栅极DSG的电极形成空间内可埋入金属电极层而形成金属第二选择栅极SG。此外，此时，在周边电路区域ER3的NMOS周边电路区域ER4中，在形成有一虚拟逻辑栅极DLG1的电极形成空间内埋入金属电极层而形成由N型MOS用金属材料构成的金属逻辑栅极LG1(金属栅极形成工序)。由此，金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG和金属逻辑栅极LG1可通过相同层(相同的金属电极层)形成。
之后，与上述的第一实施方式相同地，在周边电路区域ER3的PMOS周边电路区域ER5中，如图7所示，也形成由P型MOS用金属材料构成的金属逻辑栅极LG2，进一步，经过将图7中未示出的第一选择栅极连接器、第二选择栅极连接器、存储器栅极连接器等各种连接器等形成在层间绝缘层ILD的预定位置的工序等而可制造半导体集成电路装置46。
(2-3)作用及效果
以上的结构中，通过如上所述的制造方法制造的存储器单元1、第二实施方式的半导体集成电路装置46也能够得到与上述的第一实施方式相同的效果。
并且，在本发明的半导体集成电路装置46的制造方法中，如图8A所示，在存储器电路区域ER1设置在半导体基板W上依次层叠形成被图案化的下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11及虚拟存储器栅极DMG的虚拟存储器栅极构造体D2，然后沿虚拟存储器栅极构造体D2的相对的侧壁形成由侧壁绝缘膜13a、13b及绝缘膜48构成的侧壁隔板8a、8b。
此外，在该制造方法中，通过利用被图案化的抗蚀剂M6a、M6b对形成在存储器电路区域ER1到周边电路区域ER3上的绝缘膜48和逻辑用虚拟电极层49进行图案化，如图8B所示，能够在相同的制造工序中打包形成在半导体基板W上夹着逻辑栅极绝缘膜25a、25b依次层叠虚拟逻辑栅极DLG1、DLG2的虚拟逻辑栅极构造体DL1、DL2、由沿虚拟存储器栅极构造体D2的一侧壁隔板8a配置的虚拟第一选择栅极DDG和第一选择栅极绝缘膜15a构成的虚拟第一选择栅极构造体D3、和由沿虚拟存储器栅极构造体D2的另一侧壁隔板8b配置的虚拟第二选择栅极DSG和第二选择栅极绝缘膜15b构成的虚拟第二选择栅极构造体D4。
并且，在该制造方法中，也将形成在存储器电路区域ER1和周边电路区域ER3的层间绝缘层ILD通过平坦化处理进行平坦化，在除去从层间绝缘层ILD向外部露出的虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1后，在层形成有所述虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1的各电极形成区域形成金属电极层，从而能够在相同的制造工序中打包形成金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG及金属逻辑栅极LG1。
如上所述，在本发明的第二实施方式的制造方法中，也在半导体基板W上形成例如由N型MOS用金属材料构成的金属逻辑栅极LG1的一系列的制造工序中，可以与所述金属逻辑栅极LG1同时形成由与所述金属逻辑栅极LG1相同的金属材料构成的金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。
(3)第三实施方式
(3-1)第三实施方式的存储器单元的结构
在与图1对应的部分标注相同的附图标记的图9中，51表示第三实施方式的存储器单元，该存储器单元51与上述的第一实施方式的存储器单元1的区别在于，在存储器栅极构造体52的金属存储器栅极MG内设置存储器栅极侧壁绝缘膜57a、57b，在第一选择栅极构造体53的金属第一选择栅极DG内形成相对侧壁绝缘膜56a，进一步，在第二选择栅极构造体54的金属第二选择栅极SG内形成相对侧壁绝缘膜56b。并且，在此，省略对与上述的第一实施方式的存储器单元1重复的部分的说明，以下主要对存储器栅极侧壁绝缘膜57a、57b和相对侧壁绝缘膜56a、56b的结构进行说明。
在这种情况下，在存储器栅极构造体52的金属存储器栅极MG内，沿一侧壁绝缘膜13a形成壁状的一存储器栅极侧壁绝缘膜57a，沿另一侧壁绝缘膜13b形成壁状的另一存储器栅极侧壁绝缘膜57b。存储器栅极侧壁绝缘膜57a、57b通过与上部存储器栅极绝缘膜11相同的绝缘材料(例如，高k)形成，以与所述上部存储器栅极绝缘膜11的末端一体形成且竖立设置在电荷存储层EC上的方式形成。由此，在存储器栅极构造体52中，在由存储器栅极侧壁绝缘膜57a、57b和上部存储器栅极绝缘膜11包围的凹入区域可形成金属存储器栅极MG。
此外，在第一选择栅极构造体53的金属第一选择栅极DG内，设置有以对于第一选择栅极侧壁绝缘膜16a相对配置的方式沿侧墙17a形成且具有壁状的相对侧壁绝缘膜56a。实际上，该相对侧壁绝缘膜56a通过与第一选择栅极绝缘膜15a相同的绝缘材料(例如，高k)形成，与所述第一选择栅极绝缘膜15a的末端一体形成并竖立设置在半导体基板W上。由此，在第一选择栅极构造体53中，在由第一选择栅极侧壁绝缘膜16a、第一选择栅极绝缘膜15a及相对侧壁绝缘膜56a包围的凹入区域可形成金属第一选择栅极DG。
在第二选择栅极构造体54的金属第二选择栅极SG内，设置有以对于第二选择栅极侧壁绝缘膜16b相对配置的方式沿侧墙17b形成且具有壁状的相对侧壁绝缘膜56b。该相对侧壁绝缘膜56b也通过与第二选择栅极绝缘膜15b相同的绝缘材料(例如，高k)形成，与所述第二选择栅极绝缘膜15b的末端一体形成并竖立设置在半导体基板W上。由此，在第二选择栅极构造体54中，在由第二选择栅极侧壁绝缘膜16b、第二选择栅极绝缘膜15b及相对侧壁绝缘膜56b包围的凹入区域可形成金属第二选择栅极SG。
在具有这样的结构的存储器单元51中，也利用与形成在相同的半导体基板W上的周边电路的金属逻辑栅极(未示出)相同的金属材料，形成金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG，从而在半导体基板W上形成周边电路的金属逻辑栅极时，也能够在半导体基板W上形成所述金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。此外，在存储器单元51中，通过预定的金属材料形成金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG，因此也能够防止在所述金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG内形成耗尽层。
进一步，在该存储器单元51中，金属第一选择栅极DG的前端平面3a、金属第二选择栅极SG的前端平面4a及金属存储器栅极MG的前端平面2a在制造过程中通过相同的平坦化处理被平坦化，因此能够使存储器栅极构造体52、第一选择栅极构造体53及第二选择栅极构造体54的高度一致，金属存储器栅极MG没有从金属第一选择栅极DG和金属第二选择栅极SG突出，相应地能够实现整体的小型化。
并且，对于向第三实施方式的存储器单元51的数据的写入动作和防止数据的写入动作也与上述的“(1-2)数据的写入方法”相同，此外，存储器单元51的数据的读取动作和数据的擦除动作也与上述的“(1-3)其他动作”相同，因此在此省略其说明。
(3-2)第三实施方式的半导体集成电路装置的结构
接着，对具有上述的存储器单元51的半导体集成电路装置的结构进行说明。与图2对应的部分标注相同的附图标记的图10中，60表示第三实施方式的半导体集成电路装置，与上述的第一实施方式的半导体集成电路装置20的区别在于，在存储器电路区域ER1形成有存储器栅极侧壁绝缘膜57a、57b及相对侧壁绝缘膜56a、56b，在边界区域ER2形成有剖面为凹状的绝缘膜63、64，进一步，在周边电路区域ER3形成有侧壁绝缘膜73a、73b、74a、74b。并且，对于形成在存储器电路区域ER1的存储器单元51，通过图9进行了说明，因此在此省略对存储器电路区域ER1的说明，下面对边界区域ER2和周边电路区域ER3进行说明。
在这种情况下，在周边电路区域ER3中，在NMOS周边电路区域ER4设置有N型MOS晶体管结构的周边电路L3，在PMOS周边电路区域ER5设置有P型MOS晶体管结构的周边电路L4。在NMOS周边电路区域ER4中，在杂质扩散区域23a、23b之间的半导体基板W表面上形成有在逻辑栅极绝缘膜25a上具有金属逻辑栅极LG1的逻辑栅极构造体21a。此外，在形成在一杂质扩散区域23a上的侧墙26与逻辑栅极构造体21a之间形成有侧壁绝缘膜73a，其以与逻辑栅极绝缘膜25a相同的绝缘材料(例如，高k)形成，且从逻辑栅极绝缘膜25a的一方的末端竖立设置在半导体基板W上。进一步，在形成在另一杂质扩散区域23b上的侧墙26与逻辑栅极构造体21a之间，形成有侧壁绝缘膜73b，其以与逻辑栅极绝缘膜25a相同的绝缘材料(例如，高k)形成，且从逻辑栅极绝缘膜25a的另一方的末端竖立设置在半导体基板W上。在周边电路L3中，在由侧壁绝缘膜73a、73b和逻辑栅极绝缘膜25a包围的剖面为凹状的电极形成空间，可形成由N型MOS用金属材料构成的金属逻辑栅极LG1。
在PMOS周边电路区域ER5中，在杂质扩散区域23c、23d之间的半导体基板W表面上形成有在逻辑栅极绝缘膜25b上具有金属逻辑栅极LG2的逻辑栅极构造体21b。此外，在形成在一杂质扩散区域23c上的侧墙27与逻辑栅极构造体21b之间形成有侧壁绝缘膜74a，其以与逻辑栅极绝缘膜25b相同的绝缘材料(例如，高k)形成，且从逻辑栅极绝缘膜25b的一方的末端竖立设置在半导体基板W上。进一步，在形成在另一杂质扩散区域23d上的侧墙27与逻辑栅极构造体21b之间，形成有侧壁绝缘膜74b，其以与逻辑栅极绝缘膜25b相同的绝缘材料(例如，高k)形成，且从逻辑栅极绝缘膜25b的另一方的末端竖立设置在半导体基板W上。在周边电路L4中，在由侧壁绝缘膜74a、74b和逻辑栅极绝缘膜25b包围的剖面为凹状的电极形成空间，可形成由P型MOS用金属材料构成的金属逻辑栅极LG2。
另外，在形成在边界区域ER2的残留部61中，在残留绝缘膜30与一侧墙34a之间的元件分离层IL1上形成有剖面为凹状的绝缘膜63，例如由与金属存储器栅极MG等相同的N型MOS用金属材料构成的残留金属层MS1形成在由所述绝缘膜63包围的电极形成空间。此外，在该残留部61中，在残留绝缘膜30与另一侧墙34b之间的元件分离层IL1上形成有剖面为凹状的绝缘膜64，例如由与金属存储器栅极MG等相同的N型MOS用金属材料构成的残留金属层MS2形成在由所述绝缘膜64包围的电极形成空间。
(3-3)第三实施方式的半导体集成电路装置的制造方法
具有上述的结构的半导体集成电路装置60通过下述的制造工序制造，从而在由金属材料构成的金属逻辑栅极LG1、LG2中，将例如由N型MOS用金属材料形成的金属逻辑栅极LG1形成在半导体基板W上的一系列的工序中，可以与所述金属逻辑栅极LG1同时形成由与所述金属逻辑栅极LG1相同的金属材料构成的金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。
首先，如图3A所示，在例如由Si构成的半导体基板W表面的预定位置，通过浅沟道隔离(STI)法等以预定间隔形成由SiO2等绝缘材料构成的多个元件分离层IL1、IL2、IL3。并且，在周边电路区域ER3，为了调整半导体基板W的阈值电压，通过例如离子注入法向元件分离层IL1、IL2之间的NMOS周边电路区域ER4的半导体基板W注入P型杂质，另一方面，向元件分离层IL2、IL3之间的PMOS周边电路区域ER5的半导体基板W注入N型杂质。
接着，利用光刻法技术对抗蚀剂进行图案化，由抗蚀剂M1覆盖从存储器电路区域ER1与周边电路区域ER3之间的边界区域ER2中形成的元件分离层IL1的一部分到周边电路区域ER3的半导体基板W，为了调整形成金属存储器栅极MG(图10)的形成预定区域(存储器栅极形成预定区域)的半导体基板W的阈值电压，通过离子注入法等向存储器电路区域ER1的半导体基板W注入硼(B)、磷(P)、砷(As)等杂质。
接着，除去抗蚀剂M1，然后在存储器电路区域ER1、边界区域ER2及周边电路区域ER3上依次形成层状的由SiO2等构成的下部存储器栅极绝缘膜及由SiN等构成的电荷存储层，然后，利用光刻法技术对抗蚀剂进行图案化，如与图3A对应的部分标注相同的附图标记的图3B所示，从存储器电路区域ER1到边界区域ER2的一部分区域由抗蚀剂M2覆盖，除去从所述抗蚀剂M2露出的边界区域ER2和周边电路区域ER3的下部存储器栅极绝缘膜和电荷存储层。由此，仅在存储器电路区域ER1到边界区域ER2的一部分区域形成层状的下部存储器栅极绝缘膜10a和电荷存储层ECa。
接着，除去抗蚀剂M2，然后如与图3B对应的部分标注相同的附图标记的图11A所示，在从存储器电路区域ER1的电荷存储层ECa经过边界区域ER2的元件分离层IL1一直到周边电路区域ER3的半导体基板W上，形成由多晶硅等构成的层状的逻辑用虚拟电极层77(第一虚拟电极层形成工序)。接着，在逻辑用虚拟电极层77上形成层状的硬掩膜层，然后通过利用光刻法技术被图案化的抗蚀剂M3a、M3b对所述硬掩膜层进行图案化。在这种情况下，抗蚀剂M3a可形成在存储器电路区域ER1的存储器栅极形成预定区域，另一抗蚀剂M3b可以覆盖周边电路区域ER3的整个表面的方式形成。并且，通过除去从抗蚀剂M3a、M3b露出的硬掩膜层，在存储器电路区域ER1的存储器栅极形成预定区域残留硬掩膜层HM1a的同时，在周边电路区域ER3的整个表面上也残留硬掩膜层HM1b。
接着，除去抗蚀剂M3a、M3b，然后将硬掩膜层HM1a、HM1b用作掩膜，依次除去存储器电路区域ER1和边界区域ER2的逻辑用虚拟电极层77、电荷存储层ECa及下部存储器栅极绝缘膜10a，如与图11A对应的部分标注相同的附图标记的图11B所示，在存储器电路区域ER1的存储器栅极形成预定区域形成依次层叠形成有下部存储器栅极绝缘膜10、电荷存储层EC及虚拟存储器栅极DMG的虚拟存储器栅极构造体D22。此外，此时，在周边电路区域ER3，通过硬掩膜层HM1b使逻辑用虚拟电极层77按原样残留(虚拟存储器栅极构造体形成工序)。如上所述，在该实施方式中，借用为了形成在之后的制造工序中后述的虚拟逻辑栅极DLG1、DLG2(图12C)而设置的逻辑用虚拟电极层77，在存储器电路区域ER1还形成虚拟存储器栅极DMG。
接着，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3上，形成由SiO2等构成的层状的绝缘膜(未示出)，然后通过实施回蚀，沿存储器电路区域ER1的虚拟存储器栅极构造体D22的相对的侧壁形成侧墙状的侧壁绝缘膜13a、13b(侧壁绝缘膜形成工序)。并且，此时，配置在边界区域ER2的逻辑用虚拟电极层77的侧壁也残留绝缘膜，形成侧墙状的残留侧壁绝缘膜30。
接着，为了调整在之后的制造工序中形成的金属第一选择栅极DG和金属第二选择栅极SG(图10)的形成预定区域(选择栅极形成预定区域)的半导体基板W的阈值电压，在没有被硬掩膜层HM1a、HM1b和侧壁绝缘膜13a、13b、30覆盖的存储器电路区域ER1的半导体基板W，通过离子注入法等注入硼(B)、磷(P)、砷(As)等杂质。
接着，如与图11B对应的部分标注相同的附图标记的图11C所示，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3，形成例如由多晶硅等构成的层状的存储器用虚拟电极层78。接着，如与图11C对应的部分标注相同的附图标记的图12A所示，通过利用光刻法技术被图案化的抗蚀剂M4覆盖存储器电路区域ER1和边界区域ER2的一部分区域，除去形成在没有被抗蚀剂M4覆盖的周边电路区域ER3和边界区域ER2的另外的一部分区域的存储器用虚拟电极层78。由此，在由抗蚀剂M4覆盖的存储器电路区域ER1和边界区域ER2的一部分区域，残留层状的存储器用虚拟电极层78(第二虚拟电极层形成工序)。
接着，除去抗蚀剂M4，然后在存储器电路区域ER1、边界区域ER2及周边电路区域ER3形成新的层状的抗蚀剂。接着，利用光刻法技术对抗蚀剂进行图案化，如与图12A对应的部分标注相同的附图标记的图12B所示，在周边电路区域ER3中形成覆盖在之后的制造工序中形成的金属逻辑栅极LG1、LG2(图10)的形成预定区域(逻辑栅极形成预定区域)的抗蚀剂M5a、M5b，并利用所述抗蚀剂M5a、M5b对位于周边电路区域ER3和边界区域ER2的硬掩膜层HM1b(图12A)进行图案化，由此形成覆盖逻辑栅极形成预定区域的硬掩膜层HM1d、HM1e。
接着，除去抗蚀剂M5a、M5b，然后将残留的硬掩膜层HM1d、HM1e用作掩膜，对存储器电路区域ER1和边界区域ER2的存储器用虚拟电极层78和边界区域ER2及周边电路区域ER3的逻辑用虚拟电极层77进行回蚀。由此，如与图12B对应的部分标注相同的附图标记的图12C所示，在存储器电路区域ER1中，沿位于虚拟存储器栅极构造体D22的一侧壁的侧壁隔板8a，存储器用虚拟电极层78以侧墙状残留而在半导体基板W上形成虚拟第一选择栅极DDG，沿位于虚拟存储器栅极构造体D22的另一侧壁的侧壁隔板8b，存储器用虚拟电极层78以侧墙状残留而在半导体基板W上形成虚拟第二选择栅极DSG。再加上，此时，在周边电路区域ER3中，通过硬掩膜层HM1d、HM1e在逻辑栅极形成预定区域残留逻辑用虚拟电极层77而形成虚拟逻辑栅极DLG1、DLG2(虚拟栅极形成工序)。
在此，在虚拟栅极形成工序中形成的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG可通过调整在上述的第二虚拟电极层形成工序中形成的存储器用虚拟电极层78的膜厚度来形成为所需的膜厚度。
顺便说一下，此时，在边界区域ER2中，在形成硬掩膜层HM1d、HM1e时，在被存储器用虚拟电极层78覆盖的区域残留硬掩膜层HM1c(图12B)。在边界区域ER2中，除了硬掩膜层HM1c之外，在残留侧壁绝缘膜30的周边残留逻辑用虚拟电极层77、存储器用虚拟电极层78而可形成虚拟残留部D61。实际上，在边界区域ER2中，从壁状的残留侧壁绝缘膜30的一面沿元件分离层IL1上，存储器用虚拟电极层78以侧墙状残留而形成存储器用虚拟电极残留部39b。此外，在边界区域ER2中，在与残留侧壁绝缘膜30的另一面邻接且被硬掩膜层HM1c覆盖的区域残留逻辑用虚拟电极层77，在元件分离层IL1上可形成逻辑用虚拟残留部39a。
接着，如与图12C对应的部分标注相同的附图标记的图13A所示，使用被图案化为N型用或P型用的抗蚀剂(未示出)，向存储器电路区域ER1和周边电路区域ER3，通过离子注入法等注入低浓度的N型杂质或P型杂质，在存储器电路区域ER1的半导体基板W表面形成漏极区域6a和源极区域6b，同时在周边电路区域ER3的半导体基板W表面形成杂质扩散区域23a、23b、23c、23d。接着，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3形成例如由SiN等构成的层状的绝缘层(未示出)，然后对所述绝缘层进行回蚀。由此，在虚拟第一选择栅极DDG和虚拟第二选择栅极DSG的侧壁残留绝缘层而形成侧墙17a、17b的同时，在虚拟逻辑栅极DLG1、DLG2的相对的侧壁上也残留绝缘层而形成侧墙26、27。此外，此时，在边界区域ER2的虚拟残留部D61中也在逻辑用虚拟电极残留部39a和存储器用虚拟电极残留部39b周边残留绝缘层而形成侧墙34。
之后，在上述的工序的基础上，再依次执行以下工序：通过离子注入法等将高浓度的N型杂质或P型杂质注入到半导体基板W的必要位置从而在存储器电路区域ER1的漏极区域6a、源极区域6b、周边电路区域ER3的杂质扩散区域23a、23b、23c、23d形成高浓度杂质扩散区域；在漏极区域6a、源极区域6b及杂质扩散区域23a、23b、23c、23d形成硅化物SC；以覆盖虚拟存储器栅极构造体D22、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、DLG2及虚拟残留部D61等的方式形成层间绝缘层ILD。
接着，通过CMP等的平坦化处理，将层间绝缘层ILD表面进行研磨以进行平坦化，进一步，将从层间绝缘层ILD的前端向外部露出的硬掩膜层HM1a、HM1c、HM1d、HM1e、虚拟存储器栅极构造体D22、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、DLG2及虚拟残留部D61的各表面也进行研磨以进行平坦化。通过这样的动作，如与图13A对应的部分标注相同的附图标记的图13B所示，使得虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、DLG2、逻辑用虚拟电极残留部39a、存储器用虚拟电极残留部39b的被平坦化的各前端从被平坦化的层间绝缘层ILD表面露出(电极露出工序)。
接着，用抗蚀剂覆盖PMOS周边电路区域ER5，使其他的存储器电路区域ER1、边界区域ER2、NMOS周边电路区域ER4向外部露出，并通过利用四氟化碳(CF4)等的干式蚀刻，分别除去从层间绝缘层ILD表面露出的虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、逻辑用虚拟电极残留部39a及存储器用虚拟电极残留部39b，然后除去PMOS周边电路区域ER5的抗蚀剂。接着，从存储器电路区域ER1到周边电路区域ER3，由与下部存储器栅极绝缘膜10不同的绝缘材料(例如，高k)形成层状的绝缘膜，在除去虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、逻辑用虚拟电极残留部39a及存储器用虚拟电极残留部39b的各空间内形成层状的绝缘膜。
由此，如图10所示，在存储器电路区域ER1中，通过绝缘膜在侧壁绝缘膜13a、13b之间的电荷存储层EC上形成上部存储器栅极绝缘膜11，同时沿侧壁绝缘膜13a、13b形成壁状的存储器栅极侧壁绝缘膜57a、57b。此外，此时，在存储器电路区域ER1中，通过绝缘膜在侧壁绝缘膜13a与侧墙17a之间的半导体基板W上形成第一选择栅极绝缘膜15a，同时沿侧壁绝缘膜13a形成壁状的第一选择栅极侧壁绝缘膜16a，进一步，沿侧墙17a形成壁状的相对侧壁绝缘膜56a。由此，在存储器电路区域ER1中，形成由侧壁绝缘膜13a和第一选择栅极侧壁绝缘膜16a构成的一侧壁隔板8a。
进一步，此时，在存储器电路区域ER1中，通过绝缘膜在侧壁绝缘膜13b与侧墙17b之间的半导体基板W上形成第二选择栅极绝缘膜15b，同时沿侧壁绝缘膜13b形成壁状的第二选择栅极侧壁绝缘膜16b，进一步，沿侧墙17b形成壁状的相对侧壁绝缘膜56b。由此，在存储器电路区域ER1中，形成由侧壁绝缘膜13b和第二选择栅极侧壁绝缘膜16b构成的另一侧壁隔板8b。另一方面，在周边电路区域ER3的NMOS周边电路区域ER4中，通过绝缘膜在相对的侧墙26之间的半导体基板W上形成逻辑栅极绝缘膜25a，沿各侧墙26可形成壁状的侧壁绝缘膜73a、73b。顺便说一下，在边界区域ER2中，在一侧墙34a与残留绝缘膜30之间的元件分离层IL1上形成剖面为凹状的绝缘膜63，同时在另一侧墙34b与残留绝缘膜30之间的元件分离层IL1上形成剖面为凹状的绝缘膜64。
接着，在层间绝缘层ILD表面形成例如由铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等N型MOS用金属材料构成的金属电极层，并在除去虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、逻辑用虚拟电极残留部39a及存储器用虚拟电极残留部39b且由层状的绝缘材料包围的各电极形成空间内埋入金属电极层，然后通过CMP等的平坦化处理，对金属电极层和绝缘膜进行研磨，与层间绝缘层ILD表面匹配地对金属电极层和绝缘膜的表面进行平坦化。顺便说一下，在周边电路区域ER3的PMOS周边电路区域ER5中，由于处在虚拟逻辑栅极DLG2没有被除去而形成的状态，因此位于虚拟逻辑栅极DLG2上和层间绝缘层ILD上的金属电极层和绝缘膜通过该平坦化处理被除去。
由此，在存储器电路区域ER1中，如图10所示，在曾形成有虚拟存储器栅极DMG的空间内，在由上部存储器栅极绝缘膜11和存储器栅极侧壁绝缘膜57a、57b包围的电极形成空间内埋入金属电极层而形成金属存储器栅极MG。因此，在存储器电路区域ER1中，形成以下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11及金属存储器栅极MG的顺序层叠形成在半导体基板W上的存储器栅极构造体52。
此外，此时，在存储器电路区域ER1中，在曾形成有虚拟第一选择栅极DDG的空间内，在由第一选择栅极绝缘膜15a、第一选择栅极侧壁绝缘膜16a及相对侧壁绝缘膜56a包围的电极形成空间内埋入金属电极层而形成金属第一选择栅极DG。由此，在存储器电路区域ER1中，形成在第一选择栅极绝缘膜15a上设置金属第一选择栅极DG的第一选择栅极构造体53。进一步，此时，在存储器电路区域ER1中，在曾形成有虚拟第二选择栅极DSG的空间内，在由第二选择栅极绝缘膜15b、第二选择栅极侧壁绝缘膜16b及相对侧壁绝缘膜56b包围的电极形成空间内埋入金属电极层而形成金属第二选择栅极SG。由此，在存储器电路区域ER1中，形成在第二选择栅极绝缘膜15b上设置金属第二选择栅极SG的第二选择栅极构造体54。
另一方面，在周边电路区域ER3的NMOS周边电路区域ER4中，在曾形成有虚拟逻辑栅极DLG1的空间内，在由逻辑栅极绝缘膜25a和侧壁绝缘膜73a、73b包围的电极形成空间内埋入金属电极层而形成金属逻辑栅极LG1。由此，在NMOS周边电路区域ER4中，形成在逻辑栅极绝缘膜25a上设置金属逻辑栅极LG1的逻辑栅极构造体21a(金属栅极形成工序)。因此，金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG及金属逻辑栅极LG1通过相同层(相同的金属电极层)形成。并且，此时，在边界区域ER2中，在由剖面为凹状的绝缘膜63、64包围的电极形成空间分别埋入金属电极层而形成残留金属层MS1、MS2，由此，在元件分离层IL1上形成残留部61。
接着，用抗蚀剂覆盖存储器电路区域ER1、边界区域ER2、NMOS周边电路区域ER4，使PMOS周边电路区域ER5向外部露出，并通过利用四氟化碳(CF4)等的干式蚀刻，除去从层间绝缘层ILD表面露出的虚拟逻辑栅极DLG2，然后除去所述抗蚀剂。接着，形成由下部存储器栅极绝缘膜10的绝缘材料以外的绝缘材料(例如，高k)构成的层状的绝缘膜，在除去虚拟逻辑栅极DLG2的空间内也形成层状的绝缘膜。
由此，如图10所示，在PMOS周边电路区域ER5中，在相对的侧墙27之间的半导体基板W上形成逻辑栅极绝缘膜25a，沿各侧墙26可形成壁状的侧壁绝缘膜73a、73b。接着，在层间绝缘层ILD表面形成例如由铝(Al)、氮化钛(TiN)等P型MOS用金属材料构成的金属电极层，在除去虚拟逻辑栅极DLG2的空间内，在由逻辑栅极绝缘膜25a和侧壁绝缘膜73a、73b包围的电极形成空间内埋入金属电极层，然后通过CMP等的平坦化处理对P型MOS用金属电极层和绝缘膜进行掩膜，与层间绝缘层ILD表面匹配地对金属电极层和绝缘膜的表面进行平坦化。
由此，在PMOS周边电路区域ER5中，在由逻辑栅极绝缘膜25a和侧壁绝缘膜73a、73b包围的电极形成空间内形成金属逻辑栅极LG2，形成在逻辑栅极绝缘膜25b上设置由P型MOS用金属材料构成的金属逻辑栅极LG2的逻辑栅极构造体21b。之后，经过将图10中未示出的第一选择栅极连接器、第二选择栅极连接器、存储器栅极连接器等各种连接器等形成在层间绝缘层ILD的预定位置形成的工序等而制造半导体集成电路装置60。
(3-4)作用及效果
以上的结构中，通过如上所述的制造方法制造的存储器单元51、第三实施方式的半导体集成电路装置60也能够得到与上述的第一实施方式相同的效果。
此外，在本发明的半导体集成电路装置60的制造方法中，如图11A和图11B所示，利用被图案化的抗蚀剂M3a，对存储器电路区域ER1的逻辑用虚拟电极层77、电荷存储层ECa及下部存储器栅极绝缘膜10a进行图案化，由此在存储器电路区域ER1形成依次层叠形成被图案化的下部存储器栅极绝缘膜10、电荷存储层EC及虚拟存储器栅极DMG的虚拟存储器栅极构造体22，同时通过抗蚀剂M3b，在周边电路区域ER3以原样残留逻辑用虚拟电极层77后，沿存储器电路区域ER1的虚拟存储器栅极构造体22的相对的侧壁形成侧壁绝缘膜13a、13b。
此外，在该制造方法中，如图12B和图12C所示，通过利用被图案化的抗蚀剂M5a、M5b对形成在存储器电路区域ER1的存储器用虚拟电极层78和形成在周边电路区域ER3的逻辑用虚拟电极层77进行图案化，由此能够在相同的制造工序中打包形成周边电路区域ER3的半导体基板W上配置的虚拟逻辑栅极DLG1、DLG2、沿虚拟存储器栅极构造体D22的一侧壁绝缘膜13a在半导体基板W上配置的虚拟第一选择栅极DDG、沿虚拟存储器栅极构造体D22的另一侧壁绝缘膜13b在半导体基板W上配置的虚拟第二选择栅极构造体DSG。
进一步，在该制造方法中，将形成在存储器电路区域ER1和周边电路区域ER3的层间绝缘层ILD通过平坦化处理进行平坦化，在除去从层间绝缘层ILD向外部露出的虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1后，在曾形成所述虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1的各空间依次形成绝缘膜和金属电极层。
由此，在该制造方法中，在除去虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1的空间内，能够在相同的制造工序中打包形成各上部存储器栅极绝缘膜11、第一选择栅极绝缘膜15a、第二选择栅极绝缘膜15b及逻辑栅极绝缘膜25a，同时对于金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG及金属逻辑栅极LG1，在对应的各上部存储器栅极绝缘膜11、第一选择栅极绝缘膜15a、第二选择栅极绝缘膜15b及逻辑栅极绝缘膜25a上，能够在相同的制造工序中打包形成。
如上所述，在本发明的第三实施方式的制造方法中，也在半导体基板W上形成例如由N型MOS用金属材料构成的金属逻辑栅极LG1的一系列的制造工序中，可以与所述金属逻辑栅极LG1同时形成由与所述金属逻辑栅极LG1相同的金属材料构成的金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。
(4)第四实施方式
(4-1)第四实施方式的半导体集成电路装置的结构
与图10对应的部分标注相同的附图标记的图14中的80表示第四实施方式的半导体集成电路装置，与上述的第三实施方式的半导体集成电路装置60相比区别仅在于边界区域20的结构不同。实际上，在该半导体集成电路装置80中，并没有形成有上述的第三实施方式的半导体集成电路装置60所具有的残留部61(图10)，具有在元件分离层IL1上形成有层间绝缘层ILD的结构。在这样的半导体集成电路装置80中，由于在边界区域ER2中不形成残留部61(图9)，相应地能够简化整体结构。
并且，在第四实施方式的半导体集成电路装置80中，除边界区域ER2以外的存储器电路区域ER1和周边电路区域ER3的结构与上述的第三实施方式的半导体集成电路装置60具有相同的结构，因此在此省略对存储器电路区域ER1和周边电路区域ER3的说明。此外，该半导体集成电路装置80的向存储器单元51的数据的写入动作和防止数据的写入动作也与上述的“(1-2)数据的写入方法”相同，此外，存储器单元51的数据的读取动作和数据的擦除动作也与上述的“(1-3)其他动作”相同，因此在此省略其说明。
(4-2)第四实施方式的半导体集成电路装置的制造方法
具有上述的结构的半导体集成电路装置80通过下述的制造工序制造，从而在半导体基板W上形成由金属材料构成的金属逻辑栅极LG1、LG2中例如由N型MOS用金属材料形成的金属逻辑栅极LG1的一系列的制造工序中，在边界区域ER2不形成残留部61(图10)，由与所述金属逻辑栅极LG1相同的金属材料，与金属逻辑栅极LG1同时可形成金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。
首先，如图3A所示，在例如由Si构成的半导体基板W表面的预定位置，通过浅沟道隔离(STI)法等以预定间隔形成由SiO2等绝缘材料构成的多个元件分离层IL1、IL2、IL3。并且，在周边电路区域ER3，为了调整半导体基板W的阈值电压，通过例如离子注入法向元件分离层IL1、IL2之间的NMOS周边电路区域ER4的半导体基板W注入P型杂质，另一方面，向元件分离层IL2、IL3之间的PMOS周边电路区域ER5的半导体基板W注入N型杂质。
接着，利用光刻法技术对抗蚀剂进行图案化，并由抗蚀剂M1覆盖从存储器电路区域ER1与周边电路区域ER3之间的边界区域ER2中形成的元件分离层IL1的一部分到周边电路区域ER3的半导体基板W，并为了调整形成金属存储器栅极MG(图14)的形成预定区域(存储器栅极形成预定区域)的半导体基板W的阈值电压，通过离子注入法等向存储器电路区域ER1的半导体基板W注入硼(B)、磷(P)、砷(As)等杂质。
接着，除去抗蚀剂M1，然后在存储器电路区域ER1、边界区域ER2及周边电路区域ER3上依次形成层状的由SiO2等构成的下部存储器栅极绝缘膜及由SiN等构成的电荷存储层，然后，利用光刻法技术对抗蚀剂进行图案化，如与图3A对应的部分标注相同的附图标记的图3B所示，从存储器电路区域ER1到边界区域ER2的一部分区域由抗蚀剂M2覆盖，除去从所述抗蚀剂M2露出的边界区域ER2和周边电路区域ER3的下部存储器栅极绝缘膜和电荷存储层。由此，仅在存储器电路区域ER1到边界区域ER2的一部分区域形成层状的下部存储器栅极绝缘膜10a和电荷存储层ECa。
接着，除去抗蚀剂M2，然后在从存储器电路区域ER1的电荷存储层ECa经过边界区域ER2的元件分离层IL1一直到周边电路区域ER3的半导体基板W上，形成由多晶硅等构成的层状的存储器用虚拟电极层(未示出)。接着，如与图3B对应的部分标注相同的附图标记的图15A所示，形成利用被图案化的抗蚀剂(未示出)在存储器栅极形成预定区域形成的硬掩膜层HM1a，并通过所述硬掩膜层HM1a，对存储器用虚拟电极层(未示出)、电荷存储层ECa及下部存储器栅极绝缘膜10a进行图案化，在存储器电路区域ER1的存储器栅极形成预定区域形成依次层叠形成有下部存储器栅极绝缘膜10、电荷存储层EC及虚拟存储器栅极DMG的虚拟存储器栅极构造体22。然而，虚拟存储器栅极DMG是可通过加工存储器电路区域ER1的存储器用虚拟电极层(未示出)加工而形成。
接着，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3，形成由SiO2等构成的层状的绝缘膜(未示出)，然后通过实施回蚀，沿存储器电路区域ER1的虚拟存储器栅极构造体D22的相对的侧壁形成侧墙状的侧壁绝缘膜13a、13b(侧壁绝缘膜形成工序)。接着，利用被图案化的抗蚀剂(未示出)，由所述抗蚀剂覆盖周边电路区域ER3，并为了调整在之后的制造工序中形成的金属第一选择栅极DG和金属第二选择栅极SG(图7)的形成预定区域(选择栅极形成预定区域)的半导体基板W的阈值电压，通过离子注入法等注入硼(B)、磷(P)、砷(As)等杂质。
接着，除去抗蚀剂，然后在存储器电路区域ER1、边界区域ER2及周边电路区域ER3形成例如由多晶硅等构成的层状的逻辑用虚拟电极层49(虚拟电极层形成工序)。接着，在周边电路区域ER3中，形成覆盖在之后的制造工序中形成的金属逻辑栅极LG1、LG2(图14)的形成预定区域(逻辑栅极形成预定区域)的抗蚀剂M6a、M6b，并利用所述抗蚀剂M6a、M6b对由SiO2等构成的硬掩膜层(未示出)进行图案化，由此在逻辑用虚拟电极层49上形成覆盖逻辑栅极形成预定区域的硬掩膜层HM2a、HM2b。
接着，除去抗蚀剂M6a、M6b，然后将残留的硬掩膜层HM2a、HM2b用作掩膜，对存储器电路区域ER1、边界区域ER2及周边电路区域ER3的逻辑用虚拟电极层49进行回蚀。由此，如与图15A对应的部分标注相同的附图标记的图15B所示，在周边电路区域ER3的逻辑栅极形成预定区域，通过硬掩膜层HM2a、HM2b残留逻辑用虚拟电极层49而形成虚拟逻辑栅极DLG1、DLG2。
此时，在存储器电路区域ER1中，沿位于虚拟存储器栅极构造体D22的一侧壁的侧壁绝缘膜13a，逻辑用虚拟电极层49以侧墙状残留而形成虚拟第一选择栅极DDG，同时沿位于虚拟存储器栅极构造体D22的另一侧壁的侧壁绝缘膜13b，逻辑用虚拟电极层49以侧墙状残留而形成虚拟第二选择栅极DSG(虚拟栅极形成工序)。如上所述，在该实施方式中，借用为了形成虚拟逻辑栅极DLG1、DLG2而设置的逻辑用虚拟电极层49，在存储器电路区域ER1还形成虚拟第一选择栅极DDG和虚拟第二选择栅极DSG。
在此，在缩小形成在存储器电路区域ER1的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG的宽度时，如图15B所示，用抗蚀剂M7覆盖从周边电路区域ER3到边界区域ER2的一部分区域，同时通过干式蚀刻除去存储器电路区域ER1中露出的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG，由此形成所需宽度的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG。因此，在该制造方法中，在周边电路区域ER3形成所需宽度的虚拟逻辑栅极DLG1、DLG2的同时，形成在存储器电路区域ER1的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG也能够形成为另外的所需宽度，因此能够实现具有微小的宽度的虚拟第一选择栅极DDG和虚拟第二选择栅极DSG。
顺便说一下，在第四实施方式的半导体集成电路装置80的制造方法中，形成虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟存储器栅极DMG时，在边界区域ER2不残留侧壁绝缘膜30、存储器用虚拟电极层、逻辑用虚拟电极层49，能够使元件分离层IL1的整个表面向外部露出。
之后，利用被图案化为N型用或者P型用的抗蚀剂(未示出)，向存储器电路区域ER1和周边电路区域ER3，通过离子注入法等注入低浓度的N型杂质或者P型杂质，如图14所示，在存储器电路区域ER1的半导体基板W表面可形成漏极区域6a和源极区域6b，同时在周边电路区域ER3的半导体基板W表面可形成杂质扩散区域23a、23b、23c、23d。接着，在存储器电路区域ER1、边界区域ER2及周边电路区域ER3上形成例如由SiN等构成的层状的绝缘层(未示出)，然后对所述绝缘层进行回蚀。由此，在虚拟第一选择栅极DDG和虚拟第二选择栅极DSG的侧壁残留绝缘层而形成侧墙17a、17b，同时在虚拟逻辑栅极DLG1、DLG2相对的侧壁残留绝缘层而形成侧墙26、27。
之后，进一步，依次执行如下的工序：通过离子注入法等将高浓度的N型杂质或P型杂质注入到半导体基板W的必要位置从而在存储器电路区域ER1的漏极区域6a、源极区域6b、周边电路区域ER3的杂质扩散区域23a、23b、23c、23d形成高浓度杂质区域；在漏极区域6a、源极区域6b及杂质扩散区域23a、23b、23c、23d形成硅化物SC；以覆盖虚拟存储器栅极构造体D22、虚拟第一选择栅极DDG、虚拟第二选择栅极构造体DSG、虚拟逻辑栅极构造体DLG1、DLG2的方式形成层间绝缘层ILD。
接着，通过CMP等的平坦化处理，将层间绝缘层ILD表面进行研磨以进行平坦化，使得虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1、DLG2的被平坦化的各前端从层间绝缘层ILD表面露出(电极露出工序)。接着，用抗蚀剂覆盖PMOS周边电路区域ER5，使其他的存储器电路区域ER1、边界区域ER2、NMOS周边电路区域ER4向外部露出，并通过利用四氟化碳(CF4)等的干式蚀刻，分别除去从层间绝缘层ILD表面露出的虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1，然后除去PMOS周边电路区域ER5的抗蚀剂。
接着，从存储器电路区域ER1到周边电路区域ER3，由与下部存储器栅极绝缘膜10不同的绝缘材料(例如，高k)形成层状的绝缘膜，在除去虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG、虚拟逻辑栅极DLG1、逻辑用虚拟电极残留部39a及存储器用虚拟电极残留部39b的各空间内也形成层状的绝缘膜。
由此，如图14所示，在存储器电路区域ER1中，通过绝缘膜在侧壁绝缘膜13a、13b之间的电荷存储层EC上形成上部存储器栅极绝缘膜11，同时沿侧壁绝缘膜13a、13b形成壁状的存储器栅极侧壁绝缘膜57a、57b。此外，此时，在存储器电路区域ER1中，通过绝缘膜在侧壁绝缘膜13a与侧墙17a之间的半导体基板W上形成第一选择栅极绝缘膜15a，同时沿侧壁绝缘膜13a形成壁状的第一选择栅极侧壁绝缘膜16a，进一步，沿侧墙17a形成壁状的相对侧壁绝缘膜56a。由此，在存储器电路区域ER1中，形成由侧壁绝缘膜13a和第一选择栅极侧壁绝缘膜16a构成的一侧壁隔板8a。
进一步，此时，在存储器电路区域ER1中，通过绝缘膜在侧壁绝缘膜13b与侧墙17b之间的半导体基板W上形成第二选择栅极绝缘膜15b，同时沿侧壁绝缘膜13b形成壁状的第二选择栅极侧壁绝缘膜16b，进一步，沿侧墙17b形成壁状的相对侧壁绝缘膜56b。由此，在存储器电路区域ER1中，形成由侧壁绝缘膜13b和第二选择栅极侧壁绝缘膜16b构成的另一侧壁隔板8b。另一方面，在周边电路区域ER3的NMOS周边电路区域ER4中，通过绝缘膜在相对的侧墙26之间的半导体基板W上可形成逻辑栅极绝缘膜25a，并沿各侧墙26可形成壁状的侧壁绝缘膜73a、73b。
接着，在层间绝缘层ILD表面形成例如由铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等N型MOS用金属材料构成的金属电极层，并在除去虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1且由层状的绝缘材料包围的各电极形成空间内埋入金属电极层，然后通过CMP等的平坦化处理，对金属电极层和绝缘膜进行研磨，与层间绝缘层ILD表面匹配地对金属电极层和绝缘膜的表面进行平坦化。顺便说一下，在周边电路区域ER3的PMOS周边电路区域ER5中，处在虚拟逻辑栅极DLG2没有被除去而被形成的状态，因此位于虚拟逻辑栅极DLG2上和层间绝缘层ILD上的金属电极层和绝缘膜通过该平坦化处理被除去。
由此，在存储器电路区域ER1中，如图14所示，在曾形成有虚拟存储器栅极DMG的空间内，在由上部存储器栅极绝缘膜11和存储器栅极侧壁绝缘膜57a、57b包围的电极形成空间内埋入金属电极层而形成金属存储器栅极MG。因此，在存储器电路区域ER1中，形成以下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11及金属存储器栅极MG的顺序层叠形成在半导体基板W上的存储器栅极构造体52。
此外，此时，在存储器电路区域ER1中，在曾形成有虚拟第一选择栅极DDG的空间内，在由第一选择栅极绝缘膜15a、第一选择栅极侧壁绝缘膜16a及相对侧壁绝缘膜56a包围的电极形成空间内埋入金属电极层而形成金属第一选择栅极DG。由此，在存储器电路区域ER1中，形成在第一选择栅极绝缘膜15a上设置金属第一选择栅极DG的第一选择栅极构造体53。进一步，此时，在存储器电路区域ER1中，在曾形成有虚拟第二选择栅极DSG的空间内，在由第二选择栅极绝缘膜15b、第二选择栅极侧壁绝缘膜16b及相对侧壁绝缘膜56b包围的电极形成空间内埋入金属电极层而形成金属第二选择栅极SG。由此，在存储器电路区域ER1中，形成在第二选择栅极绝缘膜15b上设置金属第二选择栅极SG的第二选择栅极构造体54。
另一方面，在周边电路区域ER3的NMOS周边电路区域ER4中，在曾形成有虚拟逻辑栅极DLG1的空间内，在由逻辑栅极绝缘膜25a和侧壁绝缘膜73a、73b包围的电极形成空间内埋入金属电极层而形成金属逻辑栅极LG1。由此，在NMOS周边电路区域ER4中，形成在逻辑栅极绝缘膜25a上设置金属逻辑栅极LG1的逻辑栅极构造体21a(金属栅极形成工序)。因此，金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG及金属逻辑栅极LG1可通过相同层(相同的金属电极层)形成。
之后，与上述的第三实施方式相同地，在周边电路区域ER3的PMOS周边电路区域ER5中，如图14所示，也形成由P型MOS用金属材料构成的金属逻辑栅极LG2，进一步，经过将图14中未示出的第一选择栅极连接器、第二选择栅极连接器、存储器栅极连接器等各种连接器等形成在层间绝缘层ILD的预定位置的工序等可制造半导体集成电路装置80。
(4-3)作用及效果
以上的结构中，通过如上所述的制造方法制造的存储器单元51、第四实施方式的半导体集成电路装置80也能够得到与上述的第一实施方式相同的效果。
并且，在本发明的半导体集成电路装置80的制造方法中，首先，如图15A所示，在存储器电路区域ER1中设置在半导体基板W上依次层叠形成被图案化的下部存储器栅极绝缘膜10、电荷存储层EC及虚拟存储器栅极DMG的虚拟存储器栅极构造体D22，然后沿虚拟存储器栅极构造体D22的相对的侧壁形成侧壁绝缘膜13a、13b。
此外，在该制造方法中，通过利用被图案化的抗蚀剂M6a、M6b对形成在存储器电路区域ER1到周边电路区域ER3的逻辑用虚拟电极层49进行图案化，如图15B所示，能够在相同的制造工序中打包形成在半导体基板W上配置的虚拟逻辑栅极DLG1、DLG2、沿虚拟存储器栅极构造体D22的一侧壁绝缘膜13a配置的虚拟第一选择栅极DDG及沿虚拟存储器栅极构造体D22的另一侧壁绝缘膜13b配置的虚拟第二选择栅极DSG。
进一步，在该制造方法中，对形成在存储器电路区域ER1和周边电路区域ER3的层间绝缘层ILD通过平坦化处理进行平坦化，在除去从层间绝缘层ILD向外部露出的虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1后，在曾形成有所述虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1的各空间依次形成绝缘膜和金属电极层。
由此，在该制造方法中，在除去虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1的空间内，能够在相同的制造工序中打包形成各上部存储器栅极绝缘膜11、第一选择栅极绝缘膜15a、第二选择栅极绝缘膜15b及逻辑栅极绝缘膜25a，同时对于金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG及金属逻辑栅极LG1，在对应的各上部存储器栅极绝缘膜11、第一选择栅极绝缘膜15a、第二选择栅极绝缘膜15b及逻辑栅极绝缘膜25a上，在相同的制造工序中能够打包形成。
如上所述，在本发明的第四实施方式的制造方法中，也在半导体基板W上形成例如由N型MOS用金属材料构成的金属逻辑栅极LG1的一系列的制造工序中，可以与所述金属逻辑栅极LG1同时形成由与所述金属逻辑栅极LG1相同的金属材料构成的金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。
(5)其他实施方式
并且，本发明并不限定于上述的第一至第四的各实施方式，在本发明的要旨的范围内，能够进行各种变形实施，例如，对于上述的“(1-2)数据的写入方法”、“(1-3)其他动作”时的各部位的电压值，可以适用各种电压值。此外，也可以做成组合各实施方式的结构的半导体集成电路装置。
此外，在上述的各实施方式中，对具有N型MOS晶体管结构的周边电路L1(L3)形成在一方的NMOS周边电路区域ER4，具有P型MOS晶体管结构的周边电路L2(L4)形成在PMOS周边电路区域ER5的周边电路区域ER3进行了说明，但是本发明并不限定于此，周边电路区域ER3也可以做成所述周边电路L1、L2(L3、L4)的双方均具有P型或者N型MOS晶体管结构。
进一步，在上述的实施方式中，对由形成NMOS周边电路区域ER4的金属逻辑栅极LG1的N型MOS用金属材料(N型MOS用金属材料)形成存储器单元1、51的金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG的情况进行了说明，但是本发明并不限定于此，也可以由形成PMOS周边电路区域ER5的金属逻辑栅极LG2的P型MOS用金属材料形成存储器单元1、51的金属存储器栅极MG、金属第一选择栅极DG及金属第二选择栅极SG。并且，在这种情况下，根据需要存储器单元可以形成在注入N型杂质的半导体基板W上。
进一步，在上述的实施方式中，对使用一层的金属层形成金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG及金属逻辑栅极LG1、LG2的情况下进行了说明，但是本发明并不限定于此，例如也可以将由不同种类的金属材料构成的多个种类的金属层依次层叠，从而形成具有层叠结构的金属存储器栅极MG、金属第一选择栅极DG、金属第二选择栅极SG及金属逻辑栅极LG1。
此外，在上述的实施方式中，作为使虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1、DLG2的各前端从层间绝缘层ILD向外部露出的电极露出工序，说明了利用CMP等平坦化处理的情况，但是本发明并不限定于此，只要能够使虚拟存储器栅极DMG、虚拟第一选择栅极DDG、虚拟第二选择栅极DSG及虚拟逻辑栅极DLG1、DLG2的各前端从层间绝缘层ILD向外部露出，则还可以适用例如对层间绝缘层ILD实施蚀刻加工等其他各种加工。
此外，对上述的“(1-2)数据的写入动作”和“(1-3)其他动作”中规定的1.5V的电压(例如，第一选择栅电压、第二选择栅电压、截止电压及读取电压等)，也可以使用1.2V、1.0V等的1.5V以下的电源电压VDD。在使用这样的电源电压VDD的情况下，也能够执行如上所述的动作。
附图标记说明
1、51：存储器单元
20、46、60、80：半导体集成电路装置
2：存储器栅极构造体
3：第一选择栅极构造体
4：第二选择栅极构造体
6a：漏极区域
6b：源极区域
8a：侧壁隔板
8b：侧壁隔板
10：下部存储器栅极绝缘膜
11：上部存储器栅极绝缘膜
15a：第一选择栅极绝缘膜
15b：第二选择栅极绝缘膜
D2、D22：虚拟存储器栅极构造体
D3：虚拟第一选择栅极构造体
D4：虚拟第二选择栅极构造体
DG：金属第一选择栅极
EC：电荷存储层
MG：金属存储器栅极
SG：金属第二选择栅极
W：半导体基板

Claims (12)

1.一种存储器单元，在与具有包括金属材料的金属逻辑栅极的周边电路相同的半导体基板上形成，其特征在于，包括：
漏极区域，形成在所述半导体基板表面，连接有位线；
源极区域，形成在所述半导体基板表面，连接有源极线；
存储器栅极构造体，形成在所述漏极区域与所述源极区域之间，且在所述半导体基板上依次层叠形成下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及包括所述金属材料的金属存储器栅极；
第一选择栅极构造体，在所述漏极区域与所述存储器栅极构造体之间的所述半导体基板上，夹着第一选择栅极绝缘膜形成包括所述金属材料的金属第一选择栅极，且与所述存储器栅极构造体的一侧壁夹着一侧壁隔板邻接；
第二选择栅极构造体，在所述源极区域与所述存储器栅极构造体之间的所述半导体基板上，夹着第二选择栅极绝缘膜形成包括所述金属材料的金属第二选择栅极，且与所述存储器栅极构造体的另一侧壁夹着另一侧壁隔板邻接，且，
所述一侧壁隔板由一侧壁绝缘膜和第一选择栅极侧壁绝缘膜构成，所述一侧壁绝缘膜沿所述存储器栅极构造体的一侧壁形成，所述第一选择栅极侧壁绝缘膜沿所述第一选择栅极构造体的侧壁形成，且与所述第一选择栅极绝缘膜一体地形成，
所述另一侧壁隔板由另一侧壁绝缘膜和第二选择栅极侧壁绝缘膜构成，所述另一侧壁绝缘膜沿所述存储器栅极构造体的另一侧壁形成，所述第二选择栅极侧壁绝缘膜沿所述第二选择栅极构造体的侧壁形成，且与所述第二选择栅极绝缘膜一体地形成，
所述第一选择栅极侧壁绝缘膜和所述第二选择栅极侧壁绝缘膜由与所述侧壁绝缘膜的绝缘材料不同的绝缘材料形成，
所述侧壁绝缘膜由介电常数小于所述第一选择栅极侧壁绝缘膜和所述第二选择栅极侧壁绝缘膜的绝缘材料形成。
2.根据权利要求1所述的存储器单元，其特征在于，
所述第一选择栅极侧壁绝缘膜和所述第二选择栅极侧壁绝缘膜由高k材料形成。
3.一种存储器单元，在与具有包括金属材料的金属逻辑栅极的周边电路相同的半导体基板上形成，其特征在于，包括：
漏极区域，形成在所述半导体基板表面，连接有位线；
源极区域，形成在所述半导体基板表面，连接有源极线；
存储器栅极构造体，形成在所述漏极区域与所述源极区域之间，且在所述半导体基板上依次层叠形成下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及包括所述金属材料的金属存储器栅极；
第一选择栅极构造体，在所述漏极区域与所述存储器栅极构造体之间的所述半导体基板上，夹着第一选择栅极绝缘膜形成包括所述金属材料的金属第一选择栅极，且与所述存储器栅极构造体的一侧壁夹着一侧壁隔板邻接；
第二选择栅极构造体，在所述源极区域与所述存储器栅极构造体之间的所述半导体基板上，夹着第二选择栅极绝缘膜形成包括所述金属材料的金属第二选择栅极，且与所述存储器栅极构造体的另一侧壁夹着另一侧壁隔板邻接，且，
设置有一存储器栅极侧壁绝缘膜，其在所述金属存储器栅极与所述一侧壁隔板之间沿所述侧壁隔板形成，且与所述上部存储器栅极绝缘膜一体地形成，
设置有另一存储器栅极侧壁绝缘膜，其在所述金属存储器栅极与所述另一侧壁隔板之间沿所述侧壁隔板形成，且与所述上部存储器栅极绝缘膜一体地形成。
4.根据权利要求1至3任一项所述的存储器单元，其特征在于，
所述金属存储器栅极、所述金属第一选择栅极及所述金属第二选择栅极的各前端被平坦化，所述金属存储器栅极的前端平坦面、所述金属第一选择栅极的前端平坦面及所述金属第二选择栅极的前端平坦面一致。
5.一种半导体集成电路装置，连接有位线和源极线的存储器单元以矩阵状配置，其特征在于，
所述存储器单元为权利要求1至4任一项所述的存储器单元，
在配置有所述存储器单元的存储器电路区域的周边，具有设置有所述周边电路的周边电路区域。
6.根据权利要求5所述的半导体集成电路装置，其特征在于，
所述周边电路具有在所述半导体基板表面夹着逻辑栅极绝缘膜形成包括所述金属材料的所述金属逻辑栅极的结构，
所述金属存储器栅极、所述金属第一选择栅极、所述金属第二选择栅极及所述金属逻辑栅极由相同的所述金属材料形成。
7.一种半导体集成电路装置的制造方法，其为包括存储器电路区域和周边电路区域的半导体集成电路装置的制造方法，在所述存储器电路区域中形成在第一选择栅极构造体与第二选择栅极构造体之间配置存储器栅极构造体的存储器单元，在所述周边电路区域中形成具有逻辑栅极构造体的周边电路，其特征在于，所述方法包括以下工序：
第一虚拟电极层形成工序，在所述存储器电路区域的半导体基板上依次形成层状的下部存储器栅极绝缘膜和电荷存储层，然后在所述存储器电路区域的所述电荷存储层上和所述周边电路区域的半导体基板上依次层叠形成层状的第一绝缘膜和逻辑用虚拟电极层；
虚拟存储器栅极构造体形成工序，利用被图案化的抗蚀剂对所述存储器电路区域的所述逻辑用虚拟电极层、所述第一绝缘膜、所述电荷存储层及所述下部存储器栅极绝缘膜进行图案化，从而在所述存储器电路区域形成依次层叠形成被图案化的所述下部存储器栅极绝缘膜、所述电荷存储层、上部存储器栅极绝缘膜及虚拟存储器栅极的虚拟存储器栅极构造体，同时利用所述抗蚀剂在所述周边电路区域使所述第一绝缘膜和所述逻辑用虚拟电极层按原样残留；
侧壁绝缘膜形成工序，沿所述存储器电路区域的所述虚拟存储器栅极构造体的相对的侧壁形成侧壁绝缘膜；
第二虚拟电极层形成工序，在所述存储器电路区域和所述周边电路区域形成层状的第二绝缘膜，在所述虚拟存储器栅极构造体的相对的侧壁分别形成由所述侧壁绝缘膜和所述第二绝缘膜构成的侧壁隔板，然后在所述第二绝缘膜上层叠形成层状的存储器用虚拟电极层，利用被图案化的抗蚀剂依次除去所述周边电路区域的所述存储器用虚拟电极层和所述第二绝缘膜，从而在所述存储器电路区域残留所述第二绝缘膜和所述存储器用虚拟电极层；
虚拟栅极形成工序，通过利用被图案化的抗蚀剂对所述周边电路区域的所述逻辑用虚拟电极层和所述第一绝缘膜进行图案化，由此形成在所述半导体基板上夹着逻辑栅极绝缘膜层叠形成虚拟逻辑栅极的虚拟逻辑栅极构造体，同时通过对所述存储器电路区域的所述存储器用虚拟电极层和所述第二绝缘膜进行回蚀，沿所述虚拟存储器栅极构造体的一所述侧壁隔板形成侧墙状的虚拟第一选择栅极，在所述虚拟第一选择栅极的下部残留所述第二绝缘膜而形成第一选择栅极绝缘膜，同时沿所述虚拟存储器栅极构造体的另一所述侧壁隔板形成侧墙状的虚拟第二选择栅极，在所述虚拟第二选择栅极的下部残留所述第二绝缘膜而形成第二选择栅极绝缘膜；
电极露出工序，在所述存储器电路区域和所述周边电路区域形成层间绝缘层后，对所述层间绝缘层进行加工，使得所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各前端从所述层间绝缘层向外部露出；
金属栅极形成工序，除去所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极后，在曾形成有所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的电极形成空间，形成包括金属材料的金属存储器栅极、金属第一选择栅极、金属第二选择栅极及金属逻辑栅极。
8.一种半导体集成电路装置的制造方法，其为包括存储器电路区域和周边电路区域的半导体集成电路装置的制造方法，在所述存储器电路区域中形成在第一选择栅极构造体与第二选择栅极构造体之间配置存储器栅极构造体的存储器单元，在所述周边电路区域中形成具有逻辑栅极构造体的周边电路，其特征在于，所述方法包括以下工序：
侧壁绝缘膜形成工序，在存储器电路区域设置半导体基板上依次层叠形成被图案化的下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及虚拟存储器栅极的虚拟存储器栅极构造体后，沿所述虚拟存储器栅极构造体的相对的侧壁形成侧壁绝缘膜；
虚拟电极层形成工序，在所述存储器电路区域和所述周边电路区域形成层状的绝缘膜，在所述虚拟存储器栅极构造体的相对的侧壁分别形成由所述侧壁绝缘膜和所述绝缘膜构成的侧壁隔板，然后在所述绝缘膜上层叠形成层状的逻辑用虚拟电极层；
虚拟栅极形成工序，通过利用被图案化的抗蚀剂对所述周边电路区域的所述逻辑用虚拟电极层和所述绝缘膜进行图案化，形成在所述半导体基板上夹着逻辑栅极绝缘膜层叠形成虚拟逻辑栅极的虚拟逻辑栅极构造体，同时通过对所述存储器电路区域的所述逻辑用虚拟电极层和所述绝缘膜进行回蚀，沿所述虚拟存储器栅极构造体的一所述侧壁隔板形成侧墙状的虚拟第一选择栅极，在所述虚拟第一选择栅极的下部残留所述绝缘膜而形成第一选择栅极绝缘膜，同时沿所述虚拟存储器栅极构造体的另一所述侧壁隔板形成侧墙状的虚拟第二选择栅极，在所述虚拟第二选择栅极的下部残留所述绝缘膜而形成第二选择栅极绝缘膜；
电极露出工序，在所述存储器电路区域和所述周边电路区域形成层间绝缘层后，对所述层间绝缘层进行加工，使得所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各前端从所述层间绝缘层向外部露出；
金属栅极形成工序，除去所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极后，在曾形成有所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的电极形成空间，形成包括金属材料的金属存储器栅极、金属第一选择栅极、金属第二选择栅极及金属逻辑栅极。
9.一种半导体集成电路装置的制造方法，其为包括存储器电路区域和周边电路区域的半导体集成电路装置的制造方法，在所述存储器电路区域中形成在第一选择栅极构造体与第二选择栅极构造体之间配置存储器栅极构造体的存储器单元，在所述周边电路区域中形成具有逻辑栅极构造体的周边电路，其特征在于，所述方法包括以下工序：
第一虚拟电极层形成工序，在所述存储器电路区域的半导体基板上依次形成层状的下部存储器栅极绝缘膜和电荷存储层，然后在所述存储器电路区域的所述电荷存储层上和所述周边电路区域的半导体基板上形成层状的逻辑用虚拟电极层；
虚拟存储器栅极构造体形成工序，利用被图案化的抗蚀剂对所述存储器电路区域的所述逻辑用虚拟电极层、所述电荷存储层及所述下部存储器栅极绝缘膜进行图案化，从而在所述存储器电路区域形成依次层叠形成被图案化的所述下部存储器栅极绝缘膜、所述电荷存储层及虚拟存储器栅极的虚拟存储器栅极构造体，同时通过所述抗蚀剂在所述周边电路区域使所述逻辑用虚拟电极层按原样残留；
侧壁绝缘膜形成工序，沿所述存储器电路区域的所述虚拟存储器栅极构造体的相对的侧壁形成侧壁绝缘膜；
第二虚拟电极层形成工序，在所述存储器电路区域和所述周边电路区域形成层状的存储器用虚拟电极层，然后利用被图案化的抗蚀剂除去所述周边电路区域的所述存储器用虚拟电极层，从而在所述存储器电路区域残留所述存储器用虚拟电极层；
虚拟栅极形成工序，通过利用被图案化的抗蚀剂对所述周边电路区域的所述逻辑用虚拟电极层进行图案化，在所述半导体基板上形成虚拟逻辑栅极，同时通过对所述存储器电路区域的所述存储器用虚拟电极层进行回蚀，沿所述虚拟存储器栅极构造体的一所述侧壁绝缘膜形成侧墙状的虚拟第一选择栅极，同时沿所述虚拟存储器栅极构造体的另一所述侧壁绝缘膜形成侧墙状的虚拟第二选择栅极；
电极露出工序，在所述存储器电路区域和所述周边电路区域形成层间绝缘层后，对所述层间绝缘层进行加工，使得所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各前端从所述层间绝缘层向外部露出；
金属栅极形成工序，除去所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极后，在曾形成有所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各空间，形成层状的绝缘膜，然后在被各所述空间的所述绝缘膜包围的电极形成空间，形成包括金属材料的金属存储器栅极、金属第一选择栅极、金属第二选择栅极及金属逻辑栅极。
10.根据权利要求7或9所述的半导体集成电路装置的制造方法，其特征在于，在所述虚拟栅极形成工序中形成的所述虚拟第一选择栅极和所述虚拟第二选择栅极是通过调整在所述第二虚拟电极层形成工序中形成的所述存储器用虚拟电极层的膜厚度来形成为所需的宽度。
11.一种半导体集成电路装置的制造方法，其为包括存储器电路区域和周边电路区域的半导体集成电路装置的制造方法，在所述存储器电路区域中形成在第一选择栅极构造体与第二选择栅极构造体之间配置存储器栅极构造体的存储器单元，在所述周边电路区域中形成具有逻辑栅极构造体的周边电路，其特征在于，所述方法包括以下工序：
侧壁绝缘膜形成工序，在存储器电路区域设置半导体基板上依次层叠形成被图案化的下部存储器栅极绝缘膜、电荷存储层及虚拟存储器栅极的虚拟存储器栅极构造体后，沿所述虚拟存储器栅极构造体的相对的侧壁形成侧壁绝缘膜；
虚拟电极层形成工序，在所述存储器电路区域和所述周边电路区域形成层状的逻辑用虚拟电极层；
虚拟栅极形成工序，通过利用被图案化的抗蚀剂对所述周边电路区域的所述逻辑用虚拟电极层进行图案化，在所述半导体基板上形成虚拟逻辑栅极，同时通过对所述存储器电路区域的所述逻辑用虚拟电极层进行回蚀，沿所述虚拟存储器栅极构造体的一所述侧壁绝缘膜形成侧墙状的虚拟第一选择栅极，同时沿所述虚拟存储器栅极构造体的另一所述侧壁绝缘膜形成侧墙状的虚拟第二选择栅极；
电极露出工序，在所述存储器电路区域和所述周边电路区域形成层间绝缘层后，对所述层间绝缘层进行加工，使得所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各前端从所述层间绝缘层向外部露出；
金属栅极形成工序，除去所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极后，在曾形成有所述虚拟存储器栅极、所述虚拟第一选择栅极、所述虚拟第二选择栅极及所述虚拟逻辑栅极的各空间，形成层状的绝缘膜，然后在被各所述空间的所述绝缘膜包围的电极形成空间，形成包括金属材料的金属存储器栅极、金属第一选择栅极、金属第二选择栅极及金属逻辑栅极。
12.根据权利要求8或11所述的半导体集成电路装置的制造方法，其特征在于，在所述虚拟栅极形成工序之后，还包括：
虚拟电极调整工序，由抗蚀剂覆盖所述周边电路区域，除去规定量的所述存储器电路区域的所述虚拟第一选择栅极和所述虚拟第二选择栅极，以调整所述虚拟第一选择栅极和所述虚拟第二选择栅极的宽度。
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