CN110970440B - 用于嵌入式存储器的防凹陷结构 - Google Patents

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Abstract

本申请的一些实施例涉及集成电路(IC)。该集成电路包括半导体衬底，半导体衬底具有由隔离结构分隔开的外围区域和存储器单元区域。隔离结构延伸到半导体衬底的顶面并且包括介电材料。逻辑器件布置在外围区域上。存储器器件布置在存储器单元区域上。存储器器件包括栅电极和位于栅电极上的存储器硬掩模。防凹陷结构设置在隔离结构上。防凹陷结构的上表面和存储器硬掩模的上表面具有从半导体衬底的顶面测量的相等的高度。本发明的实施例涉及用于嵌入式存储器的防凹陷结构。

Description

用于嵌入式存储器的防凹陷结构
技术领域
本发明的实施例涉及用于嵌入式存储器的防凹陷结构。
背景技术
集成电路(IC)制造业在过去几十年中经历了指数增长。随着IC的发展，功能密度(即，每个芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以产生的最小部件(或线))减小。IC发展中的一些进步包括嵌入式存储器技术和高k金属栅极(HKMG)技术。嵌入式存储器技术是存储器器件与逻辑器件在同一半导体芯片上的集成，使得存储器器件支持逻辑器件的操作。高k金属栅极(HKMG)技术是使用金属栅电极和高k栅极介电层制造半导体器件。
发明内容
本发明的实施例提供了一种集成电路(IC)，包括：半导体衬底，包括由隔离结构分隔开的逻辑区域和存储器单元区域，其中，所述隔离结构延伸到所述半导体衬底的顶面并且包括介电材料；逻辑器件，布置在所述逻辑区域上；存储器器件，布置在所述存储器单元区域上，其中，所述存储器器件包括第一选择栅电极；以及伪选择栅极结构，由设置在所述隔离结构上的导电材料制成，其中，所述伪选择栅极结构的上表面和所述第一选择栅电极的上表面具有从所述半导体衬底的顶面测量的相等的高度。
本发明的另一实施例提供了一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底中形成隔离结构，其中，所述隔离结构将所述半导体衬底的存储区域与所述半导体衬底的逻辑区域分隔开；在所述存储区域上形成分裂栅极闪存单元结构的阵列，所述分裂栅极闪存单元结构的阵列包括位于阵列的中心区域中的中心存储器单元和位于阵列的边缘区域中的边缘存储器单元，所述边缘区域间隔在所述中心区域和所述隔离结构之间；其中，所述边缘存储器单元包括边缘栅电极和位于所述边缘栅电极上的边缘栅电极硬掩模，并且所述中心存储器单元包括中心栅电极和位于所述中心栅电极上的中心栅电极硬掩模；在所述隔离结构上形成伪栅极结构；在所述分裂栅极闪存单元结构和所述伪栅极结构就位的情况下执行平坦化，并且在与栅电极和所述伪栅极结构的高度相对应的平面上停止所述平坦化，其中，所述平坦化在所述边缘栅电极硬掩模的平坦化的上表面和所述中心栅电极硬掩模的平坦化的上表面之间产生高度差，所述高度差在10埃和40埃之间的范围内。
本发明的又一实施例提供了一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底的上表面中形成隔离结构；在所述半导体衬底的上表面上形成栅极氧化物；在所述栅极氧化物上形成导电浮置栅极层；在所述导电浮置栅极层和所述隔离结构上形成控制栅极介电层；在所述控制栅极介电层上形成导电控制栅极层，所述导电控制栅极层在所述隔离结构上延伸；在所述导电控制栅极层上形成控制栅极硬掩模层，所述控制栅极硬掩模层在所述隔离结构上延伸；图案化所述控制栅极硬掩模层、所述导电控制栅极层、所述控制栅极介电层和所述导电浮置栅极层，所述图案化在存储区域上方留下一对控制栅电极和分别位于所述一对控制栅电极上的一对控制栅极硬掩模，并且在隔离区域上方留下伪控制栅极结构和位于所述伪控制栅极结构上的伪控制栅极硬掩模结构；在所述一对控制栅电极的上表面和侧壁表面以及所述伪控制栅极硬掩模结构上形成选择栅极层，所述选择栅极层具有第一形貌可变的上表面；在所述第一形貌可变的上表面上旋涂第一液体抗反射涂层(ARC)，所述第一液体抗反射涂层具有平坦抗反射涂层上表面并且具有至所述第一形貌可变的上表面的不同的深度；以及回蚀刻所述第一液体抗反射涂层和所述选择栅极层，使得所述选择栅极层的回蚀刻的上表面的第一高度小于所述伪控制栅极硬掩模结构的第二高度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了包括具有防凹陷结构的嵌入式存储器器件的集成电路(IC)的一些实施例的截面图。
图1B示出了图1A的IC的局部顶视图。
图2A示出了包括具有防凹陷结构的嵌入式存储器器件的集成电路(IC)的其他实施例的截面图。
图2B示出了包括具有防凹陷结构的嵌入式存储器器件的集成电路(IC)的其他实施例的截面图。
图3示出了包括具有防凹陷结构的嵌入式存储器器件的集成电路(IC)的其他实施例的截面图。
图4至图39示出了用于形成IC的方法的一些实施例的一系列截面图，该IC包括具有边界侧壁间隔件的嵌入式存储器边界结构。
图40示出了图4至图39的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。甚至，术语“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，因此，在各种实施例中可以互换。例如，虽然在一些实施例中元件(例如，开口)可以称为“第一”元件，但是在其他实施例中该元件可以称为“第二”元件。
一种类型的嵌入式存储器器件是分裂栅极闪存。在这种存储器器件中，分裂栅极闪存单元的阵列设置在半导体衬底中或上方。外围电路(包括诸如地址解码器和/或读写电路和/或微控制器的逻辑器件)布置在存储器阵列的外部，并且可以控制存储器单元的操作和/或执行其他任务。衬底中的隔离结构将存储器阵列与外围电路分隔开。
本发明的一些方面在于，在某些情况下，与更中心地布置在阵列中的其他部件相比，处理步骤可以使得距离这种存储器阵列的外边缘最近的栅电极或其他结构缩短或“凹陷”。例如，当隔离区上方的边界结构具有由相对“软”的电介质(例如，二氧化硅)制成的最上表面时，可能出现这种“凹陷”，这导致CMP侵蚀阵列的外边缘上的闪存单元的部件比侵蚀更中心地布置在阵列内的闪存单元的部件更快，从而在阵列的外边缘附近产生具有倾斜顶面的存储器单元部件。这种倾斜的顶面引起了几个潜在的问题，并最终可能导致存储器器件的部分或完全失效。例如，如果在CMP之后执行离子注入，则注入的离子可能不合需要地穿过缩短的栅电极并进入阵列的边缘附近的沟道区域，从而不利地影响存储器单元的阈值电压并且可能导致存储器单元损坏/无法使用。或者，如果CMP引起足以不希望地暴露栅电极的上表面的“凹陷”，则在一些情况下，栅电极可能被不期望地硅化，并且当执行随后的CMP时，随后的CMP可以去除该硅化物并且导致镍污染损坏存储器器件的各种器件。
鉴于前述内容，本申请的各种实施例涉及包括分裂栅极闪存单元的阵列、外围电路和将阵列与外围电路分隔开的隔离结构的方法和器件。为了减轻“凹陷”，这些技术利用设置在隔离结构上的伪硬掩模和/或伪选择栅电极结构。该结构提供额外的结构刚性，使得当在制造期间执行蚀刻时，分裂栅极闪存单元(包括选择栅极、擦除栅极、控制栅极和/或那些栅极上的硬掩模)的上表面被平坦化，因此它们的最终高度与防凹陷结构的上表面的高度相同。以这种方式，伪硬掩模和/或伪选择栅电极结构限制“凹陷”并保持这些结构的平坦化和/或相等高度的顶面，从而减少不期望的阈值电压变化和/或限制镍污染问题。
图1A示出了包括防凹陷结构102的集成电路100的一些实施例的截面图，并且图1B示出了具有对应于图1A的截面图的截面线A-A'的集成电路100的顶视图。集成电路100设置在半导体衬底104上，半导体衬底104包括存储区域104m和边界区域104b。包括介电材料的隔离结构106位于边界区域104b中并横向围绕存储区域104m。
简要地参考图1B，集成电路100包括设置在存储区域104m中或上的存储器单元的阵列。在所示的示例中，存储器单元的阵列包括布置成6行(R1-R6)和M列(C1-CM)的多个分裂栅极闪存单元对108，但是通常地，阵列可以包括任意列数和任意行数。在存储区域104m中的存储器阵列内，一对分裂栅极闪存单元108位于每行和列的交叉点处。出于可读性的目的，并非所有存储器单元都被标记。列1和列M是最外面的列并且最靠近边界区域104b，而列CN是存储器阵列的中心区域中的列。因此，行C1-CM中的单元最靠近阵列的外边缘(在一些文中可以称为“边缘单元”)，并且在一些方法中可能比阵列的中心区域中的单元(在一些文中可以称为“中心单元”)更容易发生凹陷。
图1A的横截面示出了位于列M和行4的交叉点处的一对示例性分裂栅极闪存单元108。该对分裂栅极存储器单元108包括第一存储器单元108a和第二存储器单元108b。第一和第二单独源极/漏极区126a、126b(分别对应于第一和第二存储器单元108a、108b)设置在半导体衬底104中，以及共同源极/漏极区128(在第一和第二存储器单元之间共享)设置在半导体衬底104中并在第一和第二单独源极/漏极区126a、126b之间横向间隔开。第一单独源极/漏极区126a通过第一沟道区130a与共同源极/漏极区128分隔开，并且共同源极/漏极区128通过第二沟道区130b与第二单独源极/漏极区126b分隔开。擦除栅(EG)电极144设置在共同源极/漏极区128上方，并且通过擦除栅极电介质146与共同源极/漏极区128分隔开。第一和第二浮置栅(FG)电极134a、134b分别位于第一和第二沟道区130a、130b上方。第一和第二控制栅(CG)电极138a、138b分别位于第一和第二浮置栅电极134a、134b上面。第一和第二选择栅(SG)电极150a、150b分别位于第一和第二沟道区130a、130b上面，并分别通过第一和第二浮置栅电极134a、134b与擦除栅极144横向分隔开。
选择栅极电介质156将选择栅电极150a、150b与衬底104分隔开，并且浮置栅极电介质158将浮置栅电极134a、134b与衬底104分隔开。控制栅极电介质160将浮置栅电极134a、134b分别与控制栅电极138a、138b分隔开。在一些实施例中，选择栅极电介质156、浮置栅极电介质158和/或控制栅极电介质160中的至少两个可以具有彼此相同的组成和相同的厚度，但是在其他实施例中，每个选择栅极电介质156、浮置栅极电介质158和控制栅极电介质160可以具有与其他不同的组成和/或不同的厚度。由介电材料制成的侧壁间隔件142将选择栅电极150a、150b与浮置栅电极134a、134b和控制栅电极138a、138b横向地分隔开。
防凹陷结构102设置在隔离结构106上，并且具有上表面102a，该上表面102a与控制栅极138a、138b、选择栅极150a、150b和/或擦除栅极144中的至少一个的上表面共面。在一些情况下，防凹陷结构102包括位于隔离结构106上方的伪选择栅极结构162。防凹陷结构102还可包括伪控制栅极结构166、位于伪控制栅极结构166上方的硬掩模层168(例如，硬掩模层168可以包括SiN)以及位于氮化物层168上方的介电层170(例如，与168不同的SiO2层)。伪侧壁间隔件172将伪选择栅极结构162与伪控制栅极结构166分隔开。层间介电层(ILD)174将伪选择栅极结构162与选择栅极结构150b横向分隔开。ILD层174可以是或者包括例如氧化硅、氮化硅、低k电介质，一些其他合适的电介质或前述的任何组合。如本文所用的，低k电介质是介电常数k小于约3.9、3、2或1的电介质。此外，在一些实施例中，接触通孔161延伸穿过ILD层174至源极/漏极区126a、126b。接触通孔161是导电的并且可以是或者包括例如钨、铝铜、铜、铝、一些其他合适的金属或一些其他合适的导电材料。
伪选择栅极结构162模拟存储器单元108的结构刚度，这样的平面性和/或水平度得到改善，因为与其他方法相比，存储器阵列的中心单元和边缘单元之间的高度变化受到限制/减小。因此，当制造器件时，伪选择栅电极162提供足够的结构完整性以限制存储器单元108的外边缘的腐蚀。例如，图1A示出，防凹陷结构102的上表面102a与控制栅极138a、138b、选择栅极150a、150b以及擦除栅极144的上表面齐平或共面(见平面176)。相反，如果不存在伪选择栅电极162，则存储器单元的顶面可呈现不同的高度，导致倾斜的顶面(参见线178)和/或存储器器件上方的选择栅电极150a、150b的高度变化。因此，伪选择栅电极162限制了这种倾斜顶面178的形成，并保持了控制栅极138a、138b、选择栅极150a、150b和/或擦除栅极144的均匀高度。这些均匀的高度可以帮助限制不期望的阈值电压变化和/或帮助限制镍污染问题。
参考图2A，提供了包括防凹陷结构102'的IC 100'的一些其他实施例的截面图。图2A具有几个类似于图1A的那些的结构，并且这些部件在相应的附图标记上标有记号标记。例如，图1A包括具有垂直侧壁的选择栅极150a、150b和控制栅极138a、138b；图2A包括具有成角度(例如，非垂直)侧壁的选择栅极150a'、150b'和控制栅极138a'和138b'。另外，选择栅极硬掩模152a、152b分别设置在选择栅电极150a'、150b'上；控制栅极硬掩模154a，154b分别设置在控制栅138a'、138b'上；擦除栅极硬掩模159设置在擦除栅极144'上方。申请人注意到，选择栅极硬掩模152a、152b、控制栅极硬掩模154a，154b和/或擦除栅极硬掩模159是可选的，因为在一些情况下，这些硬掩模中的一个或多个可以在制造工艺期间被去除，因此在某些情况下可以从最终结构中省略，例如先前在图1A中所示。在一些实施例中，由于存在伪选择栅电极162'和/或伪硬掩模164结构，硬掩模152a、152b、154a、154b和159具有比先前可实现的更均匀的高度/厚度。例如，在没有伪选择栅电极162'和/或伪硬掩模164结构的一些情况下，用于存储器阵列的边缘单元的硬掩模152b与用于存储器阵列的中心单元的硬掩模152a之间的高度差异约为140埃。然而，在本发明的一些实施例中，用于存储器阵列的边缘单元的硬掩模152b与用于存储器阵列的中心单元的硬掩模152a之间的这种高度差异减小到大约40埃或更小，例如在某些情况下为约36埃。
图2A中的类似结构可以在某些方面对应于图1A的那些相同结构，但是可以具有不同的结构细节，如下面进一步描述的。
半导体衬底104'的边界区域104b'横向围绕半导体衬底104'的存储区域104m'。半导体衬底104'可以是或者包括例如体硅衬底、III-V族衬底、绝缘体上硅(SOI)衬底或一些其他合适的半导体衬底。
边界隔离结构106'包括介电材料并且延伸到边界区域104b'中以横向围绕存储区域104m'。边界隔离结构106'可以是或者包括例如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、一些其他合适的沟槽隔离结构或一些其他合适的隔离结构。
防凹陷结构102'设置在边界隔离结构106'上。防凹陷结构102'包括伪选择栅极结构163、伪控制栅极结构166'、硬掩模层168'、介电层170'和边界侧壁间隔件172'。还可以存在ILD 174'。伪控制栅极结构166'具有面向存储区104m'的内侧壁，设置在隔离结构106'上方，并且在一些情况下通过电荷捕获介电结构180与隔离结构106'分隔开。边界侧壁间隔件172'也具有面向存储区104m'的内侧壁，沿伪控制栅极结构166'的内侧壁设置并且设置在隔离结构106'上。伪选择栅极结构163沿边界侧壁间隔件172'的内侧壁设置并且设置在隔离结构106'上。伪选择栅极结构163包括由导电材料制成并设置在隔离结构106'上的伪选择栅电极162'；设置在伪选择栅电极162'上方的伪硬掩模164，使得伪硬掩模164的上表面与选择栅极硬掩模152b的上表面共面。因此，选择栅极硬掩模152b的上表面设置在与伪硬掩模164的上表面相同的高度处，如从衬底104'的上表面垂直地测量的那样。伪选择栅电极162'可以是或者包括例如掺杂的多晶硅、金属、一些其他合适的导电材料或前述的任何组合。伪硬掩模164可以是或包括例如氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质或它们的组合。
在一些实施例中，边界侧壁间隔件172'直接接触伪控制栅极结构166'的内侧壁，和/或沿伪控制栅极结构166'从伪控制栅极结构166'的最底边缘连续延伸到介电层170'的最顶部边缘。边界侧壁间隔件172'可以是或者包括例如氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质、多晶硅、铝铜、钽、一些其他合适的金属或金属合金、氮化钽、氮化钛、一些其他合适的金属氮化物或一些其他合适的材料。此外，在一些实施例中，边界侧壁间隔件172'可包括氧化物-氮化物-氧化物结构，具有外氧化物层172o、中间氮化物层172m和内氧化物层172i。可以由氧化物(例如，SiO2)或氮化物(例如，Si3N4)或它们的组合制成的主边界侧壁间隔件172p可以将氧化物-氮化物-氧化物结构与伪选择栅电极162'和伪硬掩模164分隔开。在其他实施例中，边界侧壁间隔件172'可以是均匀的(例如，单个材料体而不是所示的不同部分)。
伪控制栅电极166'可以是或者包括例如掺杂的多晶硅、金属、一些其他合适的导电材料或前述的任何组合。伪控制栅极介电层180可以是或者包括例如氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，伪控制栅极介电层180包括下氧化物层1801、中间氮化物层180m和上氧化物层180u，从而建立氧化物-氮化物-氧化物(ONO)膜。
该对分裂栅极闪存单元108'包括第一存储器单元108a'和第二存储器单元108b'。一对浮置栅极介电层158'、一对浮置栅电极134a'、134b'、一对控制栅极介电层160'和一对控制栅电极138a'、138b'堆叠在选择性导电存储器沟道130a'、130b'上。浮置栅极介电层158'分别位于选择性导电存储器沟道上面，并且可以是或者包括例如氧化硅或一些其他合适的电介质。浮置栅电极134a'、134b'分别位于浮置栅极介电层158'上面，控制栅极介电层160'分别位于浮置栅电极134a'、134b'上面，控制栅电极138a'、138b'分别位于控制栅极介电层160'上面。控制栅电极138a'、138b'和浮置栅电极134a'、134b'可以是或者包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。控制栅极介电层160'可以是或者包括例如氮化硅、氧化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，控制栅极介电层160'各自包括ONO膜，使得控制栅极介电层160'各自包括下氧化物层1601、位于下氧化物层160l上面的上氧化物层160u和夹在下和上氧化层1601、160u之间的中间氮化物层160m。为了便于说明，仅下氧化物层1601中的一个标记为1601，仅上氧化物层160u中的一个标记为160u，并且仅中间氮化物层160m中的一个标记为160m。
一对控制栅极间隔件140位于每个浮置栅电极134a'、134b'上面并且衬于控制栅电极138a'、138b'的相对侧壁。由于页面上的空间限制，仅标记了一个控制栅极间隔件140。浮置栅极间隔件142'分别位于选择性导电存储器沟道上面，并且每个通过相应的浮置栅电极134'与共同存储器源极/漏极区128'横向隔开。此外，浮置栅极间隔件142'每个都衬于相应的浮置栅电极134'的侧壁上。控制栅极间隔件140和浮置栅极间隔件142'可以是或者包括例如氮化硅、氧化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，控制栅极间隔件140均为ONO膜。因此，控制栅极间隔件140可包括氧化物-氮化物-氧化物结构，具有外氧化物层140o、中间氮化物层140m和内氧化物层140i。在其他实施例中，控制栅极间隔件140可以是均匀的(例如，单个材料体而不是所示的不同部分)。此外，控制栅极间隔件140可以具有在浮置栅电极134a'、134b'的最上表面下方延伸的最低程度。此外，控制栅极间隔件140可以相对于浮置栅电极134a'、134b'和控制栅电极138a'、138b'的侧壁共形，并且可以在浮置栅电极134a'、134b'的上部具有圆角。在一些情况下，间隔件140、142'的侧壁可以以相对于衬底104'的上表面不垂直的角度成角度--例如，在一些实施例中，从间隔件142的侧壁，通过浮置栅并且至衬底104'的上表面测量的锐角可以在65°和89°之间。
一对选择栅极介电层156'和一对选择栅电极150a'、150b'堆叠在选择性导电存储器沟道130a'、130b'上。选择栅极介电层156'分别位于选择性导电存储器沟道130上，每个通过相应的浮置栅电极134a'、134b'与共同存储器源极/漏极区128'横向间隔开。选择栅极介电层156'可以是或者包括例如氧化硅、氮化硅或一些其他合适的电介质。选择栅电极150a'、150b'分别位于选择栅极介电层156'上面并分别与浮置栅栅极间隔件142'相邻。选择栅电极150'可以是或者包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。
擦除栅电极144'和擦除栅极介电层146'位于共同存储器源极/漏极区128'上面，横向位于浮置栅电极134a'、134b'之间。擦除栅电极144'位于擦除栅极介电层146'上面，并且在一些实施例中，具有与控制栅电极138a'、138b'的顶面和/或防凹陷结构102'的顶面齐平的顶面。擦除栅极介电层146'在擦除栅电极144'的下侧成杯状以使擦除栅电极144'与共同存储器源极/漏极区128'垂直间隔开，并使擦除栅电极144'与浮置栅电极134'和控制栅极间隔件140'横向间隔开。擦除栅电极144'可以具有凹入的上表面，并且可以是或者包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。擦除栅极介电层146'可以是或者包括例如氧化硅、氮化硅或一些其他合适的电介质。
参考图2B，提供了包括防凹陷结构102'的IC 100'的一些其他实施例的截面图。图2B具有几种类似于图1A至图2A的结构。然而，为方便起见，这些部件已经用与图2A中使用的相同的记号标记方案标记，即使在图2A和图2B中相应的附图标记之间可能存在结构差异。例如，图1A包括选择栅极150a、150b和控制栅极138a、138b；而图2B包括选择栅极150a'、150b'和控制栅极138a'和138b'。
图2B的分裂栅极存储器单元对108'具有与图2A相同的结构特征，除了图2B示出浮置栅电极(134a'、134b')、控制栅电极(138a'、138b')和硬掩模(154a'、154b')具有垂直于衬底104的上表面的垂直侧壁。此外，图2B的分裂栅极存储器单元对108'还包括另外的最外侧壁间隔件302，最外侧壁间隔件302可以由氮化物、氧化物或它们的组合制成，可由氮化物、氧化物或它们的组合制成的衬垫层304将最外侧壁间隔件302与选择栅电极和选择栅极硬掩模152分隔开。在一些实施例中，衬垫层304可具有与最外侧壁间隔件302不同的成分。取决于用于制造图2B的结构的制造加工，结构的上表面可以被平坦化为176'1、176'2、176'3或176'4，额外的金属互连层(未示出)形成在平坦化的上表面176'1、176'2、176'3或176'4上。例如，如果CMP在176'1上停止，则ILD174的部分可以对应于防凹陷结构的平坦化上表面；而如果CMP在176'2上停止，则衬垫层304的部分可以对应于防凹陷结构的平坦化的上表面；而如果CMP在176'3上停止，则硬掩模层168'的部分可以对应于防凹陷结构的平坦化的上表面；而如果CMP在176'4上停止，则伪控制栅电极166'的部分可以对应于防凹陷结构的平坦化的上表面。
图3对应于图2B(例如，平坦化的上表面176'3)，但是视图已被加宽以示出设置在衬底104'的逻辑区域104l上的逻辑电路110。逻辑电路110包括布置在半导体衬底104'的逻辑区域104l上的第一逻辑器件110a和第二逻辑器件110b。第一逻辑器件110a和第二逻辑器件110b通过横向位于第一和第二逻辑器件110a、110b之间的逻辑隔离结构310物理地和电气地分隔开。逻辑隔离结构310延伸到半导体衬底104'的顶部中，并且可以是或者包括例如STI结构、DTI结构或一些其他合适的隔离结构。第一和第二逻辑器件110a、110b每个可以是例如IGFET、MOSFET、DMOS器件、一些其他合适的晶体管器件或一些其他合适的半导体器件。
第一和第二逻辑器件110a、110b每个包括一对逻辑源极/漏极区312和选择性导电逻辑沟道。每对的逻辑源极/漏极区312位于半导体衬底104'的顶部并且横向间隔开。此外，每对的逻辑源极/漏极区312是具有第一掺杂类型(例如，p型或n型)的掺杂半导体区域。选择性导电逻辑沟道位于半导体衬底104的顶部，并且每个选择性导电逻辑沟道在相应的一对逻辑源极/漏极区312的逻辑源极/漏极区312之间并与之相邻。此外，每个选择性导电逻辑沟道是掺杂半导体区域，其具有与相应一对逻辑源极/漏极区312的第一掺杂类型相反的第二掺杂类型(例如，p型或n型)。
一对第一逻辑栅极介电层316a、一对第二逻辑栅极介电层316b和一对逻辑栅电极318堆叠在选择性导电逻辑沟道上。第一逻辑栅极介电层316a分别位于选择性导电逻辑沟道上面，第二逻辑栅极介电层316b分别位于第一逻辑栅极介电层316a上面，并且逻辑栅电极318分别位于第二逻辑栅极介电层316b上面。逻辑栅电极318可以是或包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。第一和第二逻辑栅极介电层316a、316b可以是或者包括例如氮化硅、氧化硅、高k电介质、一些其他合适的电介质或前述的任何组合。在一些实施例中，第一逻辑栅极介电层316a是氧化硅，第二逻辑栅极介电层316b是高k电介质，逻辑栅电极318是金属。在一些实施例中，逻辑侧壁间隔件320衬于逻辑栅电极318的侧壁。在一些实施例中，逻辑硬掩模350可以位于逻辑栅电极318上面。
此外，图3的防凹陷结构包括面向逻辑区域1041的边界侧壁间隔件322。在一些实施例中，边界侧壁间隔件322的宽度从顶部到底部连续增加。宽度可以例如在约50-10000埃之间，在约50-5000埃之间，或在约5000-10000埃之间。此外，在一些实施例中，边界侧壁间隔件322的高度沿着宽度连续减小，从边界侧壁间隔件322的中点到边界侧壁间隔件322的与最内侧壁间隔件324的相对侧。高度可以例如在约50-10000埃之间，在约50-5000埃之间，或在约5000-10000埃之间。
边界侧壁间隔件322的侧壁向下倾斜并且相对于边界侧壁间隔件322的底面具有倾斜角θ。倾斜角θ可以是或者包括例如小于约50度、约60度、约75度或约80度，和/或可以是或者包括例如约70-80度、约50-80度或约60-70度。
可以由例如氧化物或氮化物制成的最内侧壁间隔件324面向存储区域108'，并且衬垫层304可以由氧化物或氮化物制成并且具有与最内侧壁相同或不同的成分，衬垫层304将最内侧壁间隔件324与隔离结构106'分隔开。
参考图4至图37，一系列截面图400-3700示出了用于形成包括防凹陷结构的IC的方法的一些实施例。
如图4的截面图400所示，边界隔离结构106形成在半导体衬底104的边界区域104b中。边界区域104b将半导体衬底104的存储区域104m与半导体衬底104的逻辑区域1041分隔开，并且边界隔离结构106在此后形成在存储区域104m和逻辑区域1041上的半导体器件之间提供电隔离。边界隔离结构106可以例如具有从存储区域104m向逻辑区域1041升高的阶梯式底面，和/或可以例如包括介电材料。在一些情况下，边界隔离结构可具有彼此成不同角度的侧壁。这可能是由于在执行蚀刻以在要形成边界隔离结构的半导体衬底104中形成沟槽时在边界区域的形成期间产生的。当执行该蚀刻时，沟槽的相对侧壁上的掺杂剂浓度的差异可以使沟槽的一个侧壁更加垂直，并且使沟槽的另一个侧壁更加锥形。然后，当形成介电材料以填充沟槽时，例如通过CVD、PVD等，所得到的边界隔离结构具有不同角度的侧壁。此外，边界隔离结构106可以是或者包括例如STI结构、DTI结构或一些其他合适的隔离区域。半导体衬底104可以是或者包括例如体硅衬底、SOI衬底、III-V族衬底或一些其他合适的半导体衬底。
还通过图4的截面图400示出，逻辑隔离结构310形成在逻辑区域104l中，以将逻辑区域1041划分为第一逻辑区域104l1和第二逻辑区域10412。第一逻辑区域104l横向地位于边界隔离结构106和第二逻辑区域104l2之间。第二逻辑区域10412可以例如支持此后形成的核心逻辑器件，而第一逻辑区域104l1可以例如支持此后形成的高压逻辑器件。例如，高压逻辑器件可以是配置为在比核心逻辑器件更高的电压(例如，高一个数量级)下操作的逻辑器件。逻辑隔离结构310可以例如包括介电材料，和/或可以是或者包括例如STI结构、DTI结构或一些其他合适的隔离区域。
在一些实施例中，用于形成边界隔离结构106和逻辑隔离结构310的工艺包括形成覆盖半导体衬底104的下衬垫层402，并进一步形成覆盖下衬垫层402的上衬垫层404。下衬垫层402和上衬垫层404由不同材料形成，并且可以例如通过化学气相沉积(CVD)、物理气相沉积(PVD)、溅射、热氧化或一些其他合适的生长或沉积工艺形成。如本文所用，具有后缀“(es)”的术语(例如，工艺)可以是例如单数或复数。下衬垫层402可以例如由氧化硅或一些其他合适的电介质形成，和/或上衬垫层404可以例如由氮化硅或一些其他合适的电介质形成。利用边界和逻辑隔离结构106、310的布局图案化下衬垫层402和上衬垫层404，并且在下衬垫层402和上衬垫层404就位的情况下对半导体衬底104执行蚀刻以形成具有布局的沟槽。形成覆盖上衬垫层404并填充沟槽的介电层，并且对上衬垫层404执行平坦化以在沟槽中形成边界和逻辑隔离结构106、310。介电层可以例如由氧化硅或一些其他合适的介电材料形成，和/或可以例如通过CVD、PVD、溅射或一些其他合适的沉积工艺来执行。例如，可以通过化学机械抛光(CMP)或一些其他合适的平坦化工艺来执行平坦化。例如，可以使用光刻和蚀刻工艺来执行图案化。
如图5的截面图500所示，在上衬垫层404中执行蚀刻以从存储区域104m去除上衬垫层404，但不从逻辑区域1041去除上衬垫层404。在一些实施例中，用于执行蚀刻的工艺包括在上衬垫层404上形成并图案化光刻胶层502，使得光刻胶层502覆盖逻辑区域1041，但不覆盖存储区域104m。然后将蚀刻剂施加到上衬垫层404，其中光刻胶层502就位，直到从存储区域104m去除上衬垫层404和下衬垫层402，然后剥离光刻胶层502。
如图6的截面图600所示，然后可以生长栅极氧化物403。然后形成覆盖存储区域104m、边界区域104b和逻辑区域104l的浮置栅极层602。浮置栅极层602可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其他合适的导电材料形成。在一些实施例中，浮置栅极层602通过CVD、PVD、溅射或一些其他合适的沉积工艺形成。
如图7的截面图700所示，对浮置栅极层602执行平坦化，直到到达边界隔离结构106，从而从边界隔离结构106和逻辑区域104l去除浮置栅极层602。在一些实施例中，平坦化将浮置栅极层602的最顶面凹陷至与边界隔离结构106和上衬垫层404的最顶面齐平。平坦化可以例如通过CMP或一些其他合适的平坦化工艺来执行。
还通过图7的截面图700示出，形成覆盖浮置栅极层602、边界和逻辑隔离结构106、310以及上衬垫层404的多层存储器膜702。多层存储器膜702包括控制栅极介电层704、控制栅极层706和控制栅极硬掩模层708。
形成覆盖浮置栅极层602、边界和逻辑隔离结构106、310以及上衬垫层404的控制栅极介电层704。在一些实施例中，控制栅极介电层704包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。例如，控制栅极介电层704可以是ONO膜，和/或可以包括下氧化物层704l、覆盖下氧化物层704l的中间氮化物层704m以及覆盖中间氮化物层704m的上氧化物层704u。控制栅极介电层704可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合来形成。
控制栅极层706形成为覆盖控制栅极介电层704。控制栅极层706可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其他合适的导电材料形成。在一些实施例中，用于形成控制栅极层706的工艺包括沉积控制栅极层706，将掺杂剂注入控制栅极层706，以及退火控制栅极层706以激活掺杂剂。此外，在一些实施例中，控制栅极层706通过CVD、PVD或一些其他合适的沉积工艺形成。
形成覆盖控制栅极层706的控制栅极硬掩模层708。在一些实施例中，控制栅极硬掩模层708包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。例如，控制栅极硬掩模层708可以是氧化物-氮化物-氧化物(ONO)膜，和/或可以包括下氧化物层708l、覆盖下氧化物层708l的中间氮化物层708m和覆盖中间氮化物层708m的上氧化物层708u。控制栅极硬掩模层708可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合形成。
如图8的截面图800所示，对多层存储器膜702执行蚀刻以从存储区域104m去除多层存储器膜702的部分，从而在浮置栅极层602上形成一对控制栅电极138。此外，蚀刻形成一对控制栅极介电层160和一对控制栅极硬掩模210。控制栅极介电层160分别位于控制栅电极138下面，并且控制栅极硬掩模210分别位于控制栅电极138上。在一些实施例中，用于执行蚀刻的工艺包括在多层存储器膜702上形成和图案化光刻胶层802。图案化光刻胶层802以覆盖边界区域104b和逻辑区域104l，并且以控制栅电极138的布局部分地覆盖存储区域104m。然后在光刻胶层802就位的情况下，将蚀刻剂施加到多层存储器膜702，直到蚀刻剂到达浮置栅极层602，然后剥离光刻胶层802。在一些实施例中，控制栅极介电层160、CG电极138和控制栅极硬掩模210的外侧壁相对于衬底104的上表面垂直。然而，在一些实施例中，控制栅极介电层160、控制栅电极138和/或控制栅极硬掩模210的外侧壁可以成角度(参见成角度的线810)，从而相对于衬底104的上表面不垂直。
如图9的截面图900所示，形成控制栅极间隔件层902，其覆盖并衬里图8的结构。控制栅极间隔件层902可以例如共形地形成，和/或可以例如由氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合形成。在一些实施例中，控制栅极间隔件层902是或者包括ONO膜，和/或包括下氧化物层902l、位于下氧化物层902l上面的中间氮化物层902m以及位于中间氮化物层902m上面的上氧化物层902u。此外，控制栅极间隔件层902可以例如通过CVD、PVD或一些其他合适的沉积工艺形成。
如图10的截面图1000所示，对控制栅极间隔件层902(参见图9)执行蚀刻以沿着控制栅电极138的侧壁形成控制栅极间隔件140。此外，蚀刻形成侧壁间隔件172a的一部分，该部分面向存储区域104m、位于边界隔离结构106上面并且沿着多层存储器膜702的侧壁。在一些实施例中，用于执行蚀刻的工艺包括将一种或多种蚀刻施加到控制栅极间隔件层902，直到去除控制栅极间隔件层902的水平段。
还通过图10的截面图1000示出，对浮置栅极层602(参见图9)和栅极氧化物403执行蚀刻以形成一对浮置栅电极134和一对浮置栅极介电层158。浮置栅电极134分别位于控制栅电极138之下并由浮置栅极层602形成。浮置栅极介电层158分别位于浮置栅电极134之下并由栅氧化层403形成。在蚀刻期间，控制栅极间隔件140和控制栅极硬掩模210用作掩模。
如图11的截面图1100所示，浮置栅极间隔件142形成在浮置栅电极134和控制栅极间隔件140的侧壁上。此外，主伪栅极间隔件172p形成在伪栅极间隔件172a的侧壁上。在一些实施例中，浮置栅极间隔件142和主伪栅极间隔件172p包括氧化硅、一些其他合适的氧化物或一些其他合适的电介质。此外，在一些实施例中，用于形成浮置栅极间隔件142和主伪栅极间隔件172p的工艺包括沉积覆盖并衬里图10的结构的浮置栅极间隔件层。然后对浮置栅极间隔件层执行蚀刻，以去除浮置栅极间隔件层的水平段而不去除浮置栅极间隔件层的垂直段。浮置栅极间隔件层可以例如共形地沉积，和/或可以例如通过CVD、PVD或一些其他合适的沉积工艺形成。
如图12的截面图1200所示，共同存储器源极/漏极区128形成在半导体衬底104中，横向地位于浮置栅电极134之间。在一些实施例中，形成共同存储器源极/漏极区128的工艺包括形成和图案化光刻胶层1202，光刻胶层1202覆盖逻辑和边界区域104l、104b，并进一步覆盖横向地位于浮置栅电极134之间的共同源极/漏极间隙1204外部的存储区域104m。在光刻胶层1202就位的情况下，进行离子注入或者一些其他合适的掺杂工艺。例如，可以使用光刻法图案化光刻胶层1202。
如图13的截面图1300所示，执行蚀刻以去除共同源极/漏极间隙1204内的浮置栅极间隔件142。在一些实施例中，用于执行蚀刻的工艺包括在图12的光刻胶层1202就位的情况下，将蚀刻剂施加至浮置栅极间隔件142，直到从共同源极/漏极间隙1204去除暴露的浮置栅极间隔件。然后剥离光刻胶层1202。
如图14的截面图1400所示，形成擦除栅极介电层146，擦除栅极介电层146覆盖共同存储器源极/漏极区128，并进一步衬于共同源极/漏极间隙1204(参见图13)内的浮置栅电极134的侧壁和控制栅极间隔件140的侧壁。擦除栅极介电层146可以例如由氧化物、氮化物或一些其他合适的电介质形成。在一些实施例中，用于形成擦除栅极介电层146的工艺包括高温氧化(HTO)、原位蒸汽生成(ISSG)氧化、一些其他合适的沉积或生长工艺或前述的任何组合。在一些实施例中，由于用于形成共同源极128的离子注入，在擦除栅极电介质146上产生弯曲或球状表面轮廓。共同源极128的中心区域比共同源极的外围区域接收更大剂量的掺杂剂(因此更多损坏)，因此，氧化物在中心区域将比外围区域生长得更多。此外，在一些实施例中，该工艺包括去除在共同源极/漏极间隙1204外部的存储区域104m的部分上形成的介电材料。该去除可以例如包括形成和图案化光刻胶层1402，光刻胶层1402覆盖共同存储器源极/漏极区128并且悬垂于控制栅极硬掩模210。在光刻胶层1402就位的情况下，将蚀刻剂施加到要去除的介电材料上，随后去除光刻胶层1402。例如，可以使用光刻来执行图案化。
如图15的截面图1500所示，形成存储器介电层1502，存储器介电层1502覆盖浮置栅电极134的与共同存储源极/漏极区128相对侧上的存储区域104m的部分。存储器介电层1502可以例如由氧化物、氮化物或一些其他合适的电介质形成。存储器介电层1502可以例如通过HTO、ISSG氧化、一些其他合适的沉积或生长工艺或前述的任何组合形成。
还通过图15的截面图1500示出，形成选择栅极层1504，选择栅极层1504覆盖存储器介电层1502以及存储器、逻辑和边界区域104m、104l、104b上的另一结构。选择栅极层1504可以例如共形地形成，和/或可以例如由掺杂的多晶硅、金属或一些其他合适的导电材料形成。选择栅极层1504可以例如通过CVD、PVD或一些其他合适的沉积工艺形成。
还通过图15的截面图1500示出，形成覆盖选择栅极层1504的存储器抗反射涂层(ARC)1506。此外，存储器ARC 1506可以例如形成为具有平坦或基本平坦的顶面。在一些实施例中，存储器ARC 1506可以例如通过旋涂工艺沉积，其中晶圆围绕其中心旋转，并且有机ARC形式的液体存储器ARC被提供到晶圆的面上。由于其流动性，液体存储器ARC在晶圆表面的下部区域倾向于“较深”(见1520)，并且在晶圆表面的较高区域中“较浅”(见1522)，存储器ARC 1506的整个顶面在晶圆的整个面上通常是水平的或平坦的。因此，存储器ARC 1506的流动性倾向于在晶圆表面中的下面的形貌变化上变平。在存储器ARC 1506旋涂之后，在某些情况下可以执行烘焙步骤以硬化存储器ARC 1506。如图16的截面图1600所示，对选择栅极层1504和存储器ARC 1506(参见图15)执行蚀刻，直到去除存储器ARC 1506并且选择栅极层1504的顶面与控制栅电极138的顶面大致齐平。使用蚀刻剂执行蚀刻，对于存储器ARC1506和选择栅极层1504，蚀刻剂具有相同或基本相同的蚀刻速率。这样，存储器ARC 1506被回蚀刻，直到露出选择栅极层1504。此时，选择栅极层1504和存储器ARC 1506被一起回蚀刻，直到完全去除存储器ARC 1506。然后回蚀刻选择栅极层1504，直到选择栅极层1504的顶面与控制栅电极138的顶面大致齐平。因为蚀刻使存储器ARC的平坦顶面(图15，1506的平坦上表面)向下，选择栅极层1504的顶面彼此齐平和/或基本上是平坦的。在一些实施例中，在蚀刻之后，将掺杂剂注入到选择栅极层1504中，随后执行退火以激活掺杂剂。值得注意的是，蚀刻工艺不会对结构进行过度抛光，因此不会引起边缘存储器单元相对于存储器阵列的中心存储器单元的“凹陷”。相反，如果执行CMP以从图15到图16，则CMP可能导致过度抛光，其中存储器阵列的边缘区域中的控制栅极、选择栅极或上面的硬掩模的高度小于存储器阵列的中心区域中的相应的控制栅极、选择栅极或上面的硬掩模。
如图17的截面图1700所示，形成覆盖图16的结构的存储器硬掩模层1702。存储器硬掩模层1702可以例如共形地形成，和/或例如可以由氮化硅、氧化硅或一些其他合适的电介质形成。此外，存储器硬掩模层1702可以通过CVD、PVD或一些其他合适的沉积工艺形成。
如图18的截面图1800所示，对存储器硬掩模层1702(参见图17)执行蚀刻以在共同存储器源极/漏极区128的相对侧上形成一对选择栅极硬掩模152。此外，蚀刻在共同存储器源极/漏极区128上面形成擦除栅极硬掩模159，以及在边界隔离结构106上方形成伪选择栅极硬掩模164。在一些实施例中，用于执行蚀刻的工艺包括将一种或多种蚀刻剂施加到存储器硬掩模层1702，直到去除存储器硬掩模层1702的水平段。此外，在一些实施例中，蚀刻部分地去除控制栅极硬掩模210和/或控制栅极硬掩模层708。
还通过图18的截面图1800示出，在选择栅极硬掩模152、擦除栅极硬掩模159和伪选择栅极硬掩模164就位的情况下，对选择栅极层1504(参见图17)执行另外的蚀刻。第二蚀刻形成一对选择栅电极150、擦除栅电极144和伪选择栅电极162。选择栅电极150分别位于选择栅极硬掩模152之下，擦除栅电极144位于擦除栅极硬掩模159之下，并且伪选择栅电极162位于伪选择栅极硬掩模164下面。
如图19的截面图1900所示，形成覆盖图18的结构的光刻胶掩模1902。可以通过以下方法来沉积光刻胶掩模1902：通过例如旋涂或使用一些其他合适的沉积工艺在结构的表面上形成光刻胶，然后通过中间掩模或其他光刻掩模选择性地将光刻胶暴露于光，并使用化学显影剂进行图案化。
如图20的截面图2000所示，在显影的光刻胶掩模1902就位的情况下，执行蚀刻。该蚀刻去除了控制栅极带，否则该控制栅极带将使控制栅极彼此短路，并且还去除共同源极带，否则该共同源极带将使共同源极彼此短路，并去除选择栅极的线端。光掩模1902覆盖防凹陷结构，因此伪选择栅极162及其上面的硬掩模164保持在适当位置。在其他实施例中，可以去除伪选择栅极162和/或硬掩模164，然后在CMP之前将其放置到位，使得伪选择栅极162和/或硬掩模164可以用作防凹陷结构。根据实施方式，蚀刻可以是湿蚀刻或干蚀刻。在一些实施例中，蚀刻进行到大约700埃的深度d，蚀刻穿过上氧化物层708u的大约260埃的整个厚度并且穿过中间氮化物层708m的大约60％(例如，蚀刻至中间氮化物层708m的约700埃的整个厚度的约440埃的深度)。此外，在一些情况下，上氧化物层708u的约450nm的宽度w留在适当位置。此外，在一些实施例中，在蚀刻之后通过例如另一蚀刻工艺、灰化工艺或一些其它合适的去除工艺去除显影的光刻胶掩模1902。
如图21的截面图2100所示，形成覆盖图20的结构的第一硬掩模ARC2102。可以通过例如CVD、PVD或一些其他合适的沉积工艺沉积第一硬掩模ARC 2102。
如图22的截面图2200所示，第一硬掩模ARC 2102可以例如形成有平坦或基本平坦的顶面。在一些实施例中，用于形成第一硬掩模ARC 2102的工艺包括在形成第一硬掩模ARC2102之后，随后对第一硬掩模ARC2102的顶面进行平坦化。例如，可以通过CMP或一些其他合适的平坦化工艺来执行平坦化。然后可以通过蚀刻工艺去除第一硬掩模ARC 2102。在该平坦化期间，伪硬掩模164支撑该结构以防止边界区域和/或逻辑区域中的凹陷，从而有助于提高可靠性和产量。但是对于伪硬掩模164，在一些实施例中可以由二氧化硅制成的上层708u易于相对于存储区域104m上的硬掩模凹陷。因此，伪硬掩模164限制凹陷以帮助防止潜在问题，例如离子不期望地进入存储器单元的沟道区域，和/或稍后在制造流程中的选择栅极150的不希望的硅化。
如图23的截面图2300所示，然后形成伪衬垫层304，并且形成覆盖伪衬垫层304的第一伪覆盖层2304。在一些实施例中，伪衬垫层304由氧化硅或一些其他合适的电介质形成。此外，在一些实施例中，第一伪覆盖层2304由多晶硅或一些其他合适的材料形成。伪衬垫层304和/或第一伪覆盖层2304可以例如共形地形成。此外，伪衬垫层304和/或第一伪覆盖层2304可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合形成。
还通过图23的截面图2300示出，形成覆盖第一伪覆盖层2304的伪ARC 2306。此外，伪ARC 2306可以例如形成有平坦或基本平坦的顶面。在一些实施例中，伪ARC 2306是在结构的表面上旋涂的有机液体。由于其流动性，伪ARC 2306倾向于在晶圆表面的下部区域“较深”(见2120)，并且在晶圆表面的较高区域中“较浅”(见2122)，伪ARC 2306的整个顶面在晶圆的整个面上通常是齐平的或平坦的。因此，伪ARC 2306的流动性倾向于在晶圆表面的下面的形貌变化上变平。在旋涂伪ARC 2306之后，在某些情况下可以执行烘焙步骤以硬化伪ARC 2306。
如图24的截面图2400所示，对第一伪覆盖层2304和伪ARC 2306(参见图23)执行蚀刻，直到去除伪ARC 2306。利用蚀刻剂执行蚀刻，该蚀刻剂对于伪ARC 2306与第一伪覆盖层2304具有相同或基本相同的蚀刻速率。因此，一旦伪ARC 2306被充分蚀刻以暴露第一伪覆盖层2304，伪ARC2306的顶面和第一伪覆盖层2304的顶面一起被回蚀刻。此外，蚀刻使第一伪覆盖层2304的顶面平滑、齐平或平坦化。值得注意的是，该蚀刻工艺不会过度抛光结构，因此不会导致边缘存储器单元相对于存储器阵列的中心存储器单元“凹陷”。相反，如果执行CMP以从图23到图24，则CMP可能导致过度抛光，其中存储器阵列的边缘区域中的控制栅极、选择栅极或上面的硬掩模的高度小于存储器阵列的中心区域中的相应的控制栅极、选择栅极或上面的硬掩模。
如图25的截面图2500所示，对伪衬垫层304、第一伪覆盖层2304和多层存储器膜702(参见图24)执行蚀刻。蚀刻形成伪控制栅极介电层180、位于伪控制栅极介电层180上面的伪控制栅电极166以及位于伪控制栅电极166上面的伪控制栅极硬掩模168。在一些实施例中，通过以下方法执行蚀刻：形成和图案化光刻胶层，光刻胶层覆盖存储区域104m和部分边界隔离结构106。然后在光刻胶层就位的情况下，将蚀刻剂施加到伪衬垫层304、第一伪覆盖层2304和多层存储器膜702，直到蚀刻剂到达边界隔离结构106，然后剥离光刻胶层。
如图26的截面图2600所示，形成边界侧壁间隔件层2602，其覆盖第一伪覆盖层2304、边界隔离结构106和逻辑区域1041。在一些实施例中，边界侧壁间隔件层2602由多晶硅、非晶硅、金属、金属氮化物、电介质、与第一伪覆盖层2304相同的材料、与上衬垫层404不同的材料或一些其他合适的材料形成。例如，边界侧壁间隔件层2602可以由钨、铝铜、钽、氮化钽或一些其他合适的金属或金属氮化物形成。作为另一示例，边界侧壁间隔件层2602可以由氧化物、氮化硅、氮氧化硅或一些其他合适的电介质形成。边界侧壁间隔件层2602可以例如共形地形成，和/或可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合形成。
如图27的截面图2700所示，对边界侧壁间隔件层2602(参见图26)执行蚀刻以去除边界侧壁间隔件层2602的水平段，而不去除边界侧壁间隔件层2602的垂直段，从而形成边界侧壁间隔件322。在一些实施例中，边界侧壁间隔件322具有三角形轮廓或一些其它合适的轮廓。边界侧壁间隔件322的上表面是平滑的或基本上平滑的，并且朝向逻辑区域1041向下倾斜。在一些实施例中，边界侧壁322的上表面从第一伪覆盖层2304的顶面到边界侧壁间隔件322的底面呈现连续的弧形。可以例如通过干蚀刻或者一些其他合适的蚀刻工艺来执行蚀刻。干蚀刻可以例如使用卤素化学物质、氟化学物质、一些其他合适的化学物或一些其他合适的化学物质。卤素化学物质可以包括例如氯气(例如Cl2)、溴化氢(例如HBr)、氧气(例如O2)、氩气、一些其他合适的卤素或前述物质的任何组合。氟化学物质可以例如包括四氟甲烷(例如，CF4)、氟仿(例如，CHF3)、二氟甲烷(例如，CH2F2)、六氟化硫(例如，SF6)、六氟乙烷(例如，C2F6)、六氟丙烯(例如，C3F6)、八氟环丁烷(例如，C4F8)、全氟环戊烯(C5F8)、一些其他合适的氟或前述的任何组合。
如图28的截面图2800所示，对上衬垫层404(参见图27)执行蚀刻以从逻辑区域1041去除上衬垫层404。在一些实施例中，蚀刻产生具有由边界和逻辑隔离结构106、310限定的侧壁的逻辑凹槽。在一些实施例中，利用蚀刻剂执行蚀刻，该蚀刻剂相对于边界侧壁间隔件322和第一伪覆盖层2304对于上衬垫层404和下衬垫层402具有高蚀刻速率，使得边界侧壁间隔件322和第一伪覆盖层2304用作蚀刻的掩模，并且去除下衬垫层402和上衬垫层404。
还通过图28的截面图2800示出，形成覆盖并衬于图27的结构的逻辑介电层2802。此外，形成覆盖逻辑介电层2802的逻辑栅极层2804，并且形成覆盖逻辑栅极层2804的逻辑硬掩模层2806。逻辑介电层2802可以例如由氧化物、高k电介质、一些其他合适的电介质或前述的任何组合形成。逻辑栅极层2804可以例如由掺杂或未掺杂的多晶硅、金属、一些导电材料或一些其他合适的材料形成。逻辑硬掩模层2806可以例如由氮化硅、氧化硅、一些其他合适的电介质或前述的任何组合形成。在一些实施例中，逻辑介电层2802、逻辑栅极层2804和逻辑硬掩模层2806共形地形成，和/或通过CVD、PVD、化学镀、电镀、一些其他合适的生长或沉积工艺或前述的任何组合形成。
如图29的截面图2900所示，对逻辑硬掩模层2806(参见图28)和逻辑栅极层2804(参见图28)执行蚀刻以形成一对牺牲逻辑栅电极2904和一对逻辑栅极硬掩模2906。牺牲逻辑栅电极2904分别位于第一和第二逻辑区104l1、104l2上面，并且逻辑栅极硬掩模2906分别位于牺牲逻辑栅电极2904上面。在一些实施例中，通过利用伪逻辑栅极硬掩模2902和逻辑栅极硬掩模2906的布局形成并图案化覆盖逻辑硬掩模层2806的光刻胶层2908来执行蚀刻。然后在光刻胶层2908就位的情况下，将蚀刻剂施加到逻辑硬掩模层2806和逻辑栅极层2804，直到蚀刻剂到达逻辑介电层2802，然后剥离光刻胶层2908。
如图30的截面图3000所示，图案化光刻胶层3002以覆盖逻辑区域1041，但不覆盖存储区域104m。然后在光刻胶层3002就位的情况下，将蚀刻剂施加到逻辑介电层2802和第一伪覆盖层2304，直到蚀刻剂到达伪衬垫层304，然后剥离光刻胶层3002。伪衬垫层304可以例如用作蚀刻的蚀刻停止层。
如图31的截面图3100所示，沿着选择栅电极150的侧壁、伪选择栅电极162的侧壁以及牺牲逻辑栅电极2904的侧壁形成主侧壁间隔件320。为了便于说明，仅一些主侧壁间隔件320标记为320。在一些实施例中，主侧壁间隔件320各自包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。此外，在一些实施例中，用于形成主侧壁间隔件320的工艺包括沉积覆盖并衬于图30的结构的主侧壁间隔件层。然后对主侧壁间隔件层执行回蚀刻以去除主侧壁间隔件层的水平段，而不去除主侧壁间隔件层的垂直段。主侧壁间隔件层可以例如共形地沉积，和/或可以例如通过CVD、PVD、一些其他合适的沉积工艺或前述的任何组合形成。
还通过图31的截面图3100示出，单独的存储器源极/漏极区126形成在存储区104m中，分别与选择栅电极150邻接。此外，在逻辑区域1041中成对地形成逻辑源极/漏极区312，每对的源极/漏极区分别与牺牲逻辑栅电极2904的相对侧壁相邻。在一些实施例中，用于形成单独的存储器源极/漏极区126和逻辑源极/漏极区312的工艺包括离子注入到半导体衬底104中。例如，可以选择掺杂剂和/或注入能量，以便穿过伪衬垫层304、存储器介电层1502、逻辑介电层2602和下衬垫层402执行离子注入。在其他实施例中，使用除离子注入之外的一些工艺来形成单独的存储器源极/漏极区126和逻辑源极/漏极区312。
如图32的截面图3200所示，执行蚀刻以从单独的存储器源极/漏极区126和逻辑源极/漏极区312去除若干层，从而暴露单独的存储器源极/漏极区126和逻辑源极/漏极区312。在一些实施例中，用于执行蚀刻的工艺包括将蚀刻剂施加到伪衬垫层304和存储器介电层1502，然后施加清洁溶液或混合物以去除残留的蚀刻残留物。清洁溶液或混合物可以是或者包括例如硫酸过氧化氢混合物(SPM)或一些其他合适的清洁溶液或混合物。此外，在一些实施例中，使用选择和控制栅极硬掩模152、154、逻辑栅极硬掩模2906和第一伪覆盖层2304作为掩模来执行蚀刻。
还通过图32的截面图3200示出，硅化物衬垫3207形成在单独的存储器源极/漏极区126和逻辑源极/漏极区312上。硅化物衬垫可以是或包括例如硅化镍或一些其他合适的硅化物，和/或可以例如通过自对准硅化物工艺或一些其他合适的生长工艺形成。
如图33的截面图3300所示，形成覆盖图32的结构的第二硬掩模ARC3302。此外，第二硬掩模ARC 3302可以例如形成有平坦或基本上平坦的顶面。在一些实施例中，用于形成第二硬掩模ARC 3302的工艺包括在所示结构上旋涂有机ARC。
如图34的截面图3400所示，执行蚀刻以去除硬掩模和第一伪覆盖层2304。在一些实施例中，使用蚀刻剂执行蚀刻，该蚀刻剂对于第二硬掩模ARC 3302与硬掩模和第一伪覆盖层2304具有相同或基本相同的蚀刻速率。这样，一旦第二硬掩模ARC 3302被充分蚀刻以暴露硬掩模和第一伪覆盖层2304，第二硬掩模ARC 3302的顶面、第一伪覆盖层2304的顶面和硬掩模的顶面一起被回蚀刻。该蚀刻工艺不会对结构进行过度抛光，因此不会导致边缘存储器单元相对于存储器阵列的中心存储器单元“凹陷”。在一些实施例中，蚀刻是包括CH2F2、CHF3和/或He蚀刻剂的干蚀刻。相反，如果执行CMP以从图33到图34，则CMP可能导致过度抛光，其中存储器阵列的边缘区域中的控制栅极、选择栅极或上面的硬掩模的高度小于存储器阵列的中心区域中的相应的控制栅极、选择栅极或上面的硬掩模。
如图35的截面图3500所示，去除第二硬掩模ARC 3302(参见图34)，然后形成下ILD层174l来代替第二硬掩模ARC 3302。此外，下ILD层1741形成为覆盖图34的结构，并且在一些实施例中，具有平坦或基本平坦的顶面。下ILD层174l可以例如是氧化物、低k电介质、一些其他合适的电介质或者前述的任何组合。例如，可以通过蚀刻工艺或一些其他合适的去除工艺来去除第二硬掩模ARC 3302。在一些实施例中，用于形成下ILD层174l的工艺包括沉积下ILD层174l，以及随后对ILD层174l的顶面执行平坦化。下ILD层174l可以例如通过CVD、PVD、溅射或前述的任何组合来沉积。例如，可以通过CMP或一些其他合适的平坦化工艺来执行平坦化。
如图36的截面图3600所示，对下ILD层174l执行平坦化以使下ILD层174l的顶面凹陷到与牺牲逻辑栅电极2904的顶面大约齐平，从而暴露牺牲逻辑栅电极2904。例如，可以通过CMP或一些其他合适的平坦化工艺来执行平坦化。
如图37的截面图3700所示，形成第二伪覆盖层3702，第二伪覆盖层3702覆盖存储区域104m和边界隔离结构106，但不覆盖逻辑区域1041。第二伪覆盖层3702可以是例如氧化物、氮化物、一些其他合适的电介质或前述的任何组合。在一些实施例中，用于形成第二伪覆盖层3702的工艺包括通过CVD、PVD或一些其他合适的沉积工艺沉积第二伪覆盖层3702，并且随后通过例如光刻和蚀刻工艺或通过一些其他合适的图案化工艺图案化第二伪覆盖层3702。
还通过图37的截面图3700示出，对牺牲逻辑栅电极2904(参见图36)执行蚀刻以去除牺牲逻辑栅电极2904并且在牺牲逻辑栅电极2904的位置限定逻辑开口。在一些实施例中，用于执行蚀刻的工艺包括在第二伪覆盖层3702就位的情况下，将蚀刻剂施加到牺牲逻辑栅电极2904，直到去除牺牲逻辑栅电极2904。在施加蚀刻剂时，第二伪覆盖层3702和其他电介质结构(例如，下ILD层174l)可以用作掩模。
如图38的截面图3800所示，逻辑栅电极3802形成在逻辑开口中。逻辑栅电极3802可以是例如金属、掺杂多晶硅、与牺牲逻辑栅电极2904不同的材料或一些其他合适的导电材料。在一些实施例中，用于形成逻辑栅电极3802的工艺包括形成覆盖第二伪覆盖层3702(参见图37)的导电层，并进一步填充逻辑开口。导电层可以通过例如CVD、PVD、化学镀、电镀或一些其他合适的生长或沉积工艺形成。然后，对导电层和第二伪覆盖层3702执行平坦化，直到到达下ILD层174l并去除第二伪覆盖层3702。例如，可以通过CMP或一些其他合适的平坦化工艺来执行平坦化。
如图39的截面图3900所示，形成上ILD层174u，其覆盖图38的结构并且具有平坦或基本平坦的顶面。上ILD层174u可以例如是氧化物、低k电介质、一些其他合适的电介质或者前述的任何组合。此外，上ILD层174u可以例如通过沉积上ILD层174u，并且随后对上ILD层174u的顶面执行平坦化来形成。沉积可以例如通过CVD、PVD、溅射或前述的任何组合来执行。例如，可以通过CMP或一些其他合适的平坦化工艺来执行平坦化。
还通过图39的截面图3900示出，形成接触件161，接触件161延伸穿过上ILD层174u和下ILD层174l到单独的存储器源极/漏极区126、逻辑源极/漏极区312、共同存储器源极/漏极区128、控制栅电极138、选择栅电极150、擦除栅电极144、逻辑栅电极3802或前述的任何组合。
参考图40，提供了用于形成IC的方法的一些实施例的流程图4000，该IC包括具有边界侧壁间隔件的嵌入式存储器边界结构。例如，IC可以对应于图4至图39的IC。
在4002处，提供衬底。衬底包括边界隔离结构，边界隔离结构将衬底的存储区域与衬底的逻辑区域分隔开。例如，参见图4至图6。
在4004处，在存储区域上形成存储器单元结构。存储器单元结构包括栅电极和位于栅电极上方的栅电极硬掩模。栅电极硬掩模具有设置在半导体衬底的上表面上方的第一高度处的上表面。例如，参见图7至图19。
在4006处，在隔离结构上形成防凹陷结构。防凹陷结构具有上表面，该上表面设置在半导体衬底的上表面上方的第二高度处。第二高度等于第一高度。例如，参见图15至图19。
在4008处，在存储器单元结构和防凹陷结构就位的情况下执行平坦化。平坦化停止在与对应于栅电极和防凹陷结构的高度对应的平面上。例如，参见图15至图19。
在4010处，在执行平坦化之后，在逻辑区域上形成逻辑器件结构。例如，参见图23至图39。
虽然图40的流程图4000在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
鉴于前述内容，本申请的一些实施例涉及集成电路(IC)。该集成电路包括半导体衬底，半导体衬底具有由隔离结构分隔开的逻辑区域和存储器单元区域。隔离结构延伸到半导体衬底的顶面并且包括介电材料。逻辑器件布置在逻辑区域上。存储器器件布置在存储器单元区域上。存储器器件包括栅电极和位于栅电极上的存储器硬掩模。防凹陷结构设置在隔离结构上。防凹陷结构的上表面和存储器硬掩模的上表面具有从半导体衬底的顶面测量的相等的高度。
一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底中形成隔离结构，其中，隔离结构将半导体衬底的存储区域与半导体衬底的逻辑区域分隔开；在存储区域上形成存储器单元结构，存储器单元结构包括栅电极和位于在栅电极上的栅电极硬掩模，栅电极硬掩模具有设置在半导体衬底的上表面上方的第一高度处的上表面；在隔离结构上形成防凹陷结构，其中防凹陷结构具有设置在半导体衬底的上表面上方的第二高度处的上表面，第二高度等于第一高度；在存储器单元结构和防凹陷结构就位的情况下执行平坦化，并且在与栅电极和防凹陷结构的高度相对应的平面上停止平坦化；以及在执行平坦化之后，在逻辑区域上形成逻辑器件结构。
其他实施例涉及集成电路(IC)。IC包括半导体衬底，半导体衬底具有由隔离结构分隔开的外围区域和存储器单元区域。隔离结构延伸到半导体衬底的顶面中并且包括介电材料。逻辑器件设置在外围区域上，存储器器件设置在存储区域上。存储器器件包括栅电极和位于栅电极上的存储器硬掩模。防凹陷结构设置在隔离结构上。防凹陷结构的上表面和存储器硬掩模的上表面是共面的。
本发明的实施例提供了一种集成电路(IC)，包括：半导体衬底，包括由隔离结构分隔开的逻辑区域和存储器单元区域，其中，所述隔离结构延伸到所述半导体衬底的顶面并且包括介电材料；逻辑器件，布置在所述逻辑区域上；存储器器件，布置在所述存储器单元区域上，其中，所述存储器器件包括第一选择栅电极；以及伪选择栅极结构，由设置在所述隔离结构上的导电材料制成，其中，所述伪选择栅极结构的上表面和所述第一选择栅电极的上表面具有从所述半导体衬底的顶面测量的相等的高度。
在上述集成电路(IC)中，还包括：选择栅极硬掩模，位于所述第一选择栅电极上；伪硬掩模，位于所述伪选择栅极结构上；其中，所述选择栅极硬掩模的上表面和所述伪硬掩模的上表面具有从所述半导体衬底的顶面测量的相等的高度。
在上述集成电路(IC)中，还包括：选择栅极硬掩模，位于所述第一选择栅电极上；伪硬掩模，位于所述伪选择栅极结构上；其中，所述选择栅极硬掩模的上表面和所述伪硬掩模的上表面具有从所述半导体衬底的顶面测量的相等的高度，还包括：介电层，位于所述隔离结构上，所述介电层包括最上表面和凹陷上表面，所述最上表面与所述选择栅极硬掩模的上表面齐平，并且所述凹陷上表面位于所述最上表面之下；以及层间介电(ILD)层，设置在所述凹陷上表面上并且具有与所述介电层的所述最上表面齐平的上表面。
在上述集成电路(IC)中，还包括：伪控制栅极结构，设置在所述隔离结构上，其中，所述伪控制栅极结构具有面向所述存储器单元区域的内侧壁；侧壁间隔件，沿着所述伪控制栅极结构的内侧壁并且设置在所述隔离结构上，其中，所述侧壁间隔件具有面向所述存储器单元区域的内侧壁；并且其中，所述伪选择栅极结构沿着所述侧壁间隔件的内侧壁设置并且设置在所述隔离结构上。
在上述集成电路(IC)中，还包括：伪控制栅极结构，设置在所述隔离结构上，其中，所述伪控制栅极结构具有面向所述存储器单元区域的内侧壁；侧壁间隔件，沿着所述伪控制栅极结构的内侧壁并且设置在所述隔离结构上，其中，所述侧壁间隔件具有面向所述存储器单元区域的内侧壁；并且其中，所述伪选择栅极结构沿着所述侧壁间隔件的内侧壁设置并且设置在所述隔离结构上，其中，所述侧壁间隔件包括：外氧化物层，沿着所述伪控制栅极结构的内侧壁；氮化物层，沿着所述外氧化物层的内侧壁；以及内氧化物层，沿着所述氮化物层的内侧壁，所述内氧化物层的内侧壁接触所述伪选择栅极结构的外侧壁。
在上述集成电路(IC)中，还包括：选择栅极硬掩模，位于所述第一选择栅电极上；伪硬掩模，位于所述伪选择栅极结构上；其中，所述选择栅极硬掩模的上表面和所述伪硬掩模的上表面具有从所述半导体衬底的顶面测量的相等的高度，其中，所述存储器器件包括：第一单独的源极/漏极区和第二单独的源极/漏极区，位于所述半导体衬底中；共同源极/漏极区，位于所述半导体衬底中，横向位于所述第一单独的源极/漏极区和所述第二单独的源极/漏极区之间，其中，所述共同源极/漏极区通过第一沟道区与所述第一单独的源极/漏极区分隔开，并且其中，所述共同源极/漏极区通过第二沟道区与所述第二单独的源极/漏极区分隔开；擦除栅电极，位于所述共同源极/漏极区上；第一浮置栅电极和第二浮置栅电极，分别位于所述第一沟道区和所述第二沟道区上；第一控制栅电极和第二控制栅电极，分别位于所述第一浮置栅电极和所述第二浮置栅电极上面；以及第一选择栅电极和第二选择栅电极，分别位于所述第一沟道区和所述第二沟道区上，并且分别通过所述第一浮置栅电极和所述第二浮置栅电极与所述共同源极/漏极区横向间隔开。
在上述集成电路(IC)中，还包括：选择栅极硬掩模，位于所述第一选择栅电极上；伪硬掩模，位于所述伪选择栅极结构上；其中，所述选择栅极硬掩模的上表面和所述伪硬掩模的上表面具有从所述半导体衬底的顶面测量的相等的高度，其中，所述存储器器件包括：第一单独的源极/漏极区和第二单独的源极/漏极区，位于所述半导体衬底中；共同源极/漏极区，位于所述半导体衬底中，横向位于所述第一单独的源极/漏极区和所述第二单独的源极/漏极区之间，其中，所述共同源极/漏极区通过第一沟道区与所述第一单独的源极/漏极区分隔开，并且其中，所述共同源极/漏极区通过第二沟道区与所述第二单独的源极/漏极区分隔开；擦除栅电极，位于所述共同源极/漏极区上；第一浮置栅电极和第二浮置栅电极，分别位于所述第一沟道区和所述第二沟道区上；第一控制栅电极和第二控制栅电极，分别位于所述第一浮置栅电极和所述第二浮置栅电极上面；以及第一选择栅电极和第二选择栅电极，分别位于所述第一沟道区和所述第二沟道区上，并且分别通过所述第一浮置栅电极和所述第二浮置栅电极与所述共同源极/漏极区横向间隔开，还包括：控制栅极硬掩模，位于所述第一控制栅电极上；其中，所述控制栅极硬掩模的上表面和所述伪硬掩模的上表面具有从所述半导体衬底的顶面测量的相等的高度。
在上述集成电路(IC)中，还包括：选择栅极硬掩模，位于所述第一选择栅电极上；伪硬掩模，位于所述伪选择栅极结构上；其中，所述选择栅极硬掩模的上表面和所述伪硬掩模的上表面具有从所述半导体衬底的顶面测量的相等的高度，其中，所述存储器器件包括：第一单独的源极/漏极区和第二单独的源极/漏极区，位于所述半导体衬底中；共同源极/漏极区，位于所述半导体衬底中，横向位于所述第一单独的源极/漏极区和所述第二单独的源极/漏极区之间，其中，所述共同源极/漏极区通过第一沟道区与所述第一单独的源极/漏极区分隔开，并且其中，所述共同源极/漏极区通过第二沟道区与所述第二单独的源极/漏极区分隔开；擦除栅电极，位于所述共同源极/漏极区上；第一浮置栅电极和第二浮置栅电极，分别位于所述第一沟道区和所述第二沟道区上；第一控制栅电极和第二控制栅电极，分别位于所述第一浮置栅电极和所述第二浮置栅电极上面；以及第一选择栅电极和第二选择栅电极，分别位于所述第一沟道区和所述第二沟道区上，并且分别通过所述第一浮置栅电极和所述第二浮置栅电极与所述共同源极/漏极区横向间隔开，还包括：衬垫层，沿着所述第一选择栅电极和所述第二选择栅电极的外侧壁延伸；以及额外的最外侧壁间隔件，沿着所述衬垫层的外侧壁设置，其中，所述额外的最外侧壁间隔件的外侧壁与所述第一单独的源极/漏极区和所述第二单独的源极/漏极区的内边缘对准。
本发明的另一实施例提供了一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底中形成隔离结构，其中，所述隔离结构将所述半导体衬底的存储区域与所述半导体衬底的逻辑区域分隔开；在所述存储区域上形成分裂栅极闪存单元结构的阵列，所述分裂栅极闪存单元结构的阵列包括位于阵列的中心区域中的中心存储器单元和位于阵列的边缘区域中的边缘存储器单元，所述边缘区域间隔在所述中心区域和所述隔离结构之间；其中，所述边缘存储器单元包括边缘栅电极和位于所述边缘栅电极上的边缘栅电极硬掩模，并且所述中心存储器单元包括中心栅电极和位于所述中心栅电极上的中心栅电极硬掩模；在所述隔离结构上形成伪栅极结构；在所述分裂栅极闪存单元结构和所述伪栅极结构就位的情况下执行平坦化，并且在与栅电极和所述伪栅极结构的高度相对应的平面上停止所述平坦化，其中，所述平坦化在所述边缘栅电极硬掩模的平坦化的上表面和所述中心栅电极硬掩模的平坦化的上表面之间产生高度差，所述高度差在10埃和40埃之间的范围内。
在上述方法中，还包括：在所述隔离结构上形成侧壁间隔件，所述侧壁间隔件布置在所述逻辑区域和所述伪栅极结构之间。
在上述方法中，还包括：在所述隔离结构上形成侧壁间隔件，所述侧壁间隔件布置在所述逻辑区域和所述伪栅极结构之间，其中，所述侧壁间隔件具有三角形截面。
在上述方法中，还包括：在所述隔离结构上形成侧壁间隔件，所述侧壁间隔件布置在所述逻辑区域和所述伪栅极结构之间，还包括：形成覆盖所述半导体衬底的衬垫层；利用所述隔离结构的布局图案化所述衬垫层；在所述衬垫层就位的情况下，对所述半导体衬底执行第一蚀刻以在所述半导体衬底中形成隔离沟槽；用介电材料填充所述隔离沟槽以形成所述隔离结构；以及在所述侧壁间隔件就位的情况下，对所述衬垫层执行第二蚀刻以从所述逻辑区域去除所述衬垫层。
在上述方法中，还包括：在所述隔离结构上形成侧壁间隔件，所述侧壁间隔件布置在所述逻辑区域和所述伪栅极结构之间，其中，形成逻辑器件结构包括：在伪覆盖层、所述侧壁间隔件和所述逻辑区域上形成共形高k介电层；在所述共形高k介电层上形成多晶硅层；以及对所述共形高k介电层和所述多晶硅层执行蚀刻以形成堆叠在所述逻辑区域上的多晶硅栅电极和高k栅极介电层。
在上述方法中，还包括：在所述隔离结构上形成侧壁间隔件，所述侧壁间隔件布置在所述逻辑区域和所述伪栅极结构之间，其中，形成逻辑器件结构包括：在伪覆盖层、所述侧壁间隔件和所述逻辑区域上形成共形高k介电层；在所述共形高k介电层上形成多晶硅层；以及对所述共形高k介电层和所述多晶硅层执行蚀刻以形成堆叠在所述逻辑区域上的多晶硅栅电极和高k栅极介电层，还包括：用金属栅电极替换所述多晶硅栅电极。
在上述方法中，其中，在执行所述平坦化之前，所述分裂栅极闪存单元结构的阵列和所述伪栅极结构构成形貌可变的顶面，所述方法还包括：在所述形貌可变的顶面上旋涂液体抗反射涂层(ARC)，所述液体抗反射涂层具有在所述形貌可变的顶面上有不同深度的水平抗反射涂层上表面；以及同时回蚀刻所述液体抗反射涂层以及所述分裂栅极闪存单元结构的阵列的部分和/或所述伪栅极结构的部分，使得所述液体抗反射涂层的降低的上表面与所述分裂栅极闪存单元结构的阵列的降低的上表面齐平和/或与所述伪栅极结构的降低的上表面齐平。
本发明的实施例还提供了一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底的上表面中形成隔离结构；在所述半导体衬底的上表面上形成栅极氧化物；在所述栅极氧化物上形成导电浮置栅极层；在所述导电浮置栅极层和所述隔离结构上形成控制栅极介电层；在所述控制栅极介电层上形成导电控制栅极层，所述导电控制栅极层在所述隔离结构上延伸；在所述导电控制栅极层上形成控制栅极硬掩模层，所述控制栅极硬掩模层在所述隔离结构上延伸；图案化所述控制栅极硬掩模层、所述导电控制栅极层、所述控制栅极介电层和所述导电浮置栅极层，所述图案化在存储区域上方留下一对控制栅电极和分别位于所述一对控制栅电极上的一对控制栅极硬掩模，并且在隔离区域上方留下伪控制栅极结构和位于所述伪控制栅极结构上的伪控制栅极硬掩模结构；在所述一对控制栅电极的上表面和侧壁表面以及所述伪控制栅极硬掩模结构上形成选择栅极层，所述选择栅极层具有第一形貌可变的上表面；在所述第一形貌可变的上表面上旋涂第一液体抗反射涂层(ARC)，所述第一液体抗反射涂层具有平坦抗反射涂层上表面并且具有至所述第一形貌可变的上表面的不同的深度；以及回蚀刻所述第一液体抗反射涂层和所述选择栅极层，使得所述选择栅极层的回蚀刻的上表面的第一高度小于所述伪控制栅极硬掩模结构的第二高度。
在上述方法中，还包括：在所述选择栅极层的回蚀刻的上表面和所述一对控制栅电极上形成存储器硬掩模层；以及在所述存储器硬掩模层就位的情况下执行蚀刻以去除所述存储器硬掩模层的部分，从而在所述存储区域上提供选择栅极硬掩模，在所述隔离区域上提供伪选择栅极硬掩模结构，并且去除所述选择栅极层的部分以在所述选择栅极硬掩模下面提供选择栅极，在所述伪选择栅极硬掩模结构下面提供伪选择栅极结构。
在上述方法中，还包括：在所述选择栅极层的回蚀刻的上表面和所述一对控制栅电极上形成存储器硬掩模层；以及在所述存储器硬掩模层就位的情况下执行蚀刻以去除所述存储器硬掩模层的部分，从而在所述存储区域上提供选择栅极硬掩模，在所述隔离区域上提供伪选择栅极硬掩模结构，并且去除所述选择栅极层的部分以在所述选择栅极硬掩模下面提供选择栅极，在所述伪选择栅极硬掩模结构下面提供伪选择栅极结构，还包括：在所述伪选择栅极硬掩模结构上形成光掩模，所述光掩模在所述隔离区域上具有光掩模边缘；以及在所述光掩模就位的情况下执行蚀刻以使所述隔离区域上的所述伪选择栅极硬掩模结构的部分凹陷；以及去除所述光掩模以提供第二形貌可变的上表面。
在上述方法中，还包括：在所述选择栅极层的回蚀刻的上表面和所述一对控制栅电极上形成存储器硬掩模层；以及在所述存储器硬掩模层就位的情况下执行蚀刻以去除所述存储器硬掩模层的部分，从而在所述存储区域上提供选择栅极硬掩模，在所述隔离区域上提供伪选择栅极硬掩模结构，并且去除所述选择栅极层的部分以在所述选择栅极硬掩模下面提供选择栅极，在所述伪选择栅极硬掩模结构下面提供伪选择栅极结构，还包括：在所述伪选择栅极硬掩模结构上形成光掩模，所述光掩模在所述隔离区域上具有光掩模边缘；以及在所述光掩模就位的情况下执行蚀刻以使所述隔离区域上的所述伪选择栅极硬掩模结构的部分凹陷；以及去除所述光掩模以提供第二形貌可变的上表面，还包括：在所述第二形貌可变的上表面上旋涂第二液体抗反射涂层(ARC)，所述第二液体抗反射涂层具有平坦抗反射涂层上表面并且具有至所述第二形貌可变的上表面的不同的深度；以及回蚀刻所述第二液体抗反射涂层以提供齐平的上表面。
在上述方法中，还包括：在所述选择栅极层的回蚀刻的上表面和所述一对控制栅电极上形成存储器硬掩模层；以及在所述存储器硬掩模层就位的情况下执行蚀刻以去除所述存储器硬掩模层的部分，从而在所述存储区域上提供选择栅极硬掩模，在所述隔离区域上提供伪选择栅极硬掩模结构，并且去除所述选择栅极层的部分以在所述选择栅极硬掩模下面提供选择栅极，在所述伪选择栅极硬掩模结构下面提供伪选择栅极结构，还包括：在所述伪选择栅极硬掩模结构上形成光掩模，所述光掩模在所述隔离区域上具有光掩模边缘；以及在所述光掩模就位的情况下执行蚀刻以使所述隔离区域上的所述伪选择栅极硬掩模结构的部分凹陷；以及去除所述光掩模以提供第二形貌可变的上表面，还包括：在所述第二形貌可变的上表面上旋涂第二液体抗反射涂层(ARC)，所述第二液体抗反射涂层具有平坦抗反射涂层上表面并且具有至所述第二形貌可变的上表面的不同的深度；以及回蚀刻所述第二液体抗反射涂层以提供齐平的上表面，其中，回蚀刻所述第二液体抗反射涂层包括非选择性蚀刻并且不包括化学机械平坦化。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路(IC)，包括：
半导体衬底，包括由隔离结构分隔开的逻辑区域和存储器单元区域，其中，所述隔离结构延伸到所述半导体衬底的顶面并且包括介电材料；
逻辑器件，布置在所述逻辑区域上；
存储器器件，布置在所述存储器单元区域上，其中，所述存储器器件包括第一选择栅电极；
伪选择栅极结构，由设置在所述隔离结构上的导电材料制成，其中，所述伪选择栅极结构的上表面和所述第一选择栅电极的上表面具有从所述半导体衬底的顶面测量的相等的高度；
伪控制栅极结构，设置在所述隔离结构上；
介电层，位于所述伪控制栅极结构上，所述介电层包括最上表面和凹陷上表面，所述最上表面具有从所述半导体衬底的顶面测量的相等的高度，并且所述凹陷上表面位于所述最上表面之下；以及
层间介电(ILD)层，设置在所述凹陷上表面上并且具有与所述介电层的所述最上表面齐平的上表面。
2.根据权利要求1所述的集成电路(IC)，还包括：
选择栅极硬掩模，位于所述第一选择栅电极上；
伪硬掩模，位于所述伪选择栅极结构上；
其中，所述选择栅极硬掩模的上表面和所述伪硬掩模的上表面具有从所述半导体衬底的顶面测量的相等的高度。
3.根据权利要求2所述的集成电路(IC)，其中，
所述最上表面与所述选择栅极硬掩模的上表面齐平。
4.根据权利要求1所述的集成电路(IC)，其中，所述伪控制栅极结构具有面向所述存储器单元区域的内侧壁；
侧壁间隔件，沿着所述伪控制栅极结构的内侧壁并且设置在所述隔离结构上，其中，所述侧壁间隔件具有面向所述存储器单元区域的内侧壁；并且
其中，所述伪选择栅极结构沿着所述侧壁间隔件的内侧壁设置并且设置在所述隔离结构上。
5.根据权利要求4所述的集成电路(IC)，其中，所述侧壁间隔件包括：
外氧化物层，沿着所述伪控制栅极结构的内侧壁；
氮化物层，沿着所述外氧化物层的内侧壁；以及
内氧化物层，沿着所述氮化物层的内侧壁，所述内氧化物层的内侧壁接触所述伪选择栅极结构的外侧壁。
6.根据权利要求2所述的集成电路(IC)，其中，所述存储器器件包括：
第一单独的源极/漏极区和第二单独的源极/漏极区，位于所述半导体衬底中；
共同源极/漏极区，位于所述半导体衬底中，横向位于所述第一单独的源极/漏极区和所述第二单独的源极/漏极区之间，其中，所述共同源极/漏极区通过第一沟道区与所述第一单独的源极/漏极区分隔开，并且其中，所述共同源极/漏极区通过第二沟道区与所述第二单独的源极/漏极区分隔开；
擦除栅电极，位于所述共同源极/漏极区上；
第一浮置栅电极和第二浮置栅电极，分别位于所述第一沟道区和所述第二沟道区上；
第一控制栅电极和第二控制栅电极，分别位于所述第一浮置栅电极和所述第二浮置栅电极上面；以及
第一选择栅电极和第二选择栅电极，分别位于所述第一沟道区和所述第二沟道区上，并且分别通过所述第一浮置栅电极和所述第二浮置栅电极与所述共同源极/漏极区横向间隔开。
7.根据权利要求6所述的集成电路(IC)，还包括：
控制栅极硬掩模，位于所述第一控制栅电极上；
其中，所述控制栅极硬掩模的上表面和所述伪硬掩模的上表面具有从所述半导体衬底的顶面测量的相等的高度。
8.根据权利要求6所述的集成电路(IC)，还包括：
衬垫层，沿着所述第一选择栅电极和所述第二选择栅电极的外侧壁延伸；以及
额外的最外侧壁间隔件，沿着所述衬垫层的外侧壁设置，其中，所述额外的最外侧壁间隔件的外侧壁与所述第一单独的源极/漏极区和所述第二单独的源极/漏极区的内边缘对准。
9.一种用于形成集成电路(IC)的方法，所述方法包括：
在半导体衬底中形成隔离结构，其中，所述隔离结构将所述半导体衬底的存储区域与所述半导体衬底的逻辑区域分隔开；
在所述存储区域上形成分裂栅极闪存单元结构的阵列，所述分裂栅极闪存单元结构的阵列包括位于阵列的中心区域中的中心存储器单元和位于阵列的边缘区域中的边缘存储器单元，所述边缘区域间隔在所述中心区域和所述隔离结构之间；其中，所述边缘存储器单元包括边缘栅电极和位于所述边缘栅电极上的边缘栅电极硬掩模，并且所述中心存储器单元包括中心栅电极和位于所述中心栅电极上的中心栅电极硬掩模；
在所述隔离结构上形成伪栅极结构；
在所述分裂栅极闪存单元结构和所述伪栅极结构就位的情况下执行平坦化，并且在与栅电极和所述伪栅极结构的高度相对应的平面上停止所述平坦化，其中，所述平坦化在所述边缘栅电极硬掩模的平坦化的上表面和所述中心栅电极硬掩模的平坦化的上表面之间产生高度差，所述高度差在10埃和40埃之间的范围内，
其中，所述伪栅极结构包括：
伪控制栅极结构，设置在所述隔离结构上；
介电层，位于所述伪控制栅极结构上，所述介电层包括最上表面和凹陷上表面，所述最上表面具有从所述半导体衬底的顶面测量的相等的高度，并且所述凹陷上表面位于所述最上表面之下；和
层间介电(ILD)层，设置在所述凹陷上表面上并且具有与所述介电层的所述最上表面齐平的上表面。
10.根据权利要求9所述的方法，还包括：
在所述隔离结构上形成侧壁间隔件，所述侧壁间隔件布置在所述逻辑区域和所述伪栅极结构之间。
11.根据权利要求10所述的方法，其中，所述侧壁间隔件具有三角形截面。
12.根据权利要求10所述的方法，还包括：
形成覆盖所述半导体衬底的衬垫层；
利用所述隔离结构的布局图案化所述衬垫层；
在所述衬垫层就位的情况下，对所述半导体衬底执行第一蚀刻以在所述半导体衬底中形成隔离沟槽；
用介电材料填充所述隔离沟槽以形成所述隔离结构；以及
在所述侧壁间隔件就位的情况下，对所述衬垫层执行第二蚀刻以从所述逻辑区域去除所述衬垫层。
13.根据权利要求10所述的方法，其中，形成逻辑器件结构包括：
在伪覆盖层、所述侧壁间隔件和所述逻辑区域上形成共形高k介电层；
在所述共形高k介电层上形成多晶硅层；以及
对所述共形高k介电层和所述多晶硅层执行蚀刻以形成堆叠在所述逻辑区域上的多晶硅栅电极和高k栅极介电层。
14.根据权利要求13所述的方法，还包括：
用金属栅电极替换所述多晶硅栅电极。
15.根据权利要求9所述的方法，其中，在执行所述平坦化之前，所述分裂栅极闪存单元结构的阵列和所述伪栅极结构构成形貌可变的顶面，所述方法还包括：在所述形貌可变的顶面上旋涂液体抗反射涂层(ARC)，所述液体抗反射涂层具有在所述形貌可变的顶面上有不同深度的水平抗反射涂层上表面；以及
同时回蚀刻所述液体抗反射涂层以及所述分裂栅极闪存单元结构的阵列的部分和/或所述伪栅极结构的部分，使得所述液体抗反射涂层的降低的上表面与所述分裂栅极闪存单元结构的阵列的降低的上表面齐平和/或与所述伪栅极结构的降低的上表面齐平。
16.一种用于形成集成电路(IC)的方法，所述方法包括：
在半导体衬底的上表面中形成隔离结构；
在所述半导体衬底的上表面上形成栅极氧化物；
在所述栅极氧化物上形成导电浮置栅极层；
在所述导电浮置栅极层和所述隔离结构上形成控制栅极介电层；
在所述控制栅极介电层上形成导电控制栅极层，所述导电控制栅极层在所述隔离结构上延伸；
在所述导电控制栅极层上形成控制栅极硬掩模层，所述控制栅极硬掩模层在所述隔离结构上延伸；
图案化所述控制栅极硬掩模层、所述导电控制栅极层、所述控制栅极介电层和所述导电浮置栅极层，所述图案化在存储区域上方留下一对控制栅电极和分别位于所述一对控制栅电极上的一对控制栅极硬掩模，并且在隔离区域上方留下伪控制栅极结构和位于所述伪控制栅极结构上的伪控制栅极硬掩模结构；
在所述一对控制栅电极的上表面和侧壁表面以及所述伪控制栅极硬掩模结构上形成选择栅极层，所述选择栅极层具有第一形貌可变的上表面；
在所述第一形貌可变的上表面上旋涂第一液体抗反射涂层(ARC)，所述第一液体抗反射涂层具有平坦抗反射涂层上表面并且具有至所述第一形貌可变的上表面的不同的深度；以及
回蚀刻所述第一液体抗反射涂层和所述选择栅极层，使得所述选择栅极层的回蚀刻的上表面的第一高度小于所述伪控制栅极硬掩模结构的第二高度，
其中，所述伪控制栅极硬掩模结构还包括：
介电层，位于所述伪控制栅极结构上，所述介电层包括最上表面和凹陷上表面，所述最上表面与所述控制栅极硬掩模层的上表面齐平，并且所述凹陷上表面位于所述最上表面之下；和
层间介电(ILD)层，设置在所述凹陷上表面上并且具有与所述介电层的所述最上表面齐平的上表面。
17.根据权利要求16所述的方法，还包括：
在所述选择栅极层的回蚀刻的上表面和所述一对控制栅电极上形成存储器硬掩模层；以及
在所述存储器硬掩模层就位的情况下执行蚀刻以去除所述存储器硬掩模层的部分，从而在所述存储区域上提供选择栅极硬掩模，在所述隔离区域上提供伪选择栅极硬掩模结构，并且去除所述选择栅极层的部分以在所述选择栅极硬掩模下面提供选择栅极，在所述伪选择栅极硬掩模结构下面提供伪选择栅极结构。
18.根据权利要求17所述的方法，还包括：
在所述伪选择栅极硬掩模结构上形成光掩模，所述光掩模在所述隔离区域上具有光掩模边缘；以及
在所述光掩模就位的情况下执行蚀刻以使所述隔离区域上的所述伪选择栅极硬掩模结构的部分凹陷；以及
去除所述光掩模以提供第二形貌可变的上表面。
19.根据权利要求18所述的方法，还包括：
在所述第二形貌可变的上表面上旋涂第二液体抗反射涂层(ARC)，所述第二液体抗反射涂层具有平坦抗反射涂层上表面并且具有至所述第二形貌可变的上表面的不同的深度；以及
回蚀刻所述第二液体抗反射涂层以提供齐平的上表面。
20.根据权利要求19所述的方法，其中，回蚀刻所述第二液体抗反射涂层包括非选择性蚀刻并且不包括化学机械平坦化。
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