CN105513954B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：在存储栅极膜表面、第一栅极侧墙表面、以及暴露出的隔离区表面形成图形化掩膜层，所述图形化掩膜层还位于第一隔离区的逻辑栅极膜整个顶部和侧壁表面；以图形化掩膜层为掩膜，刻蚀逻辑区的逻辑栅极膜直至暴露出逻辑区基底表面，形成逻辑栅极结构，且在形成逻辑栅极结构后，位于第一隔离区的逻辑栅极膜为支撑栅结构；接着，去除图形化掩膜层。本发明中，第一隔离区的图形化掩膜层受到支撑栅结构的支撑作用，因此在去除图形化掩膜层的过程中，第一隔离区的图形化掩膜层被逐渐消耗，而不会发生第一隔离区的图形化掩膜层倒塌的问题，避免倒塌的图形化掩膜层对半导体器件的良率造成不良影响，提高半导体器件生产良率。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来快闪存储器(flash memory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑晶体管，存储区则包括存储晶体管(快闪存储器)。
然而，现有技术在同一晶圆上形成逻辑晶体管和存储晶体管时，晶圆上制造的半导体器件良率有待进一步提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，提高制造的逻辑器件和存储器件的良率。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供基底，所述基底包括存储区、逻辑区、以及位于存储区和逻辑区之间的隔离区，所述隔离区包括与逻辑区相邻接的第一隔离区，所述存储区基底表面形成有存储栅极膜、以及位于存储栅极膜表面的介质层，所述介质层还位于部分隔离区表面且暴露出第一隔离区表面；形成覆盖所述介质层表面、隔离区表面、以及逻辑区基底表面的逻辑栅极膜；采用第一刻蚀工艺刻蚀去除位于存储区上方的逻辑栅极膜，保留位于第一隔离区表面以及逻辑区基底表面的逻辑栅极膜，且在第一刻蚀工艺后，位于介质层侧壁表面的逻辑栅极膜为第一栅极侧墙；去除所述介质层；在所述存储栅极膜表面、第一栅极侧墙表面、以及暴露出的隔离区表面形成图形化掩膜层，所述图形化掩膜层还位于第一隔离区的逻辑栅极膜整个顶部和侧壁表面，且所述图形化掩膜层还位于逻辑区的部分逻辑栅极膜顶部表面；以所述图形化掩膜层为掩膜，采用第二刻蚀工艺刻蚀逻辑区的逻辑栅极膜直至暴露出逻辑区基底表面，形成逻辑栅极结构，且在第二刻蚀工艺后，位于第一隔离区的逻辑栅极膜为支撑栅结构；去除所述图形化掩膜层。
可选的，在平行于存储区指向逻辑区的方向上，位于第一隔离区的逻辑栅极膜顶部的图形化掩膜层宽度与第一隔离区的逻辑栅极膜顶部宽度相同。
可选的，在平行于存储区指向逻辑区的方向上，位于第一隔离区的逻辑栅极膜顶部的宽度范围为大于最小特征尺寸。
可选的，采用湿法刻蚀工艺，刻蚀去除所述图形化掩膜层。
可选的，所述图形化掩膜层的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或氮化硼中的一种或多种。
可选的，所述第一刻蚀工艺的步骤包括：在所述逻辑区、以及第一隔离区的逻辑栅极膜表面形成第一图形层；以所述第一图形层为掩膜，刻蚀去除被所述第一图形层暴露的逻辑栅极膜，暴露出部分隔离区表面；去除所述第一图形层。
可选的，所述存储区基底表面还形成有贯穿所述介质层以及存储栅极膜的字线层。
可选的，在去除所述图形化掩膜层之后，还包括步骤：刻蚀去除位于相邻字线层之间的存储栅极膜直至暴露出存储区基底表面，形成存储栅极结构。
可选的，形成所述存储栅极结构的工艺步骤包括：形成覆盖所述逻辑栅极结构表面、逻辑区基底表面、支撑栅结构表面、以及第一栅极侧墙表面的第三图形层；以所述第三图形层为掩膜，刻蚀去除位于相邻字线层之间的存储栅极膜直至暴露出存储区基底表面；去除所述第三图形层。
可选的，形成所述图形化掩膜层的工艺步骤包括：形成覆盖所述字线层表面、存储栅极膜表面、第一栅极侧墙表面、暴露出的隔离区表面、第一隔离区的逻辑栅极膜表面、以及逻辑区的逻辑栅极膜表面的初始硬掩膜层；在所述初始硬掩膜层表面形成第二图形层；以所述第二图形层为掩膜，刻蚀去除位于逻辑区的部分初始硬掩膜层，形成所述图形化掩膜层；去除所述第二图形层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种半导体器件的形成方法，在形成定义逻辑栅极结构的图形化掩膜层时，图形化掩膜层还位于第一隔离区的逻辑栅极膜顶部和侧壁表面，使得在刻蚀形成逻辑栅极结构的过程中，第一隔离区的逻辑栅极膜受到图形化掩膜层的保护，使得在刻蚀存储栅极结构后，位于第一隔离区的逻辑栅极膜被保留下来作为支撑栅结构，所述支撑栅结构对第一隔离区的图形化掩膜层起到支撑作用。由于支撑栅结构对图形化掩膜层具有支撑作用，使得在去除图形化掩膜层的过程中，第一隔离区的图形化掩膜层不易倒塌，减少了半导体器件形成过程的脱落源，继而提高半导体器件的生产良率。
附图说明
图1至图6为一实施例提供的半导体器件形成过程的剖面结构示意图；
图7至图16为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术制造的半导体器件包含逻辑器件和存储器件时，半导体器件的良率有待提高，具体的，在半导体器件的制造过程中出现了结构脱落(peeling)的问题，脱落的结构对半导体器件的其他区域造成损伤。
图1至图6为一实施例半导体器件形成过程的剖面结构示意图。
参考图1，提供基底100，所述基底100包括存储区101、逻辑区102、以及位于存储区101和逻辑区102之间的隔离区103；所述存储区101基底100表面形成有存储栅极膜，包括由下至上依次堆叠的隧穿介质膜111、浮栅导电膜112、栅间介质膜113以及控制栅导电膜114，所述存储栅极膜表面、隔离区103表面以及逻辑区102基底100表面还形成有介质层105，其中，所述存储区101基底100表面还形成有贯穿介质层105以及存储栅极膜的字线层106，所述字线层106顶部与介质层104顶部齐平，其中，在高于存储栅极膜顶部的字线层106侧壁表面还形成有存储侧墙107。
参考图2，刻蚀去除位于逻辑区102基底100表面介质层105，且刻蚀去除与逻辑区102相邻的部分隔离区103上方的介质层105；接着，在所述字线层106表面、介质层105表面、逻辑区102基底100表面、以及暴露出的隔离区103表面沉积逻辑栅极膜，所述逻辑栅极膜包括逻辑栅介质膜121和位于逻辑栅介质膜121表面的逻辑栅电极膜122。
参考图3，刻蚀去除位于存储区101上方的逻辑栅极膜，且位于介质层105侧壁表面的逻辑栅极膜为第一栅极侧墙122，所述第一栅极侧墙122位于部分隔离区103表面，且在刻蚀后，逻辑栅极膜还位于与逻辑区102相邻的部分隔离区103表面。
参考图4，去除所述介质层105(参考图3)；形成覆盖存储栅极膜表面、字线层106表面、第一栅极侧墙122表面、逻辑栅极膜表面、以及暴露出的隔离区103表面的初始掩膜层108。
参考图5，图形化所述初始掩膜层108(参考图4)形成图形化掩膜层109；以所述图形化掩膜层109为掩膜，刻蚀逻辑区102的逻辑栅极膜，形成逻辑栅极结构，所述逻辑栅极结构包括逻辑栅介质层131以及位于逻辑栅介质层131表面的逻辑栅电极层132。
参考图6，去除所述图形化掩膜层109(参考图5)。
后续还包括步骤：图形化存储栅极膜，形成存储栅极结构。
经分析发现，在去除图形化掩膜层109的工艺步骤之前，未在半导体制造工艺中发生脱落源(peeling source)，而在去除图形化掩膜层109之后，在半导体制造工艺中出现了脱落的结构。进一步分析发现，导致去除图形化掩膜层109的工艺为脱落源的原因包括：
参考图5，前述形成的图形化掩膜层109覆盖存储区101上方，还位于隔离区103上方，然而图形化掩膜层109仅覆盖逻辑栅极膜位于隔离区103的侧壁上，使得在刻蚀形成存储栅极结构的工艺过程中，与逻辑区102相邻的隔离区103上方的逻辑栅极膜被消耗，因此，图形化掩膜层109具有无支撑区域A，所述无支撑区域A的图形化掩膜层109为孤立结构。后续通常采用湿法刻蚀工艺刻蚀去除图形化掩膜层109，在湿法刻蚀工艺过程中，所述无支撑区域A的图形化掩膜层109易发生倒塌问题，从而从基底100上脱落，对基底100造成损伤。
为解决上述问题，本发明提供一种半导体器件的形成方法，在形成定义逻辑栅极结构的图形化掩膜层时，图形化掩膜层还位于第一隔离区的逻辑栅极膜顶部和侧壁表面，使得在刻蚀形成逻辑栅极结构的过程中，第一隔离区的逻辑栅极膜受到图形化掩膜层的保护，使得在刻蚀存储栅极结构后，位于第一隔离区的逻辑栅极膜被保留下来作为支撑栅结构，所述支撑栅结构对第一隔离区的图形化掩膜层起到支撑作用。由于支撑栅结构对图形化掩膜层具有支撑作用，使得在去除图形化掩膜层的过程中，第一隔离区的图形化掩膜层不易倒塌，减少了半导体器件形成过程的脱落源，继而提高半导体器件的生产良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图16为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
参考图7，提供基底200，所述基底200包括存储区201、逻辑区202、以及位于存储区201和逻辑区之间的隔离区203，所述隔离区203包括与逻辑区202相邻接的第一隔离区204。
所述基底200为后续形成逻辑器件和存储器件提供工艺平台。具体的，所述存储区201为后续形成存储器件提供工艺平台；所述逻辑区202为后续形成逻辑器件提供工艺平台；所述隔离区203内形成有隔离结构230，从而起到将存储区201与逻辑区202电隔离的作用，所述隔离结构230的材料为氧化硅、氮化硅或氮氧化硅。
本实施例中，所述隔离区203包括与逻辑区202相邻接的第一隔离区204，后续在刻蚀逻辑栅极膜的工艺过程中会保留位于第一隔离区204上方的逻辑栅极膜，将所述保留的逻辑栅极膜作为支撑栅结构。在平行于存储区201指向逻辑区202的方向上，所述第一隔离区204的宽度尺寸与后续形成的支撑栅结构的宽度尺寸有关。
所述第一隔离区204的宽度尺寸不宜过小，否则后续在刻蚀逻辑栅极膜的工艺过程中，由于第一隔离区204上方的逻辑栅极膜的宽度尺寸较小，导致位于第一隔离区204上方的逻辑栅极膜易被过度消耗，造成难以在第一隔离区204上方形成支撑栅结构；为了提高器件集成度，满足器件小型化微型化的发展趋势，所述第一隔离区204的宽度尺寸也不宜过大。
为此，本实施例中，在平行于存储区201指向逻辑区202的方向上，所述第一隔离区204的宽度范围为0.5微米至3微米。在其他实施例中，还能够根据形成的半导体器件的整体尺寸，确定第一隔离区的宽度范围。
所述基底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述基底200还能够为绝缘体上的硅衬底或绝缘体上的锗衬底。本实施例中，所述基底200的材料为氧化硅。
继续参考图7，所述存储区201基底200表面形成有存储栅极膜、以及位于存储栅极膜表面的介质层205，其中，所述存储区201基底200表面还形成有贯穿所述介质层205以及存储栅极膜的字线层206，所述介质层205还位于部分隔离区203表面且暴露出第一隔离区204表面。
所述存储栅极膜为后续形成存储器的存储栅极结构提供工艺基础。本实施例中，所述存储栅极膜包括：隧穿介质膜211、位于隧穿介质膜211表面的浮栅导电膜212、位于浮栅导电膜212表面的栅间介质膜213、以及位于栅间介质膜213表面的控制栅导电膜214。
具体的，所述隧穿介质膜211的材料为氧化硅、氮化硅或氮氧化硅中的一种或多种；所述浮栅导电膜212的材料为多晶硅或掺杂的多晶硅；所述栅间介质膜213的材料为氧化硅、氮化硅或氮氧化硅中的一种或多种，本实施例中，所述栅间介质膜213为氧化硅层-氮化硅层-氧化硅层(ONO，Oxide-Nitride-Oxide)的叠层结构；所述控制栅导电膜214的材料为多晶硅或掺杂的多晶硅。
所述字线层206的材料为多晶硅、掺杂的多晶硅或导电金属，导电金属例如为铜、铝、钨、钛或氮化钛等。本实施例中，所述字线层206的材料与浮栅导电膜212和控制栅导电膜214的材料不同，可以采用导电金属作为字线层206的材料。
本实施例中，在高于存储栅极膜顶部的字线层206侧壁表面还形成有存储侧墙207。所述存储侧墙207的材料与介质层205的材料不同，本实施例中，所述介质层205的材料为氮化硅，所述存储侧墙207的材料为氧化硅。
在一个具体实施例中，形成所述存储栅极膜、介质层205、字线层206、以及存储侧墙207的工艺步骤包括：在所述存储区201基底200表面、逻辑区202基底200表面、以及隔离区203表面形成存储栅极膜；刻蚀去除位于逻辑区202基底200表面以及部分隔离区203表面的存储栅极膜，其中，所述第一隔离区204表面的存储栅极膜也被刻蚀去除；在所述存储栅极膜表面形成介质膜，所述介质膜还覆盖存储栅极膜侧壁表面、暴露出的隔离区103表面、以及逻辑区202基底200表面；图形化所述位于存储区201的介质膜形成介质层205，直至暴露出存储栅极膜顶部表面，所述介质层205位于部分隔离区203表面，且所述介质层205与第一隔离区204之间的部分隔离区203表面也被暴露出来；在所述存储区201的介质层205侧壁表面形成存储侧墙207；以所述存储侧墙207为掩膜，刻蚀相邻存储侧墙207暴露出的存储栅极膜，直至暴露出存储区201基底200表面，在所述存储区201上方形成开口；接着，形成填充满所述开口的字线层206；刻蚀去除位于逻辑区202基底200表面、第一隔离区204表面的介质膜。
参考图8，形成覆盖所述介质层205表面、字线层206表面、隔离区203表面、以及逻辑区202基底200表面的逻辑栅极膜。
所述逻辑栅极膜为后续形成逻辑器件的逻辑栅极结构提供工艺基础。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，形成所述逻辑栅极膜。所述存储区201上方的逻辑栅极膜顶部高于逻辑区202上方的逻辑栅极膜顶部。
所述逻辑栅极膜包括逻辑栅介质膜221、以及位于逻辑栅介质膜221表面的逻辑栅导电膜222。本实施例中，所述逻辑栅介质膜221的材料为氧化硅，所述逻辑栅导电膜222的材料为多晶硅。
参考图9，采用第一刻蚀工艺刻蚀去除位于存储区201上方的逻辑栅极膜，保留位于第一隔离区204表面以及逻辑区202基底200表面的逻辑栅极膜。
所述第一刻蚀工艺为干法刻蚀工艺，例如为反应离子刻蚀工艺或等离子体刻蚀工艺。由于前述形成的逻辑栅极膜顶部表面具有高度差，使得在第一刻蚀工艺之后，位于介质层205侧壁表面仍被部分逻辑栅极膜覆盖。在第一刻蚀工艺后，位于介质层205侧壁表面的逻辑栅极膜为第一栅极侧墙208。
具体的，所述第一刻蚀工艺的工艺步骤包括：在所述逻辑区202、以及隔离区203的逻辑栅极膜表面形成第一图形层；以所述第一图形层为掩膜，刻蚀去除被所述第一图形层暴露出的逻辑栅极膜，暴露出部分隔离区203表面，且还刻蚀去除位于存储区201上方的逻辑栅极膜；接着，去除所述第一图形层。
本实施例中，在平行于存储区201指向逻辑区202的方向上，位于第一隔离区204的逻辑栅极膜的宽度大于支撑栅结构的宽度，且位于第一隔离区204的逻辑栅极膜的宽度还与后续形成的位于第一隔离区204上方的图形化掩膜层的宽度有关。
若第一隔离区204的逻辑栅极膜宽度过小，则位于第一隔离区204上方的图形化掩膜层的宽度也较小，在第二刻蚀工艺过程中第一隔离区204的逻辑栅极膜可能发生脱落；另一方面，考虑到器件集成化小型化的发展趋势，所述第一隔离区204的逻辑栅极膜宽度也不宜过大。
本实施例中，在第一刻蚀工艺中，位于第一隔离区204上方的逻辑栅极膜侧壁表面为倾斜的表面，第一隔离区204上方的逻辑栅极膜顶部宽度小于底部宽度。本实施例中，在平行于存储区201指向逻辑区202的方向上，所述第一隔离区204上方的逻辑栅极膜顶部的宽度范围为大于最小特征尺寸。
参考图10，去除所述介质层205(参考图9)。
具体的，刻蚀去除所述介质层205，暴露出存储栅极膜顶部表面，还暴露出与存储区201相邻接的部分隔离区203表面。
本实施例中，所述介质层205的材料为氮化硅，采用湿法刻蚀工艺刻蚀去除所述介质层205，所述湿法刻蚀工艺采用的刻蚀液体为热磷酸。
参考图11，形成覆盖所述字线层206表面、存储栅极膜表面、第一栅极侧墙208表面、暴露出的隔离区203表面、第一隔离区204的逻辑栅极膜表面、以及逻辑区202的逻辑栅极膜表面的初始掩膜层301。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，形成所述初始掩膜层301。所述初始掩膜层301的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或氮化硼中的一种或多种。
本实施例中，所述初始掩膜层301的材料为氮化硅，采用化学气相沉积工艺形成所述初始掩膜层301。
参考图12，在所述字线层206表面、存储栅极膜表面、第一栅极侧墙208表面、以及暴露出的隔离区203表面形成图形化掩膜层302，所述图形化掩膜层302还位于第一隔离区204的逻辑栅极膜整个顶部和侧壁表面，且所述图形化掩膜层302还位于逻辑区202的部分逻辑栅极膜顶部表面。
所述图形化掩膜层302起到保护存储区201存储栅极膜、字线层206的作用，且所述图形化掩膜层302还在后续作为刻蚀逻辑栅极膜形成逻辑栅极结构的掩膜。
具体的，形成所述图形化掩膜层302的工艺步骤包括：在所述初始掩膜层301(参考图11)表面形成第二图形层，所述第二图形层横跨第一隔离区204、存储区201、以及位于存储区201与第一隔离区204之间的隔离区203，且所述第二图形层还暴露出部分逻辑区202的逻辑栅极膜表面；以所述第二图形层为掩膜，刻蚀去除位于逻辑区202的部分初始掩膜层301。
在平行于存储区201指向逻辑区202的方向上，位于第一隔离区204的逻辑栅极膜顶部的图形化掩膜层302宽度与第一隔离区204的逻辑栅极膜顶部宽度相同。本实施例中，形成的图形化掩膜层302还位于第一隔离区204的逻辑栅极膜整个顶部表面，使得位于第一隔离区204的逻辑栅极膜顶部表面的图形化掩膜层302对第一隔离区204的逻辑栅极膜起到硬掩膜作用，防止第一隔离区204的逻辑栅极膜在后续刻蚀形成逻辑栅极结构的工艺中被刻蚀去除，因此在形成逻辑栅极结构后，位于第一隔离区204的图形化掩膜层302仍能够得到第一隔离区204的逻辑栅极膜的支撑。
而现有技术中，形成的图形化掩膜层仅覆盖第一隔离区的逻辑栅极膜侧壁表面；由于刻蚀形成逻辑栅极结构的刻蚀工艺具有较强的方向性，对垂直于基底表面的方向上的刻蚀速率大于对位于逻辑栅极膜侧壁上的图形化掩膜层的刻蚀速率，使得在后续刻蚀形成逻辑栅极结构的工艺过程中，第一隔离区的逻辑栅极膜被消耗，使得侧壁的第一隔离区的图形化掩膜层失去了起到支撑作用的支撑结构，因此在后续去除图形化掩膜层的过程中，第一隔离区的图形化掩膜层容易整体脱落，对半导体器件的其他区域造成不良影响。
参考图13，以所述图形化掩膜层302为掩膜，采用第二刻蚀工艺刻蚀逻辑区202的逻辑栅极膜直至暴露出逻辑区202基底200表面，形成逻辑栅极结构，且在第二刻蚀工艺后，位于第一隔离区204的逻辑栅极膜为支撑栅结构。
所述第二刻蚀工艺为干法刻蚀工艺，例如为反应离子刻蚀工艺或等离子体刻蚀工艺。所述逻辑栅极结构包括：逻辑栅介质层231、以及位于逻辑栅介质层231表面的逻辑栅导电层232。
在所述第二刻蚀工艺过程中，由于第一隔离区204上方的逻辑栅极膜顶部表面被图形化掩膜层302覆盖，当存储栅极结构形成之后，第一隔离区204上方的逻辑栅极膜被保留作为支撑栅结构。
所述支撑栅结构的宽度尺寸与前述在第一隔离区204上形成的逻辑栅极膜的宽度尺寸相同。
参考图14，去除所述图形化掩膜层302(参考图13)。
具体的，去除位于存储区201以及逻辑区202的图形化掩膜层302，还去除位于支撑栅结构表面的图形化掩膜层302。
采用湿法刻蚀工艺刻蚀去除所述图形化掩膜层302。本实施例中，所述图形化掩膜层302的材料为氮化硅，湿法刻蚀工艺采用的刻蚀液体为磷酸溶液，其中，磷酸质量百分比为65％至85％，溶液温度为120摄氏度至200摄氏度。
第一隔离区204上方的图形化掩膜层302得到了支撑栅结构的支撑作用，因此，在去除图形化掩膜层302的过程中，所述第一隔离区204上方的图形化掩膜层302不会发生倒塌问题，从而防止了脱落源的产生，避免脱落的图形化掩膜层302对基底200或其他器件造成损伤，从而提高了半导体器件的生产良率。
参考图15，形成覆盖所述逻辑栅极结构表面、逻辑区202基底200表面、支撑栅结构表面、以及第一栅极侧墙208表面的第三图形层240。
在后续刻蚀存储栅极膜的工艺过程中，所述第三图形层240对逻辑区202以及隔离区203提供保护作用。
本实施例中，所述第三图形层240的材料为光刻胶材料。在一个具体实施例中，形成所述第三图形层204的工艺步骤包括：形成覆盖存储区201、逻辑区202以及隔离区203的光刻胶膜；对所述光刻胶膜进行曝光处理以及显影处理，形成所述第三图形层240。
参考图16，刻蚀去除位于相邻字线层206之间的存储栅极膜直至暴露出存储区201基底200表面，形成存储栅极结构。
具体的，以所述第三图形层240(参考图15)为掩膜，刻蚀去除位于相邻字线层之间的存储栅极膜直至暴露出存储区201基底200表面。接着，去除所述第三图形层240。
本实施例中，所述存储栅极结构包括：隧穿介质层241、位于隧穿介质层241表面的浮栅导电层242、位于浮栅导电层242表面的栅间介质层243、以及位于栅间介质层243表面的控制栅导电层244。
本实施例在形成存储器件和逻辑器件的工艺过程中，避免或减少了脱落源的产生，从而提高了半导体器件的生产良率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括存储区、逻辑区、以及位于存储区和逻辑区之间的隔离区，所述隔离区包括与逻辑区相邻接的第一隔离区，所述存储区基底表面形成有存储栅极膜、以及位于存储栅极膜表面的介质层，所述介质层还位于部分隔离区表面且暴露出第一隔离区表面；
形成覆盖所述介质层表面、隔离区表面、以及逻辑区基底表面的逻辑栅极膜；
采用第一刻蚀工艺刻蚀去除位于存储区上方的逻辑栅极膜，保留位于第一隔离区表面以及逻辑区基底表面的逻辑栅极膜，且在第一刻蚀工艺后，位于介质层侧壁表面的逻辑栅极膜为第一栅极侧墙；
去除所述介质层；
在所述存储栅极膜表面、第一栅极侧墙表面、以及暴露出的隔离区表面形成图形化掩膜层，所述图形化掩膜层还位于第一隔离区的逻辑栅极膜整个顶部和侧壁表面，且所述图形化掩膜层还位于逻辑区的部分逻辑栅极膜顶部表面；
以所述图形化掩膜层为掩膜，采用第二刻蚀工艺刻蚀逻辑区的逻辑栅极膜直至暴露出逻辑区基底表面，形成逻辑栅极结构，且在第二刻蚀工艺后，位于第一隔离区的逻辑栅极膜为支撑栅结构；
采用湿法刻蚀工艺，刻蚀去除所述图形化掩膜层。
2.如权利要求1所述的形成方法，其特征在于，在平行于存储区指向逻辑区的方向上，位于第一隔离区的逻辑栅极膜顶部的图形化掩膜层宽度与第一隔离区的逻辑栅极膜顶部宽度相同。
3.如权利要求1所述的形成方法，其特征在于，在平行于存储区指向逻辑区的方向上，位于第一隔离区的逻辑栅极膜顶部的宽度范围为大于最小特征尺寸。
4.如权利要求1所述的形成方法，其特征在于，所述图形化掩膜层的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅或氮化硼中的一种或多种。
5.如权利要求1所述的形成方法，其特征在于，所述第一刻蚀工艺的步骤包括：在所述逻辑区、以及第一隔离区的逻辑栅极膜表面形成第一图形层；以所述第一图形层为掩膜，刻蚀去除被所述第一图形层暴露的逻辑栅极膜，暴露出部分隔离区表面；去除所述第一图形层。
6.如权利要求1所述的形成方法，其特征在于，所述存储区基底表面还形成有贯穿所述介质层以及存储栅极膜的字线层。
7.如权利要求6所述的形成方法，其特征在于，在去除所述图形化掩膜层之后，还包括步骤：刻蚀去除位于相邻字线层之间的存储栅极膜直至暴露出存储区基底表面，形成存储栅极结构。
8.如权利要求6所述的形成方法，其特征在于，形成所述存储栅极结构的工艺步骤包括：形成覆盖所述逻辑栅极结构表面、逻辑区基底表面、支撑栅结构表面、以及第一栅极侧墙表面的第三图形层；以所述第三图形层为掩膜，刻蚀去除位于相邻字线层之间的存储栅极膜直至暴露出存储区基底表面；去除所述第三图形层。
9.如权利要求6所述的形成方法，其特征在于，形成所述图形化掩膜层的工艺步骤包括：形成覆盖所述字线层表面、存储栅极膜表面、第一栅极侧墙表面、暴露出的隔离区表面、第一隔离区的逻辑栅极膜表面、以及逻辑区的逻辑栅极膜表面的初始硬掩膜层；在所述初始硬掩膜层表面形成第二图形层；以所述第二图形层为掩膜，刻蚀去除位于逻辑区的部分初始硬掩膜层，形成所述图形化掩膜层；去除所述第二图形层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591327B (zh) * 2016-07-06 2019-12-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US10804281B2 (en) * 2018-09-28 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Anti-dishing structure for embedded memory
CN113192824B (zh) * 2021-04-27 2023-11-24 上海华虹宏力半导体制造有限公司 分栅式快闪存储器的掩膜版及制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752359A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 存储器件及其形成方法
CN104979288A (zh) * 2014-04-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7119020B2 (en) * 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
KR100979243B1 (ko) * 2008-04-29 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR20120042574A (ko) * 2010-10-25 2012-05-03 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US10332882B2 (en) * 2013-12-30 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having protective structure over shallow trench isolation region and fabricating method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752359A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 存储器件及其形成方法
CN104979288A (zh) * 2014-04-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

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