CN107204339A - 隔离结构的形成方法和半导体结构的形成方法 - Google Patents

隔离结构的形成方法和半导体结构的形成方法 Download PDF

Info

Publication number
CN107204339A
CN107204339A CN201610134386.4A CN201610134386A CN107204339A CN 107204339 A CN107204339 A CN 107204339A CN 201610134386 A CN201610134386 A CN 201610134386A CN 107204339 A CN107204339 A CN 107204339A
Authority
CN
China
Prior art keywords
layer
opening
groove
forming method
isolation structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610134386.4A
Other languages
English (en)
Other versions
CN107204339B (zh
Inventor
张翼英
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610134386.4A priority Critical patent/CN107204339B/zh
Publication of CN107204339A publication Critical patent/CN107204339A/zh
Application granted granted Critical
Publication of CN107204339B publication Critical patent/CN107204339B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

一种隔离结构的形成方法和半导体结构的形成方法，隔离结构的形成方法包括：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在衬底上形成栅极结构层；在栅极结构层上形成硬掩膜；分别在第一区域和第二区域的栅极结构层内形成第一开口和第二开口，第二开口大于第一开口；形成覆盖第一开口侧壁的保护层；沿第二开口刻蚀衬底，在衬底内形成第二沟槽，然后沿第一开口刻蚀衬底，在衬底内形成第一沟槽；在第一沟槽内形成第一隔离结构，且在第二沟槽内形成第二隔离结构。通过形成覆盖第一开口侧壁的保护层，减少形成第二沟槽的工艺对第一区域的硬掩膜的损耗，从而减小对第一沟槽尺寸的影响，进而优化快闪存储器的电学性能。

Description

隔离结构的形成方法和半导体结构的形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种隔离结构的形成方法和半导体结构的形成方法。
背景技术
目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器的主流。根据结构不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NAND Flash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
现有的快闪存储器包括位于衬底上的核心存储电路(Cell Circuit)和位于核心存储电路周围的外围电路(Peripheral Circuit)。所述核心存储电路包括一些具有较小特征尺寸的晶体管，而外围电路主要包括具有一些较大特征尺寸的晶体管。
但是，现有技术的快闪存储器的电学性能有待提高。
发明内容
本发明解决的问题是提供一种隔离结构的形成方法和半导体结构的形成方法，优化快闪存储器的电学性能。
为解决上述问题，本发明提供一种隔离结构的形成方法。包括如下步骤：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在所述衬底上形成栅极结构层；在所述栅极结构层上形成硬掩膜；以所述硬掩膜为掩模刻蚀所述栅极结构层，在所述第一区域的栅极结构层内形成第一开口，在所述第二区域的栅极结构层内形成第二开口，所述第二开口大于所述第一开口；形成覆盖所述第一开口侧壁的保护层；形成所述保护层后，沿所述第二开口刻蚀所述衬底，在所述衬底内形成第二沟槽；形成所述第二沟槽后，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第一沟槽；在所述第一沟槽内形成将所述第一区域隔离成多个有源区的第一隔离结构，且在所述第二沟槽内形成第二隔离结构。
可选的，所述栅极结构层包括位于所述衬底表面的栅氧化层，以及位于所述栅氧化层表面的浮置栅层；形成第一开口和第二开口的步骤包括：以所述硬掩膜为掩模刻蚀所述浮置栅层，形成露出所述栅氧化层的第一开口和第二开口。
可选的，所述浮置栅层的材料为多晶硅。
可选的，所述硬掩膜为叠层结构。
可选的，所述硬掩膜包括氮化硅层和位于所述氮化硅层表面的氧化硅层。
可选的，在同一道工艺步骤中，形成所述第一开口和第二开口。
可选的，形成所述第一开口和第二开口的步骤包括：在所述硬掩膜表面形成第一图形层，所述第一图形层内具有第一开口图形和第二开口图形；以所述第一图形层为掩膜，沿所述第一开口图形和第二开口图形，依次刻蚀所述硬掩膜和栅极结构层，在所述第一区域的栅极结构层内形成第一开口，在所述第二区域的栅极结构层内形成第二开口；去除所述第一图形层。
可选的，形成保护层的步骤中，所述保护层还覆盖所述硬掩膜表面、第一开口底部、第二开口底部和侧壁。
可选的，所述保护层的材料为氮化硅。
可选的，所述保护层的厚度为至
可选的，形成所述保护层的工艺为原子层沉积工艺。
可选的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅和氮的前驱体，工艺温度为100摄氏度至600摄氏度，压强为1托至50托，前驱体的气体流量为20sccm至500sccm，沉积次数为10次至50次。
可选的，形成所述第二沟槽的步骤包括：在所述第一开口内形成第二图形层，所述第二图形层还覆盖所述第一区域的硬掩膜顶部；以所述第二图形层为掩膜，采用等离子体干法刻蚀工艺，沿所述第二开口刻蚀所述衬底，在所述衬底内形成第二沟槽；湿法刻蚀去除所述第二图形层。
可选的，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4、Cl2和HBr中的一种或几种，刻蚀气体的气体流量为20sccm至500sccm，压强为4mtorr至50mtorr，刻蚀功率为400W至1200W。
可选的，形成所述第一沟槽的步骤包括：在所述第二开口和第二沟槽内形成第三图形层，所述第三图形层还覆盖所述第二区域的硬掩膜顶部；以所述第三图形层为掩膜，采用等离子体干法刻蚀工艺，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第一沟槽；湿法刻蚀去除所述第三图形层。
可选的，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4、Cl2和HBr中的一种或几种，刻蚀气体的气体流量为20sccm至500sccm，压强为4mtorr至50mtorr，刻蚀功率为400W至1200W。
可选的，所述形成方法还包括：形成所述第一沟槽和第二沟槽后，去除所述保护层。
可选的，采用湿法刻蚀工艺去除所述保护层。
可选的，所述第一隔离结构的材料为氧化硅；所述第二隔离结构的材料为氧化硅。
相应的，本发明还提供一种半导体结构的形成方法，包括前述隔离结构的形成方法。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过形成覆盖所述第一开口侧壁的保护层，减少形成所述第二沟槽的工艺对所述第一区域的硬掩膜的损耗，从而减小对所述第一沟槽尺寸的影响，相应的，减小对所述有源区尺寸的影响，进而优化快闪存储器的电学性能。
附图说明
图1至图4是隔离结构的形成方法一实施例中各步骤对应结构示意图；
图5至图12是本发明隔离结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
现有技术在形成NAND闪存时，需要在存储单元之间形成隔离结构。结合参考图1至图4，示出了隔离结构的形成方法一实施例中各步骤对应结构示意图。
参考图1，提供衬底100，并在所述衬底100上依次形成栅极结构层150和硬掩膜160。
本实施例中，所述衬底100用于为形成快闪存储器提供工艺平台。具体地，所述衬底100包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ衬底100用于为形成核心存储电路提供工艺平台，所述第二区域Ⅱ衬底100用于为形成外围电路提供工艺平台。
本实施例中，所述栅极结构层150包括栅氧化层101以及位于所述栅氧化层101表面的浮置栅层102。所述硬掩膜160为叠层结构，包括氮化硅层103和位于所述氮化硅层103表面的氧化硅层104。
参考图2，在所述第一区域Ⅰ的硬掩膜160和浮置栅层102内形成第一开口111，在所述第二区域Ⅱ的硬掩膜160和浮置栅层102内形成第二开口112。
具体地，形成所述第一开口111和第二开口112的步骤包括：在所述硬掩膜160表面形成图形层105，所述图形层105内具有第一开口图形和第二开口图形；以所述图形层105为掩膜，沿所述第一开口图形和第二开口图形，依次刻蚀所述硬掩膜160和浮置栅层102直至露出所述栅氧化层101表面；在所述第一区域Ⅰ的硬掩膜160和浮置栅层102内形成第一开口111，在所述第二区域Ⅱ的硬掩膜160和浮置栅层102内形成第二开口112，所述第二开口112的尺寸大于所述第一开口111的尺寸；去除所述图形层105。
参考图3，以所述硬掩膜160为掩膜，刻蚀所述衬底100和栅氧化层101，在所述第一开口111(如图2所示)所露出的衬底100内形成第一沟槽121，在所述第二开口112(如图2所示)所露出的衬底100内形成第二沟槽122。
需要说明的是，所述核心存储电路中半导体器件的特征尺寸小于外围电路中半导体器件的特征尺寸，因此，所述第一沟槽121的深宽比大于所述第二沟槽122的深宽比，且所述第一沟槽121的分布密度(所述分布密度是指单位衬底100表面积上所述第一沟槽121的数量)大于所述第二沟槽122的分布密度。
还需要说明的是，形成所述第一沟槽121和第二沟槽122的步骤可以为先形成所述第一沟槽121再形成所述第二沟槽122，或者，先形成所述第二沟槽122再形成所述第一沟槽121。
参考图4，在所述第一沟槽121(如图3所示)和第二沟槽122(如图3所示)内填充隔离材料，形成第一隔离层131和第二隔离层132。
但是通过以上方法形成所述第一隔离层131和第二隔离层132后，容易导致快闪存储器的电学性能变差。分析其原因在于：
当先形成所述第一沟槽121再形成所述第二沟槽122时，在形成所述第二沟槽122的步骤中，需在所述第一沟槽121内形成光刻胶层(图未示)以保护所述第一沟槽121。由于所述第一沟槽121的深宽比较大，形成所述第二沟槽122后难以去除位于所述第一沟槽121内的光刻胶层。
当先形成所述第二沟槽122再形成所述第一沟槽121时，形成所述第二沟槽122后的湿法清洗工艺容易造成所述第一区域Ⅰ的氧化硅层104的损耗，从而减小所述第一区域Ⅰ的氧化硅层104的尺寸A(如图3所示)，进而引起有源区的尺寸B(如图3所示)减小，此外，在损耗严重的情况下，在形成所述第一沟槽121和第二沟槽122后，所述第一区域Ⅰ的氮化硅层103残留量很少或者无残留，进一步引起有源区的尺寸B减小，且由于所述氮化硅层103作为后续沟槽研磨工艺的研磨停止层，相应还会影响后续的研磨工艺。此外，所述第一沟槽121的分布密度较大，相应的，所述有源区的分布密度也较大，快闪存储器的电学性能对所述有源区的尺寸B的敏感度更高，因此，所述有源区的尺寸B对快闪存储器的电学性能的影响较为明显。
综上所述，现有技术形成所述第一沟槽121和第二沟槽122的工艺容易引起快闪存储器的电学性能的下降。
为了解决所述技术问题，本发明提供一种隔离结构的形成方法，包括：提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；在所述衬底上形成栅极结构层；在所述栅极结构层上形成硬掩膜；以所述硬掩膜为掩模刻蚀所述栅极结构层，在所述第一区域的栅极结构层内形成第一开口，在所述第二区域的栅极结构层内形成第二开口，所述第二开口大于所述第一开口；形成覆盖所述第一开口侧壁的保护层；形成所述保护层后，沿所述第二开口刻蚀所述衬底，在所述衬底内形成第二沟槽；形成所述第二沟槽后，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第一沟槽；在所述第一沟槽内形成将所述第一区域隔离成多个有源区的第一隔离结构，且在所述第二沟槽内形成第二隔离结构。
本发明通过形成覆盖所述第一开口侧壁的保护层，减少形成所述第二沟槽的工艺对所述第一区域的硬掩膜的损耗，从而减小对所述第一沟槽尺寸的影响，相应的，减小对所述有源区尺寸的影响，进而优化快闪存储器的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图12是本发明隔离结构的形成方法一实施例中各步骤对应结构示意图。
参考图5，提供衬底200，包括用于形成核心存储电路的第一区域Ⅰ和用于形成外围电路的第二区域Ⅱ。
本实施例中，所述衬底200为形成快闪存储器提供工艺平台。具体地，所述衬底200包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ衬底200为形成核心存储电路提供工艺平台，所述第二区域Ⅱ衬底200为形成外围电路提供工艺平台。
所述衬底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底200为硅衬底。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域。在其他实施例中，所述第一区域Ⅰ和第二区域Ⅱ还可以为不相邻区域。
参考图6，在所述衬底200上形成栅极结构层350。
本实施例中，所述栅极结构层350包括位于所述衬底200表面的栅氧化层300，以及位于所述栅氧化层300表面的浮置栅层400。所述浮置栅层400用于在快闪存储器中存储载流子。
本实施例中，所述浮置栅层400的材料为多晶硅，且所述浮置栅层400内掺杂有磷离子。
具体地，形成所述栅极结构层350的步骤包括：先采用热氧化工艺在所述衬底200表面形成栅氧化层300，然后采用化学气相沉积工艺在所述栅氧化层300表面形成所述浮置栅层400，所述栅氧化层300和浮置栅层400构成所述栅极结构层350。
参考图7，在所述栅极结构层350上形成硬掩膜550。
本实施例中，所述硬掩膜550为叠层结构。具体地，所述硬掩膜550包括氮化硅层500和位于所述氮化硅层500表面的氧化硅层600。
所述氮化硅层500作为后续沟槽研磨工艺的研磨停止层；所述氮化硅层500的形成工艺可以为化学气相沉积工艺或物理气相沉积工艺，所述氮化硅层500的厚度为至
所述氧化硅层600作为后续刻蚀形成沟槽的刻蚀掩膜层，且所述氧化硅层600还可以保护所述氮化硅层500；所述氧化硅层600的形成工艺可以为化学气相沉积工艺或物理气相沉积工艺，所述氧化硅层600的厚度为至
需要说明的是，在其他实施例中，所述硬掩膜还可以是单层结构，所述硬掩膜为位于所述浮置栅层400表面的氮化硅层。
参考图8，以所述硬掩膜550为掩模刻蚀所述栅极结构层350，在所述第一区域Ⅰ的栅极结构层350内形成第一开口210，在所述第二区域Ⅱ的栅极结构层350内形成第二开口220，所述第二开口220大于所述第一开口210。
所述第一开口210定义了后续形成的第一沟槽的开口图形，所述第二开口220定义了后续形成的第二沟槽的开口图形。
本实施例中，在同一道工艺步骤中，形成所述第一开口210和第二开口220。在其他实施例中，还可以在不同的工艺步骤中，形成所述第一开口和第二开口。
具体地，形成所述第一开口210和第二开口220的步骤包括：在所述硬掩膜550表面形成第一图形层700，所述第一图形层700内具有第一开口图形和第二开口图形；以所述第一图形层700为掩膜，沿所述第一开口图形和第二开口图形，依次刻蚀所述硬掩膜550和栅极结构层350，在所述第一区域Ⅰ的栅极结构层350内形成第一开口210，在所述第二区域Ⅱ的栅极结构层350内形成第二开口220；去除所述第一图形层700。
本实施例中，所述刻蚀工艺为等离子体干法刻蚀工艺，具体可采用含氟气体，如：CF4、CH2F2、SF6或CHF3等；所述第一图形层700为光刻胶层，形成所述第一开口210和第二开口220后，采用湿法或灰化工艺去除所述第一图形层700。
需要说明的是，本实施例中，所述栅极结构层350包括位于所述衬底200表面的栅氧化层300，以及位于所述栅氧化层300表面的浮置栅层400，所述第一开口210和第二开口220露出所述栅氧化层300表面。相应的，形成所述第一开口210和第二开口220的步骤包括：依次刻蚀所述硬掩膜550和浮置栅层400，形成露出所述栅氧化层300的第一开口210和第二开口220。
还需要说明的是，所述第一开口210和第二开口220露出所述栅氧化层300表面，也就是说，所述栅氧化层300作为形成所述第一开口210和第二开口220的刻蚀停止层，从而避免在形成所述第一开口210和第二开口220的工艺过程中，由于所述浮置栅层400和所述衬底200的刻蚀速率相近而导致对所述衬底200的过刻蚀。
在其他实施例中，形成所述第一开口和第二开口的步骤还可以包括：在所述硬掩膜表面形成第一图形层，所述第一图形层内具有第一开口图形和第二开口图形；以所述第一图形层为掩膜，沿所述第一开口图形和第二开口图形，刻蚀所述硬掩膜，直至露出所述浮置栅层表面，形成图形化的硬掩膜；去除所述第一图形层；以所述图形化的硬掩膜为掩膜，刻蚀所述浮置栅层，直至露出所述栅氧化层表面；在所述第一区域的硬掩膜和浮置栅层内形成第一开口，在所述第二区域的硬掩膜和浮置栅层内形成第二开口。
需要说明的是，所述第一开口210暴露出后续形成的第一沟槽的位置，所述第二开口220暴露出后续形成的第二沟槽的位置，其中，所述第一开口210的尺寸小于所述第二开口220的尺寸。在所述第一区域Ⅰ，所述第一开口210的数量为多个，且所述多个第一开口210相互隔开，在所述第二区域Ⅱ，所述第二开口220的数量为多个，且所述多个第二开口220相互隔开，所述第一开口210的分布密度(所述分布密度是指单位衬底200表面积上所述第一开口210的数量)大于所述第二开口220的分布密度。
参考图9，形成覆盖所述第一开口210侧壁的保护层800。
所述保护层800用于在后续沟槽形成工艺中，保护所述氧化硅层600以减少对所述氧化硅层600的损耗。
后续形成第一沟槽和第二沟槽的湿法刻蚀工艺对所述保护层800的刻蚀速率较小，且所述保护层800为易于保形覆盖的材料层。本实施例中，所述保护层800的材料为氮化硅。后续形成沟槽的刻蚀工艺对所述保护层800的刻蚀速率较低，也就是说，所述保护层800的损耗率较低，从而可以对所述氧化硅层600起到保护作用。
需要说明的是，所述保护层800还可以覆盖所述硬掩膜550表面、第一开口210底部、第二开口220底部和侧壁。
本实施例中，形成所述保护层800的工艺为原子层沉积工艺。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅和氮的前驱体，工艺温度为100摄氏度至600摄氏度，压强为1托至50托，前驱体的气体流量为20sccm至500sccm，沉积次数为10次至50次。
其中，当所述工艺温度低于100摄氏度时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述保护层的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述保护层的形成效率；当所述工艺温度高于600摄氏度时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述保护层的纯度和台阶覆盖性，最终降低所述保护层的形成质量。
基于所述设定的工艺温度，将腔室压强、气体流量和沉积次数设定在合理范围值内，避免类似化学气相沉积的现象发生，从而保证所述保护层的高纯度和良好台阶覆盖性，进而提高所述保护层的形成质量。
需要说明的是，所述保护层800的厚度不宜过厚，也不宜过薄。由于所述第一开口210的尺寸较小，也就是说，形成所述保护层800的工艺窗口较小，为了使所述保护层800较好地在所述第一开口210的侧壁表面形成，且所述保护层800在所述第一开口210内无孔洞缺陷，所述保护层800的厚度不宜过厚；当所述保护层800的厚度过薄时，所述保护层800对所述氧化硅层600的保护效果较差。为此，本实施例中，所述保护层800的厚度为至
参考图10，形成所述保护层800后，沿所述第二开口220(如图9所示)刻蚀所述衬底200，在所述衬底200内形成第二沟槽221。
所述第二沟槽221为后续形成第二隔离结构提供空间位置。
具体地，形成所述第二沟槽221的步骤包括：在所述第一开口210(如图9所示)内形成第二图形层710，所述第二图形层710还覆盖所述第一区域Ⅰ的硬掩膜550顶部；以所述第二图形层710为掩膜，沿所述第二开口220刻蚀所述衬底200，在所述衬底200内形成第二沟槽221；湿法刻蚀去除所述第二图形层710。
本实施例中，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4、Cl2和HBr中的一种或几种，刻蚀气体的气体流量为20sccm至500sccm，压强为4mtorr至50mtorr，刻蚀功率为400W至1200W。
需要说明的是，由于等离子体干法刻蚀工艺的特性，所述形成的第二沟槽221的侧壁与所述衬底200表面不垂直，也就是说，所述第二沟槽221的侧壁是倾斜的。
还需要说明的是，形成所述第二沟槽221的刻蚀工艺会去除所述第二区域Ⅱ的部分保护层800和氧化硅层600，也就是说，所述第二区域Ⅱ的氧化硅层600顶部的保护层800被去除；形成所述第二沟槽221的湿法工艺还会损耗所述第一区域Ⅰ的部分保护层800，也就是说，所述第一区域Ⅰ的保护层800的厚度会减薄，但仍有剩余保护层800可以起到保护作用。
参考图11，形成所述第二沟槽221(如图10所示)后，沿所述第一开口刻蚀所述衬底200，在所述衬底200内形成第一沟槽211。
所述第一沟槽211为后续形成第一隔离结构提供空间位置。
具体地，形成所述第一沟槽211的步骤包括：在所述第二开口220(如图9所示)和第二沟槽221(如图10所示)内形成第三图形层720，所述第三图形层720还覆盖所述第二区域Ⅱ的硬掩膜550顶部；以所述第三图形层720为掩膜，采用等离子体干法刻蚀工艺，沿所述第一开口210刻蚀所述衬底200，在所述衬底200内形成第一沟槽221；湿法刻蚀去除所述第三图形层720。
本实施例中，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4、Cl2和HBr中的一种或几种，刻蚀气体的气体流量为20sccm至500sccm，压强为4mtorr至50mtorr，刻蚀功率为400W至1200W。
需要说明的是，由于等离子体干法刻蚀工艺的特性，所述形成的第一沟槽211的侧壁与所述衬底200表面不垂直，也就是说，所述第一沟槽211的侧壁是倾斜的。
还需要说明的是，所述第一沟槽211的开口尺寸小于所述第二沟槽221的开口尺寸。在所述第一区域Ⅰ，所述第一沟槽211的数量为多个，且所述多个第一沟槽211相互隔开，在所述第二区域Ⅱ，所述第二沟槽221的数量为多个，且所述多个第二沟槽221相互隔开，所述第一沟槽211的分布密度(所述分布密度是指单位衬底200表面积上所述第一沟槽211的数量)大于所述第二沟槽221的分布密度。
还需要说明的是，形成所述第一沟槽211的刻蚀工艺会去除所述第一区域Ⅰ的部分保护层800和氧化硅层600，也就是说，所述第一区域Ⅰ的保护层800和部分氧化硅层600被去除；形成所述第一沟槽211的湿法刻蚀工艺还会损耗所述第二区域Ⅱ的部分保护层800，也就是说，所述第二开口220(如图9所示)侧壁的保护层800的厚度会减薄。
本实施例中，形成所述第一沟槽211和第二沟槽221后，去除所述保护层800。具体地，采用湿法刻蚀工艺去除所述保护层800，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸。
由于所述保护层800对快闪存储器的性能影响很小，具有较好的工艺兼容性。因此，在另一实施例中，形成所述第一沟槽和第二沟槽后，还可以保留剩余的所述保护层。
参考图12，在所述第一沟槽211(如图11所示)内形成将所述第一区域Ⅰ隔离成多个有源区的第一隔离结构212，且在所述第二沟槽221(如图10所示)内形成第二隔离结构222。
所述第一隔离结构211和第二隔离结构222作为快闪存储器的隔离结构，用于对相邻器件之间起到隔离作用。
具体地，形成所述第一隔离结构222和第二隔离结构222的步骤包括：在所述第一沟槽211和第二沟槽221内填充满隔离材料层，所述隔离材料层还覆盖所述氧化硅层600(如图11所示)表面，所述隔离材料层的顶部高于所述氧化硅层600顶部；平坦化所述隔离材料层直至露出所述氮化硅层500表面；去除所述氮化硅层500。
所述第一隔离结构211和第二隔离结构222的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一隔离结构211的材料为氧化硅；所述第二隔离结构222的材料为氧化硅。
本实施例中，采用化学气相沉积工艺形成所述第一隔离层和第二隔离层；采用化学机械研磨工艺平坦化所述隔离材料层直至露出所述氮化硅层表面；采用湿法刻蚀工艺去除所述氮化硅层500，其中，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸。
需要说明的是，平坦化所述隔离材料层的过程中，研磨去除所述氧化硅层600。
还需要说明的是，本实施例中，所述第一隔离结构211和第二隔离结构222是浅沟槽隔离层，但不限于浅沟槽隔离层。
本发明通过形成覆盖所述第一开口210(如图9所示)侧壁的保护层800，减少形成所述第二沟槽221(如图10所示)的工艺对所述第一区域Ⅰ的硬掩膜550的损耗，从而减小对所述第一沟槽211(如图11所示)尺寸的影响，相应的，减小对所述有源区尺寸(未标注)的影响，进而优化快闪存储器的电学性能。
相应的，本发明还提供了一种半导体结构的形成方法，所述形成方法采用本发明隔离结构的形成方法所形成的隔离结构，在此不再赘述。
本实施例中，所述半导体结构为快闪存储器。
需要说明的是，本发明所述隔离结构的形成方法适用于快闪存储器。但所述隔离结构的形成方法还适用于其他半导体结构，本发明在此不做限定。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种隔离结构的形成方法，其特征在于，包括：
提供衬底，包括用于形成核心存储电路的第一区域和用于形成外围电路的第二区域；
在所述衬底上形成栅极结构层；
在所述栅极结构层上形成硬掩膜；
以所述硬掩膜为掩模刻蚀所述栅极结构层，在所述第一区域的栅极结构层内形成第一开口，在所述第二区域的栅极结构层内形成第二开口，所述第二开口大于所述第一开口；
形成覆盖所述第一开口侧壁的保护层；
形成所述保护层后，沿所述第二开口刻蚀所述衬底，在所述衬底内形成第二沟槽；
形成所述第二沟槽后，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第一沟槽；
在所述第一沟槽内形成将所述第一区域隔离成多个有源区的第一隔离结构，且在所述第二沟槽内形成第二隔离结构。
2.如权利要求1所述的隔离结构的形成方法，其特征在于，所述栅极结构层包括位于所述衬底表面的栅氧化层，以及位于所述栅氧化层表面的浮置栅层；
形成第一开口和第二开口的步骤包括：以所述硬掩膜为掩模刻蚀所述浮置栅层，形成露出所述栅氧化层的第一开口和第二开口。
3.如权利要求2所述的隔离结构的形成方法，其特征在于，所述浮置栅层的材料为多晶硅。
4.如权利要求1所述的隔离结构的形成方法，其特征在于，所述硬掩膜为叠层结构。
5.如权利要求1所述的隔离结构的形成方法，其特征在于，所述硬掩膜包括氮化硅层和位于所述氮化硅层表面的氧化硅层。
6.如权利要求1所述的隔离结构的形成方法，其特征在于，在同一道工艺步骤中，形成所述第一开口和第二开口。
7.如权利要求6所述的隔离结构的形成方法，其特征在于，形成所述第一开口和第二开口的步骤包括：
在所述硬掩膜表面形成第一图形层，所述第一图形层内具有第一开口图形和第二开口图形；
以所述第一图形层为掩膜，沿所述第一开口图形和第二开口图形，依次刻蚀所述硬掩膜和栅极结构层，在所述第一区域的栅极结构层内形成第一开口，在所述第二区域的栅极结构层内形成第二开口；
去除所述第一图形层。
8.如权利要求1所述的隔离结构的形成方法，其特征在于，形成保护层的步骤中，所述保护层还覆盖所述硬掩膜表面、第一开口底部、第二开口底部和侧壁。
9.如权利要求1所述的隔离结构的形成方法，其特征在于，所述保护层的材料为氮化硅。
10.如权利要求1所述的隔离结构的形成方法，其特征在于，所述保护层的厚度为至
11.如权利要求1所述的隔离结构的形成方法，其特征在于，形成所述保护层的工艺为原子层沉积工艺。
12.如权利要求11所述的隔离结构的形成方法，其特征在于，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅和氮的前驱体，工艺温度为100摄氏度至600摄氏度，压强为1托至50托，前驱体的气体流量为20sccm至500sccm，沉积次数为10次至50次。
13.如权利要求1所述的隔离结构的形成方法，其特征在于，形成所述第二沟槽的步骤包括：在所述第一开口内形成第二图形层，所述第二图形层还覆盖所述第一区域的硬掩膜顶部；
以所述第二图形层为掩膜，采用等离子体干法刻蚀工艺，沿所述第二开口刻蚀所述衬底，在所述衬底内形成第二沟槽；
湿法刻蚀去除所述第二图形层。
14.如权利要求13所述的隔离结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4、Cl2和HBr中的一种或几种，刻蚀气体的气体流量为20sccm至500sccm，压强为4mtorr至50mtorr，刻蚀功率为400W至1200W。
15.如权利要求1所述的隔离结构的形成方法，其特征在于，形成所述第一沟槽的步骤包括：在所述第二开口和第二沟槽内形成第三图形层，所述第三图形层还覆盖所述第二区域的硬掩膜顶部；
以所述第三图形层为掩膜，采用等离子体干法刻蚀工艺，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第一沟槽；
湿法刻蚀去除所述第三图形层。
16.如权利要求15所述的隔离结构的形成方法，其特征在于，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CF4、Cl2和HBr中的一种或几种，刻蚀气体的气体流量为20sccm至500sccm，压强为4mtorr至50mtorr，刻蚀功率为400W至1200W。
17.如权利要求1所述的隔离结构的形成方法，其特征在于，所述形成方法还包括：形成所述第一沟槽和第二沟槽后，去除所述保护层。
18.如权利要求17所述的隔离结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述保护层。
19.如权利要求1所述的隔离结构的形成方法，其特征在于，所述第一隔离结构的材料为氧化硅；所述第二隔离结构的材料为氧化硅。
20.一种半导体结构的形成方法，其特征在于，包括权利要求1至19中任一项所述的隔离结构的形成方法。
CN201610134386.4A 2016-03-09 2016-03-09 隔离结构的形成方法和半导体结构的形成方法 Active CN107204339B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610134386.4A CN107204339B (zh) 2016-03-09 2016-03-09 隔离结构的形成方法和半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610134386.4A CN107204339B (zh) 2016-03-09 2016-03-09 隔离结构的形成方法和半导体结构的形成方法

Publications (2)

Publication Number Publication Date
CN107204339A true CN107204339A (zh) 2017-09-26
CN107204339B CN107204339B (zh) 2019-11-01

Family

ID=59903502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610134386.4A Active CN107204339B (zh) 2016-03-09 2016-03-09 隔离结构的形成方法和半导体结构的形成方法

Country Status (1)

Country Link
CN (1) CN107204339B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107994028A (zh) * 2017-11-16 2018-05-04 长江存储科技有限责任公司 三维存储器及其形成方法
CN109786383A (zh) * 2017-11-13 2019-05-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法和半导体结构
CN111987103A (zh) * 2019-05-21 2020-11-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法
CN112331611A (zh) * 2020-11-30 2021-02-05 上海华力微电子有限公司 一种浅沟槽隔离的制备方法
CN112802796A (zh) * 2019-11-13 2021-05-14 长鑫存储技术有限公司 浅沟槽隔离结构及其形成方法、掩膜结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1581462A (zh) * 2003-08-05 2005-02-16 华邦电子股份有限公司 不同隔离沟槽深度的存储器制法及装置
KR20080060549A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1581462A (zh) * 2003-08-05 2005-02-16 华邦电子股份有限公司 不同隔离沟槽深度的存储器制法及装置
KR20080060549A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786383A (zh) * 2017-11-13 2019-05-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法和半导体结构
CN107994028A (zh) * 2017-11-16 2018-05-04 长江存储科技有限责任公司 三维存储器及其形成方法
CN107994028B (zh) * 2017-11-16 2021-02-02 长江存储科技有限责任公司 三维存储器及其形成方法
CN112768456A (zh) * 2017-11-16 2021-05-07 长江存储科技有限责任公司 三维存储器及其形成方法
CN111987103A (zh) * 2019-05-21 2020-11-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法
CN111987103B (zh) * 2019-05-21 2023-11-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法
CN112802796A (zh) * 2019-11-13 2021-05-14 长鑫存储技术有限公司 浅沟槽隔离结构及其形成方法、掩膜结构
CN112331611A (zh) * 2020-11-30 2021-02-05 上海华力微电子有限公司 一种浅沟槽隔离的制备方法

Also Published As

Publication number Publication date
CN107204339B (zh) 2019-11-01

Similar Documents

Publication Publication Date Title
CN104752363B (zh) 快闪存储器的形成方法
CN104900495B (zh) 自对准双重图形化方法及鳍式场效应晶体管的制作方法
CN107204339A (zh) 隔离结构的形成方法和半导体结构的形成方法
CN105336571B (zh) 自对准多重图形掩膜的形成方法
CN105655286A (zh) 半导体结构的形成方法
CN105448841B (zh) 半导体结构的形成方法
CN104681493B (zh) 半导体结构的形成方法
CN109545790B (zh) 三维存储器的沟道孔的形成方法
CN109742076B (zh) 快闪存储器及其形成方法
CN104425220A (zh) 图案的形成方法
CN104752185B (zh) 金属栅极的形成方法
CN108091562B (zh) Sonos存储器的ono刻蚀方法
CN104979295A (zh) 嵌入式分栅闪存器件的制造方法
CN105336705B (zh) 闪存结构的制造方法
CN109728099A (zh) 一种闪存器件及其制造方法
CN105655341B (zh) 半导体器件的形成方法
US20160284808A1 (en) Memory device and method of manufacturing the same
CN105513954B (zh) 半导体器件的形成方法
CN104517890A (zh) 快闪存储器的浅沟槽隔离结构的形成方法
CN102956496A (zh) 鳍式场效应晶体管的制造方法、鳍式场效应晶体管
CN109659237A (zh) 闪存器件的形成方法
CN103367261A (zh) 半导体结构的形成方法
CN105336699B (zh) Nand闪存器件的形成方法
CN105097463B (zh) 一种半导体器件及其制作方法和电子装置
CN104658979B (zh) 快闪存储器及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant