CN104425220A - 图案的形成方法 - Google Patents
图案的形成方法 Download PDFInfo
- Publication number
- CN104425220A CN104425220A CN201310365626.8A CN201310365626A CN104425220A CN 104425220 A CN104425220 A CN 104425220A CN 201310365626 A CN201310365626 A CN 201310365626A CN 104425220 A CN104425220 A CN 104425220A
- Authority
- CN
- China
- Prior art keywords
- layer
- victim line
- line
- hard mask
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 45
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims description 60
- 229920002120 photoresistant polymer Polymers 0.000 claims description 44
- 239000008393 encapsulating agent Substances 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 4
- 230000003667 anti-reflective effect Effects 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 195
- 239000000758 substrate Substances 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- -1 such as Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
一种图案的形成方法，包括：提供待刻蚀层，待刻蚀层分为第一区和第二区；在待刻蚀层上形成位于第一区的第一牺牲线、位于第二区的第二牺牲线，在第一牺牲线和第二牺牲线上形成硬掩模层；在第一牺牲线和第一牺牲线上的硬掩模层侧壁、第二牺牲线和第二牺牲线上的硬掩模层侧壁形成侧墙；刻蚀去除第一牺牲线上的硬掩模层和第一牺牲线；在刻蚀去除第一牺牲线上的硬掩模层和第一牺牲线后，以侧墙、第二牺牲线上的硬掩模层、第二牺牲线为掩模刻蚀待刻蚀层，位于第一区的侧墙下的剩余待刻蚀层作为第一线，位于第二区的侧墙下和侧墙之间的剩余待刻蚀层作为第二线。本发明的具有较小线宽的第一线和具有较大线宽的第二线均具有较精细的形貌。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种图案的形成方法。
背景技术
在现有技术中，随机存储器（Random Access Memory，RAM），通常包括位于衬底上的核心存储电路和位于核心存储电路周围的外围电路（Peripheral Circuit）。以分离栅极式快闪存储器为例，所述核心存储电路包括一些具有较小特征尺寸的晶体管，而外围电路主要包括具有一些较大特征尺寸的高压及中低压电路的晶体管，如果是嵌入式，还会有相应的低压逻辑电路。
对于形成具有较大特征尺寸的半导体器件的图案，如外围电路图案，可以使用传统的光刻胶工艺。而对于形成某些具有较小特征尺寸的半导体器件的精细图案，如核心存储电路图案，现有技术提出一种自对准双重图形化（Self-Aligned Double Patterning，SADP）工艺。
具体地，在现有技术中，形成分离栅极快闪存储器的图案的方法包括：
参照图1，在待刻蚀层10上形成牺牲材料层11，在牺牲材料层11上形成硬掩模材料层12，在硬掩模材料层12上形成图形化的光刻胶层13，图1中的虚线表示待形成的第一线；
参照图2，使用SADP工艺，在待刻蚀层10中形成相互间隔排列的多个第一线14，第一线14与图1中的虚线对应；
参照图3，在待刻蚀层10上形成图形化的光刻胶层16，图形化的光刻胶层16定义第二线的位置；
参照图4，以图形化的光刻胶层为掩模，刻蚀待刻蚀层10形成第二线15，第二线15与多个第一线14相间排列；去除图形化的光刻胶层。若分离栅极快闪式存储器器的核心存储电路中晶体管为平面CMOS晶体管，则多个相间排列的第一线14定义晶体管的栅极图案；若晶体管为鳍式场效应晶体管，则第一线14定义鳍部图案。同理地，第二线15定义外围电路的晶体管栅极或鳍部。
其中，待刻蚀层10可以是栅极材料层或衬底。待刻蚀层10可以是单层结构或叠层结构，具体可根据待形成的半导体器件作出选择。
第二线15具有较大特征尺寸，第二线15是使用光刻、刻蚀工艺形成，不能使用SADP工艺形成。在去除光刻胶过程可能会对第一线14和第二线15的形貌、边缘造成损伤，造成第一线14和第二线15的图案不够精细。
发明内容
本发明解决的问题是，在现有技术中，形成具有较大特征尺寸的第二线的过程中，去除光刻胶过程可能会对具有较小特征尺寸的第一线和具有较大特征尺寸的第二线的形貌、边缘造成损伤，造成第一线和第二线的图案不够精细。
为解决上述问题，本发明提供一种图案的形成方法，该图案的形成方法包括：
提供待刻蚀层，所述待刻蚀层分为第一区和第二区；
在所述待刻蚀层上形成位于第一区的第一牺牲线、位于第二区的第二牺牲线，在所述第一牺牲线和第二牺牲线上形成有硬掩模层；
在所述第一牺牲线和第一牺牲线上的硬掩模层侧壁、所述第二牺牲线和第二牺牲线上的硬掩模层侧壁形成侧墙；
刻蚀去除所述第一牺牲线上的硬掩模层和第一牺牲线；
在刻蚀去除所述第一牺牲线上的硬掩模层和第一牺牲线后，以所述侧墙、第二牺牲线上的硬掩模层、第二牺牲线为掩模刻蚀所述待刻蚀层，位于所述第一区的侧墙下的剩余待刻蚀层作为第一线，位于所述第二区的侧墙下和侧墙之间的剩余待刻蚀层作为第二线。
可选地，刻蚀去除所述第一牺牲线上的硬掩模层和第一牺牲线的方法包括：
在所述待刻蚀层上形成填充材料层，所述待刻蚀层上的填充材料层上表面高于硬掩模层上表面，或所述待刻蚀层上的填充材料层上表面与硬掩模层上表面持平；
在所述填充材料层上形成图形化的光刻胶层，所述图形化的光刻胶层定义第一区的位置；
以所述图形化的光刻胶层为掩模，进行第一刻蚀，刻蚀所述填充材料层、刻蚀去除第一牺牲线上的硬掩模层；进行第二刻蚀，刻蚀去除第一牺牲线；
去除图形化的光刻胶层和剩余的填充材料层。
可选地，刻蚀所述填充材料层、刻蚀去除第一牺牲线上的硬掩模层的方法为干法刻蚀。
可选地，刻蚀去除所述第一牺牲线的方法为干法刻蚀或湿法刻蚀。
可选地，在刻蚀去除第一牺牲线上的硬掩模层时，还刻蚀去除第一区中高出所述第一牺牲线的侧墙部分。
可选地，所述填充材料层为底部抗反射层。
可选地，去除图形化的光刻胶层、剩余的填充材料层的方法包括：
使用灰化工艺去除图形化的光刻胶层和剩余的填充材料层；
使用湿法刻蚀去除在灰化工艺中产生的聚合物。
可选地，所述第一牺牲线、第二牺牲线的材料为多晶硅或无定形碳。
可选地，形成所述第一牺牲线、第二牺牲线和硬掩模层的方法包括：
在所述待刻蚀层上沉积牺牲材料层，在所述牺牲材料层上形成硬掩模材料层；
在所述硬掩模材料层上形成图形化的光刻胶层，图形化的光刻胶层定义第一牺牲线和第二牺牲线的位置；
以所述图形化的光刻胶层为掩模，刻蚀硬掩模材料层形成硬掩模层，刻蚀牺牲材料层形成第一牺牲线、第二牺牲线；
去除图形化的光刻胶层。
可选地，所述硬掩模层的材料为氮化硅、氧化硅、氮氧化硅或底部抗反射材料。
可选地，所述侧墙的材料为氮化硅或氧化硅。
可选地，形成所述侧墙的方法包括：
在所述待刻蚀层上形成侧墙材料层，所述侧墙材料层覆盖硬掩模层、第一牺牲线和第二牺牲线；
回刻蚀所述侧墙材料层，在所述第一牺牲线和第一牺牲线上的硬掩模层侧壁、所述第二牺牲线和第二牺牲线上的硬掩模层侧壁的剩余侧墙材料层作为侧墙。
可选地，在刻蚀所述待刻蚀层时，还刻蚀部分厚度或全部厚度的第二牺牲线。
可选地，还包括：去除所述侧墙。
可选地，所述第一线为存储器核心存储电路的晶体管的栅极或鳍部，所述第二线为存储器外围电路的晶体管的栅极或鳍部。
与现有技术相比，本发明的技术方案具有以下优点：
在刻蚀去除所述第一牺牲线上的硬掩模层和第一牺牲线时，第二牺牲线为侧墙和硬掩模层所包围，第二牺牲线的形貌不会受到第一区中刻蚀过程的影响。接着，第一线和第二线为在同一刻蚀过程同时形成，也就是第一线和第二线均视为使用SADP工艺形成，第一线具有较小线宽，第二线具有较大线宽，与现有技术的两次图形化相比，刻蚀形成第一线和第二线的过程不需要形成光刻胶，避免去除光刻胶过程损伤第一线和第二线的边缘。这都使得本发明的具有较小线宽的第一线和具有较大线宽的第二线均具有较精细的形貌。
附图说明
图1～图4是现有技术的分离栅极快闪存储器的图案在制作过程中的剖面结构示意图；
图5～图11是本发明具体实施例的图案在制作过程中的剖面结构示意图。
具体实施方式
针对现有技术存在的问题，本发明技术方案提出一种图案的形成方法，在该过程中，使用SADP工艺同时形成具有较小特征尺寸的线和较大特征尺寸的线。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图5，提供待刻蚀层100，所述待刻蚀层100分为第一区I和第二区II，在待刻蚀层100上形成牺牲材料层101，在牺牲材料层101上形成硬掩模材料层102，在硬掩模材料层102上形成图形化的光刻胶层103，图形化的光刻胶层103定义第一牺牲线和第二牺牲线的位置。
在具体实施例中，所述待刻蚀层100可以是半导体衬底，所述半导体衬底用于为后续工艺提供工作平台；所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。
在其他实施例中，所述待刻蚀层100还可以是氧化硅层、氮化硅层、多晶硅层、无定形碳层、金属层等其中的一种或几种。所述待刻蚀层100可以为单层结构或叠层结构。对此，可根据待形成的半导体器件的类型进行选择。
在具体实施例中，牺牲材料层101的材料可以是多晶硅或无定形碳，形成牺牲材料层101的方法为化学气相沉积，牺牲材料层101用于形成第一牺牲线和第二牺牲线。
在具体实施例中，硬掩模材料层102的材料是氮化硅、氧化硅、氮氧化硅或底部抗反射材料，形成牺牲材料层101的方法为化学气相沉积。硬掩模材料层102用于形成位于第一牺牲线和第二牺牲线上的硬掩模层。
参照图6，以所述图形化的光刻胶层为掩模，刻蚀硬掩模材料层102形成硬掩模层104，刻蚀牺牲材料层101形成位于第一区I的第一牺牲线111、位于第二区II的第二牺牲线112，所述硬掩模层104位于第一牺牲线111上、第二牺牲线112上，所述第一牺牲线111的数量为多个且相间排列，所述第二牺牲线112位于多个第一牺牲线111周围且与第一牺牲线111相间排列，所述硬掩模层104位于第一牺牲线111和第二牺牲线112上表面；去除图形化的光刻胶层。
在具体实施例中，第一牺牲线111的宽度、相邻第一牺牲线111之间的间距可根据待形成的图案进行确定，并不构成对本发明保护范围的限制。
需要说明的是，在待刻蚀层100上形成有多个第二牺牲线112，图6仅显示一个第二牺牲线112，仅起到示例作用。参照图6，第二牺牲线112的线宽W1，大于第一牺牲线111的线宽W2，在具体实施例中，第二牺牲线112的线宽为待形成的第二线的线宽的一部分，因此第二牺牲线112的线宽可根据待形成的第二线的线宽确定。
参照图7，在所述第一牺牲线111和第一牺牲线111上的硬掩模层104侧壁、第二牺牲线112和第二牺牲线112上的硬掩模层104侧壁形成侧墙105，也就是侧墙105位于第一牺牲线111和第二牺牲线112周围的侧壁表面，侧墙105还位于硬掩模层104的侧壁表面。
具体地，形成侧墙105的方法包括：
在待刻蚀层100上形成侧墙材料层，所述侧墙材料可以是氮化硅或氧化硅，形成侧墙材料层的方法可以是化学气相沉积，侧墙材料层覆盖待刻蚀层100、第一牺牲线111和第二牺牲线112，还覆盖硬掩模层104，位于待刻蚀层100上的侧墙材料层低于硬掩模层104；
回刻蚀侧墙材料层，去除位于待刻蚀层100上的侧墙材料层、硬掩模层104上表面的侧墙材料层，剩余第一牺牲线111和第一牺牲线111上的硬掩模层104侧壁、剩余第二牺牲线112和第二牺牲线112上的硬掩模层104侧壁的侧墙材料层，剩余的侧墙材料层作为侧墙105。
参照图8，在待刻蚀层100上形成填充材料层106，填充材料层106覆盖硬掩模层104、侧墙105，所述待刻蚀层100上的填充材料层106上表面高于硬掩模层104上表面，在其他实施例中，所述待刻蚀层100上的填充材料层106也可与硬掩模层104上表面基本持平；在填充材料层106上形成图形化的光刻胶层107，图形化的光刻胶层107定义第一区I的位置。
在具体实施例中，填充材料层106为底部抗反射层（bottom anti-reflectingcoating，BARC）。在本实施例中，底部抗反射层的材料选择有机材料，可以使用旋涂工艺形成底部抗反射层，底部抗反射层的上表面高于硬掩模层104的上表面，在其他实施例中，底部抗反射层的上表面还可以与硬掩模层104上表面基本持平。由于有机材料具有较好的流动性，填充材料层106可以填充侧墙105之间空隙并具有平坦的表面。因此，在本实施例中，填充材料层106为后续形成图形化的光刻胶层107提供平坦表面，确保光刻胶层的图案更加精细。
在第二区II，第二牺牲线112被硬掩模层104和周围的侧墙105所保护，第二牺牲线112的形貌不会受到填充材料层106和图形化的光刻胶层107形成过程的影响。
以图形化的光刻胶层107为掩模，参照图9，进行第一刻蚀，刻蚀位于第一区I的填充材料层106、第一牺牲线111上的硬掩模层，还可刻蚀去除高出第一牺牲线111上表面的侧墙105部分，位于第一区I的剩余填充材料层106上表面、第一牺牲线111上表面与侧墙105上表面基本持平，在其他实施例中，也可不刻蚀去除高出第一牺牲线111上表面的侧墙105部分；
参照图10，进行第二刻蚀，刻蚀去除第一牺牲线，待刻蚀层100上表面暴露，其中第一区I的侧墙105也起到掩模作用。之后，去除图形化的光刻胶层和剩余的填充材料层。
在本实施例中，刻蚀填充材料层106、第一牺牲线111（参照图9）上的硬掩模层的方法为干法刻蚀。在同一刻蚀条件下，硬掩模层相比于侧墙105具有相同的刻蚀选择比，使得第一区I的侧墙105与硬掩模层可以同步刻蚀，剩余侧墙105的上表面与第一牺牲线111的上表面基本持平。在其他实施例中，硬掩模层、侧墙105也可以分别在不同的刻蚀条件下刻蚀去除。
在具体实施例中，刻蚀去除第一牺牲线的方法为干法刻蚀或湿法刻蚀。
在具体实施例中，去除图形化的光刻胶层、剩余的填充材料层的方法包括：
使用灰化工艺去除图形化的光刻胶层、剩余的填充材料层；
使用湿法刻蚀去除在灰化工艺中产生的聚合物。
另外，第二牺牲线112被侧墙105和第二区II的硬掩模层104所包围，在去除图形化的光刻胶层、剩余的填充材料层时，第二牺牲线112不会遭到损伤，确保了第二线112具有较佳的形貌。
参照图11，以侧墙105、第二牺牲线上的硬掩模层和第二牺牲线为掩模，刻蚀待刻蚀层100，位于第一区I的侧墙105下的剩余待刻蚀层作为第一线113，位于第二区II的侧墙下和侧墙之间的剩余待刻蚀层作为第二线114。在刻蚀待刻蚀层100时，第二牺牲线上的硬掩模层、全部的第二牺牲线也被刻蚀去除。
在第二区II中，第二牺牲线上的硬掩模层和第二牺牲线起到掩模作用。在同一刻蚀条件下，第二牺牲线上的硬掩模层、第二牺牲线的刻蚀选择比和待刻蚀层，三者之间的刻蚀选择比接近，侧墙105之间的第二牺牲线上的硬掩模层和第二牺牲线被去除，侧墙105下的待刻蚀层和侧墙105之间的待刻蚀层共同作为第二线114。第二线114与第一线113相互间隔排列，第二线114的线宽W4大于第一线113的线宽W3。第二线114的线宽W4等于侧墙105线宽的2倍与第二线114上的两侧墙105之间的间距之和，两侧墙105之间的间距等于图6所定义形成的第二牺牲线112的线宽，可根据需要选择第二牺牲线的线宽，以实现第二线114的线宽。
在其他实施例中，第二牺牲线上的硬掩模层、第二牺牲线也可不刻蚀，或者遭到部分刻蚀去除，这取决于硬掩模层、第二牺牲线与待刻蚀层之间的材料选择。
在具体实施例中，侧墙105可在后续工艺中去除。
使用本实施例的技术方案，第一线113构成了具有较小特征尺寸的半导体器件的图案，第二线114构成了具有较大特征尺寸的半导体器件的图案。在具体实施例中，待刻蚀层100可以是普通硅、多晶硅、金属、介质层等用于形成半导体器件的膜层，例如，硅可用于形成鳍式场效应晶体管的鳍部、多晶硅可用于形成栅极、金属可用于形成金属互连线等。
具体地，以分离栅极式快闪存储器为例，第一线113用于定义核心存储电路的图案，第二线114用于定义外围电路的图案。若晶体管为平面晶体管，第一线113和第二线114可作为栅极，若晶体管为鳍式场效应晶体管，第一线113和第二线114可作为鳍部。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种图案的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层分为第一区和第二区；
在所述待刻蚀层上形成位于第一区的第一牺牲线、位于第二区的第二牺牲线，在所述第一牺牲线和第二牺牲线上形成有硬掩模层；
在所述第一牺牲线和第一牺牲线上的硬掩模层侧壁、所述第二牺牲线和第二牺牲线上的硬掩模层侧壁形成侧墙；
刻蚀去除所述第一牺牲线上的硬掩模层和第一牺牲线；
在刻蚀去除所述第一牺牲线上的硬掩模层和第一牺牲线后，以所述侧墙、第二牺牲线上的硬掩模层、第二牺牲线为掩模刻蚀所述待刻蚀层，位于所述第一区的侧墙下的剩余待刻蚀层作为第一线，位于所述第二区的侧墙下和侧墙之间的剩余待刻蚀层作为第二线。
2.如权利要求1所述的形成方法，其特征在于，刻蚀去除所述第一牺牲线上的硬掩模层和第一牺牲线的方法包括：
在所述待刻蚀层上形成填充材料层，所述待刻蚀层上的填充材料层上表面高于硬掩模层上表面，或所述待刻蚀层上的填充材料层上表面与硬掩模层上表面持平；
在所述填充材料层上形成图形化的光刻胶层，所述图形化的光刻胶层定义第一区的位置；
以所述图形化的光刻胶层为掩模，进行第一刻蚀，刻蚀所述填充材料层、刻蚀去除第一牺牲线上的硬掩模层；进行第二刻蚀，刻蚀去除第一牺牲线；
去除图形化的光刻胶层和剩余的填充材料层。
3.如权利要求2所述的形成方法，其特征在于，刻蚀所述填充材料层、刻蚀去除第一牺牲线上的硬掩模层的方法为干法刻蚀。
4.如权利要求2所述的形成方法，其特征在于，刻蚀去除所述第一牺牲线的方法为干法刻蚀或湿法刻蚀。
5.如权利要求2所述的形成方法，其特征在于，在刻蚀去除第一牺牲线上的
硬掩模层时，还刻蚀去除第一区中高出所述第一牺牲线的侧墙部分。
6.如权利要求2所述的形成方法，其特征在于，所述填充材料层为底部抗反射层。
7.如权利要求6所述的形成方法，其特征在于，去除图形化的光刻胶层、剩余的填充材料层的方法包括：
使用灰化工艺去除图形化的光刻胶层和剩余的填充材料层；
使用湿法刻蚀去除在灰化工艺中产生的聚合物。
8.如权利要求1所述的形成方法，其特征在于，所述第一牺牲线、第二牺牲线的材料为多晶硅或无定形碳。
9.如权利要求8所述的形成方法，其特征在于，形成所述第一牺牲线、第二牺牲线和硬掩模层的方法包括：
在所述待刻蚀层上沉积牺牲材料层，在所述牺牲材料层上形成硬掩模材料层；
在所述硬掩模材料层上形成图形化的光刻胶层，图形化的光刻胶层定义第一牺牲线和第二牺牲线的位置；
以所述图形化的光刻胶层为掩模，刻蚀硬掩模材料层形成硬掩模层，刻蚀牺牲材料层形成第一牺牲线、第二牺牲线；
去除图形化的光刻胶层。
10.如权利要求1所述的形成方法，其特征在于，所述硬掩模层的材料为氮化硅、氧化硅、氮氧化硅或底部抗反射材料。
11.如权利要求1所述的形成方法，其特征在于，所述侧墙的材料为氮化硅或氧化硅。
12.如权利要求11所述的形成方法，其特征在于，形成所述侧墙的方法包括：
在所述待刻蚀层上形成侧墙材料层，所述侧墙材料层覆盖硬掩模层、第一牺牲线和第二牺牲线；
回刻蚀所述侧墙材料层，在所述第一牺牲线和第一牺牲线上的硬掩模层侧壁、所述第二牺牲线和第二牺牲线上的硬掩模层侧壁的剩余侧墙材料层作为侧墙。
13.如权利要求1所述的形成方法，其特征在于，在刻蚀所述待刻蚀层时，还刻蚀部分厚度或全部厚度的第二牺牲线。
14.如权利要求1所述的形成方法，其特征在于，还包括：去除所述侧墙。
15.如权利要求1～14任一项所述的形成方法，其特征在于，所述第一线为存储器核心存储电路的晶体管的栅极或鳍部，所述第二线为存储器外围电路的晶体管的栅极或鳍部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310365626.8A CN104425220A (zh) | 2013-08-20 | 2013-08-20 | 图案的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310365626.8A CN104425220A (zh) | 2013-08-20 | 2013-08-20 | 图案的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104425220A true CN104425220A (zh) | 2015-03-18 |
Family
ID=52973907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310365626.8A Pending CN104425220A (zh) | 2013-08-20 | 2013-08-20 | 图案的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104425220A (zh) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110289261A (zh) * | 2019-06-21 | 2019-09-27 | 上海华力微电子有限公司 | Nand存储器的字线制作方法及包括其制作的字线的nand存储器 |
| CN110600429A (zh) * | 2018-06-13 | 2019-12-20 | 联华电子股份有限公司 | 形成电容掩模的方法 |
| CN111199880A (zh) * | 2018-11-16 | 2020-05-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和半导体器件 |
| CN111293039A (zh) * | 2020-04-01 | 2020-06-16 | 上海华虹宏力半导体制造有限公司 | 自对准双重图形化半导体器件的形成方法 |
| CN112542385A (zh) * | 2019-09-20 | 2021-03-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112701034A (zh) * | 2020-12-25 | 2021-04-23 | 上海华力集成电路制造有限公司 | 栅极的制造方法 |
| CN113327843A (zh) * | 2020-02-28 | 2021-08-31 | 中芯国际集成电路制造（天津）有限公司 | 半导体结构的形成方法 |
| CN113725081A (zh) * | 2021-08-30 | 2021-11-30 | 上海华力微电子有限公司 | 一种改善nand闪存有源区光刻显影缺陷的方法 |
| CN115295570A (zh) * | 2022-09-26 | 2022-11-04 | 合肥晶合集成电路股份有限公司 | Cmos图像传感器的制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070238053A1 (en) * | 2006-04-11 | 2007-10-11 | Koji Hashimoto | Manufacturing method of semiconductor device |
| CN101114571A (zh) * | 2006-07-18 | 2008-01-30 | 株式会社东芝 | 半导体器件及其制造方法 |
| US20090163030A1 (en) * | 2007-12-18 | 2009-06-25 | Mitsuhiro Omura | Semiconductor device manufacturing method |
| CN103137552A (zh) * | 2011-11-24 | 2013-06-05 | 力晶科技股份有限公司 | 接触窗开口的形成方法 |
-
2013
- 2013-08-20 CN CN201310365626.8A patent/CN104425220A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070238053A1 (en) * | 2006-04-11 | 2007-10-11 | Koji Hashimoto | Manufacturing method of semiconductor device |
| CN101114571A (zh) * | 2006-07-18 | 2008-01-30 | 株式会社东芝 | 半导体器件及其制造方法 |
| US20090163030A1 (en) * | 2007-12-18 | 2009-06-25 | Mitsuhiro Omura | Semiconductor device manufacturing method |
| CN103137552A (zh) * | 2011-11-24 | 2013-06-05 | 力晶科技股份有限公司 | 接触窗开口的形成方法 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110600429A (zh) * | 2018-06-13 | 2019-12-20 | 联华电子股份有限公司 | 形成电容掩模的方法 |
| CN110600429B (zh) * | 2018-06-13 | 2020-09-15 | 联华电子股份有限公司 | 形成电容掩模的方法 |
| CN111199880A (zh) * | 2018-11-16 | 2020-05-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和半导体器件 |
| CN111199880B (zh) * | 2018-11-16 | 2022-11-08 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和半导体器件 |
| CN110289261A (zh) * | 2019-06-21 | 2019-09-27 | 上海华力微电子有限公司 | Nand存储器的字线制作方法及包括其制作的字线的nand存储器 |
| CN110289261B (zh) * | 2019-06-21 | 2021-10-19 | 上海华力微电子有限公司 | Nand存储器的字线制作方法及包括其制作的字线的nand存储器 |
| US11043504B2 (en) | 2019-06-21 | 2021-06-22 | Shanghai Huali Microelectronics Corporation | Method for fabricating word lines of NAND memory and NAND memory comprising word lines fabricated by adopting the same |
| CN112542385A (zh) * | 2019-09-20 | 2021-03-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113327843A (zh) * | 2020-02-28 | 2021-08-31 | 中芯国际集成电路制造（天津）有限公司 | 半导体结构的形成方法 |
| CN113327843B (zh) * | 2020-02-28 | 2022-09-13 | 中芯国际集成电路制造（天津）有限公司 | 半导体结构的形成方法 |
| CN111293039A (zh) * | 2020-04-01 | 2020-06-16 | 上海华虹宏力半导体制造有限公司 | 自对准双重图形化半导体器件的形成方法 |
| CN112701034A (zh) * | 2020-12-25 | 2021-04-23 | 上海华力集成电路制造有限公司 | 栅极的制造方法 |
| CN112701034B (zh) * | 2020-12-25 | 2024-04-26 | 上海华力集成电路制造有限公司 | 栅极的制造方法 |
| CN113725081A (zh) * | 2021-08-30 | 2021-11-30 | 上海华力微电子有限公司 | 一种改善nand闪存有源区光刻显影缺陷的方法 |
| CN115295570A (zh) * | 2022-09-26 | 2022-11-04 | 合肥晶合集成电路股份有限公司 | Cmos图像传感器的制作方法 |
| CN115295570B (zh) * | 2022-09-26 | 2022-12-30 | 合肥晶合集成电路股份有限公司 | Cmos图像传感器的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109786458B (zh) | 半导体器件及其形成方法 | |
| CN104425220A (zh) | 图案的形成方法 | |
| CN107346759B (zh) | 半导体结构及其制造方法 | |
| US9425053B2 (en) | Block mask litho on high aspect ratio topography with minimal semiconductor material damage | |
| US10276443B2 (en) | Insulating layer next to fin structure and method of removing fin structure | |
| EP3288070B1 (en) | Fabrication method for semiconductor structure | |
| CN104900495A (zh) | 自对准双重图形化方法及鳍式场效应晶体管的制作方法 | |
| US20120292716A1 (en) | Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof | |
| CN104752363A (zh) | 快闪存储器的形成方法 | |
| CN103578988A (zh) | 鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法 | |
| KR101831704B1 (ko) | 반도체 소자의 제조 방법 | |
| CN105097533A (zh) | 半导体结构的形成方法 | |
| CN106033742A (zh) | 半导体结构的形成方法 | |
| CN108074867A (zh) | 半导体结构及其形成方法 | |
| CN104752218A (zh) | 半导体器件的形成方法 | |
| CN107204339A (zh) | 隔离结构的形成方法和半导体结构的形成方法 | |
| CN101339902B (zh) | 高压半导体器件及其制造方法 | |
| CN109686702B (zh) | 半导体结构及其形成方法 | |
| US10312150B1 (en) | Protected trench isolation for fin-type field-effect transistors | |
| TWI435416B (zh) | 記憶體的製造方法 | |
| CN111952357B (zh) | 半导体器件及其形成方法 | |
| CN109148370B (zh) | 半导体结构及其形成方法 | |
| CN108155100B (zh) | 半导体器件的形成方法 | |
| CN107731917B (zh) | 半导体结构的形成方法 | |
| TWI548039B (zh) | 半導體裝置的製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150318 |
|
| RJ01 | Rejection of invention patent application after publication |