CN110289261B - Nand存储器的字线制作方法及包括其制作的字线的nand存储器 - Google Patents

Nand存储器的字线制作方法及包括其制作的字线的nand存储器 Download PDF

Info

Publication number
CN110289261B
CN110289261B CN201910541364.3A CN201910541364A CN110289261B CN 110289261 B CN110289261 B CN 110289261B CN 201910541364 A CN201910541364 A CN 201910541364A CN 110289261 B CN110289261 B CN 110289261B
Authority
CN
China
Prior art keywords
word line
core layer
sacrificial
patterns
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910541364.3A
Other languages
English (en)
Other versions
CN110289261A (zh
Inventor
姚邵康
巨晓华
黄冠群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201910541364.3A priority Critical patent/CN110289261B/zh
Publication of CN110289261A publication Critical patent/CN110289261A/zh
Priority to US16/874,209 priority patent/US11043504B2/en
Application granted granted Critical
Publication of CN110289261B publication Critical patent/CN110289261B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及NAND存储器的字线制作方法，涉及半导体集成电路的制作方法，在NAND存储器的字线制作过程中通过在字线边缘邻近选择管的核心层或侧墙处增加牺牲图形，使得实际字线图形并没有处于图形的最边缘，因此边缘字线图形的图像密度和中间字线图形的图像密度更加接近，在核心层刻蚀和侧墙刻蚀时，边缘字线的形貌和尺寸也就和中间区域更接近，使得最后刻蚀出来的字线均一性得到提高。

Description

NAND存储器的字线制作方法及包括其制作的字线的NAND存 储器
技术领域
本发明涉及半导体集成电路的制作方法，尤其涉及一种NAND存储器的字线制作方法及包括其制作的字线的NAND存储器。
背景技术
在半导体集成电路中，NAND存储器作为一种非易失性存储器，由于其大容量，擦写速度快，低成本等优点，适用于数据存储，广泛应用于消费，汽车，工业电子等领域。
请参阅图1，图1为NAND存储器的架构示意图，如图1所示，NAND存储器阵列通常由多个块组成，每个块包含若干根字线以及选择管，选择管位于每个块的两端，且邻近于字线。随着技术的发展，字线的尺寸不断微缩，以满足存储容量日益增长的需求。当字线尺寸存微缩至40nm以下时，通常采用双重曝光技术制作字线，因此字线和选择管分别采用两块掩模版制作。
具体的，请参阅图2，图2为现有技术的NAND存储器的制造过程示意图，如图2所示，现有技术的NAND存储器的制造过程：S1，在待刻蚀层上沉积一层核心层，采用字线掩模版曝光显影，其中字线掩模版的尺寸为实际字线尺寸的2倍；S2，核心层刻蚀，去除剩余光刻胶；S3，通过微缩工艺将核心层尺寸进行微缩；S4，沉积侧墙，然后进行侧墙刻蚀；S5，核心层去除；S6，选择管掩模曝光显影，选择管以光刻胶作为掩模，字线以侧墙为掩模，同时刻蚀待刻蚀层，最终形成字线和选择管，可参阅图1所示的字线和选择管。在步骤S2到步骤S5的过程中，由于字线边缘邻近选择管的核心层或侧墙的图像密度小于字线中间区域，导致刻蚀后边缘的牺牲层和侧墙的形貌以及尺寸和中间有差异，最终导致字线的新貌和尺寸不一致，影响到了存储单元特性的均一性。
发明内容
本发明的目的在于提供一种NAND存储器的字线制作方法，以提高刻蚀出来的字线均一性。
本发明提供的NAND存储器的字线制作方法，包括：S1：在待刻蚀层上沉积一层核心层，采用字线掩模版曝光显影，由光刻胶形成多个字线图形，多个字线图形形成字线图形区域，并在字线图形区域的两侧分别由光刻胶形成牺牲图形，并牺牲图形的宽度与字线图形的宽度相等，牺牲图形与字线图形的间距、牺牲图形之间的间距以及字线图形之间的间距相等；S2：以步骤S1中的光刻胶为掩蔽膜进行核心层刻蚀，去除剩余光刻胶，形成字线核心层图形和牺牲核心层图形；S3：通过微缩工艺将字线核心层图形和牺牲核心层图形进行微缩；S4：进行侧墙沉积工艺，然后进行侧墙刻蚀工艺使字线核心层图形和牺牲核心层图形的两侧形成字线核心层图形侧墙和牺牲核心层图形侧墙；S5：去除核心层，形成字线侧墙和牺牲侧墙；以及S6：采用选择管掩模版曝光显影，使选择管光刻胶覆盖至少部分牺牲侧墙，然后，以选择管光刻胶和侧墙为掩蔽层，同时刻蚀待刻蚀层，以形成选择管和字线。
更进一步的，步骤S1中所述牺牲图形的个数为两根。
更进一步的，步骤S1中所述核心层的材料为氧化硅、氮化硅或者多晶硅。
更进一步的，所述核心层采用低压化学气相沉积或者等离子体增强化学汽相沉积的方式沉积形成。
更进一步的，步骤S2中采用干法刻蚀工艺进行所述核心层刻蚀。
更进一步的，步骤S2中形成两根牺牲核心层图形。
更进一步的，步骤S3中采用湿法刻蚀工艺进行所述微缩工艺。
更进一步的，通过所述微缩工艺将所述字线核心层图形和所述牺牲核心层图形的宽度缩小一半。
更进一步的，步骤S4中所述侧墙的材料为氧化硅，氮化硅或者多晶硅，但与所述核心层的材料不同。
更进一步的，步骤S4中所述侧墙采用低压化学气相沉积或者低温原子层沉积的方式沉积形成。
更进一步的，步骤S4中所述侧墙刻蚀工艺刻蚀掉位于所述待刻蚀层上的所述字线核心层图形和所述牺牲核心层图形的两侧侧墙所需宽度以外以及所述字线核心层图形和所述牺牲核心层图形上的通过侧墙沉积工艺沉积的材料。
更进一步的，所述侧墙所需宽度与预制作的字线的宽度相等。
更进一步的，步骤S5中采用湿法工艺去除所述核心层。
更进一步的，所述湿法工艺的湿法溶液为高选择比腐蚀剂。
更进一步的，步骤S5中形成的牺牲侧墙的个数为4根。
更进一步的，步骤S6中所述选择管光刻胶覆盖至少3根所述牺牲侧墙。
更进一步的，步骤S6中，所述选择管光刻胶靠近所述字线侧墙的边界位于其中一根所述牺牲侧墙的中间位置。
更进一步的，步骤S6中，所述选择管光刻胶远离所述字线侧墙的一侧至少覆盖最远离所述字线侧墙的所述牺牲侧墙的1/2。
本发明还提供一种NAND存储器，包括采用上述的NAND存储器的字线制作方法制作的字线。
本发明提供的NAND存储器的字线制作方法及NAND存储器，在NAND存储器的字线制作过程中通过在字线边缘邻近选择管的核心层或侧墙处增加牺牲图形，使得实际字线图形并没有处于图形的最边缘，因此边缘字线图形的图像密度和中间字线图形的图像密度更加接近，在核心层刻蚀和侧墙刻蚀时，边缘字线的形貌和尺寸也就和中间区域更接近，使得最后刻蚀出来的字线均一性得到提高。
附图说明
图1为NAND存储器的架构示意图。
图2为现有技术的NAND存储器的制造过程示意图。
图3为本发明一实施例的NAND存储器的字线制作流程图。
图4为本发明一实施例的NAND存储器的字线制作过程示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明一实施例中，在于提供一种NAND存储器的字线制作方法，包括：S1：在待刻蚀层上沉积一层核心层，采用字线掩模版曝光显影，由光刻胶形成多个字线图形，多个字线图形形成字线图形区域，并在字线图形区域的两侧分别由光刻胶形成牺牲图形，并牺牲图形的宽度与字线图形的宽度相等，牺牲图形与字线图形的间距、牺牲图形之间的间距以及字线图形之间的间距相等；S2：以步骤S1中的光刻胶为掩蔽膜进行核心层刻蚀，去除剩余光刻胶，形成字线核心层图形和牺牲核心层图形；S3：通过微缩工艺将字线核心层图形和牺牲核心层图形进行微缩；S4：进行侧墙沉积工艺，然后进行侧墙刻蚀工艺使字线核心层图形和牺牲核心层图形的两侧形成字线核心层图形侧墙和牺牲核心层图形侧墙；S5：去除核心层，形成字线侧墙和牺牲侧墙；以及S6：采用选择管掩模版曝光显影，使选择管光刻胶覆盖至少部分牺牲侧墙，然后，以选择管光刻胶和侧墙为掩蔽层，同时刻蚀待刻蚀层，以形成选择管和字线。
具体的，请参阅图3，图3为本发明一实施例的NAND存储器的字线制作流程图，并请结合图4，图4为本发明一实施例的NAND存储器的字线制作过程示意图。结合图3和图4，本发明一实施例的NAND存储器的字线制作方法，包括：
S1：在待刻蚀层100上沉积一层核心层200，采用字线掩模版曝光显影，由光刻胶形成多个字线图形310，多个字线图形310形成字线图形区域，并在字线图形区域的两侧分别由光刻胶形成牺牲图形320，并牺牲图形320的宽度与字线图形310的宽度相等，牺牲图形320与字线图形310的间距、牺牲图形320之间的间距以及字线图形310之间的间距相等。
优选的，牺牲图形320的个数为两根。但也可根据NAND存储器技术的发展和设计的需要改变牺牲图形320的个数。
具体的，如图4所示，牺牲图形320的宽度d2与字线图形310的宽度相等d1。牺牲图形320与字线图形310的间距d4、牺牲图形320之间的间距d5以及字线图形310之间的间距d3相等，即保持牺牲图形320的pitch(周期)与字线图形310的一致。
在本法一实施例中，核心层的材料为氧化硅、氮化硅或者多晶硅。在本法一实施例中，核心层采用低压化学气相沉积(Low Pressure Chemical Vapor Deposition，简称LPCVD)或者等离子体增强化学汽相沉积(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)的方式沉积形成。
S2：以步骤S1中的光刻胶为掩蔽膜进行核心层200刻蚀，去除剩余光刻胶，形成字线核心层图形311和牺牲核心层图形321。
更进一步的，在本发明一实施例中，采用干法刻蚀工艺进行核心层200刻蚀。更具体的，在本发明一实施例中，形成两根牺牲核心层图形321。
S3：通过微缩工艺将字线核心层图形311和牺牲核心层图形321进行微缩。
更进一步的，在本发明一实施例中，采用湿法刻蚀工艺进行上述的微缩工艺。更进一步的，在本发明一实施例中，通过所述微缩工艺将字线核心层图形311和牺牲核心层图形321的宽度缩小一半。
S4：进行侧墙沉积工艺，然后进行侧墙刻蚀工艺使字线核心层图形311和牺牲核心层图形321的两侧形成字线核心层图形侧墙312和牺牲核心层图形侧墙322。
更进一步的，在本发明一实施例中，侧墙的材料为氧化硅，氮化硅或者多晶硅，但与核心层的材料不同。更进一步的，在本发明一实施例中，侧墙采用低压化学气相沉积(LowPressure Chemical Vapor Deposition，简称LPCVD)或者低温原子层沉积(Atomic LayerDeposition，简称ALD)的方式沉积形成。在本发明一实施例中，侧墙刻蚀工艺刻蚀掉位于待刻蚀层100上的字线核心层图形311和牺牲核心层图形321的两侧侧墙所需宽度以外以及字线核心层图形311和牺牲核心层图形321上的通过侧墙沉积工艺沉积的材料。更进一步的，上述侧墙所需宽度与预制作的字线的宽度相等。
S5：去除核心层，形成字线侧墙313和牺牲侧墙323。
在本发明一实施例中，采用湿法工艺去除核心层。更具体的，在本发明一实施例中，湿法工艺的湿法溶液为高选择比腐蚀剂，以使得字线核心层图形侧墙312和牺牲核心层图形侧墙322不被腐蚀。在本发明一实施例中，牺牲侧墙323的个数为4根。
S6：采用选择管掩模版曝光显影，使选择管光刻胶330覆盖至少部分牺牲侧墙323，然后，以选择管光刻胶330和侧墙为掩蔽层，同时刻蚀待刻蚀层100，以形成选择管和字线。
在本发明一实施例中，选择管光刻胶330覆盖至少3根牺牲侧墙323。更具体的，在本发明一实施例中，选择管光刻胶330靠近字线侧墙313的边界位于其中一根牺牲侧墙323的中间位置，如图4所示，在步骤S6对应图中，在位于右侧的存储器块内，选择管光刻胶330靠近字线侧墙313的边界位于位于从左侧数第三根牺牲侧墙323的中间位置，也即选择管光刻胶330的右侧边位于从左侧数第三根牺牲侧墙323的中间位置。在本发明一实施例中，选择管光刻胶330远离字线侧墙313的一侧至少覆盖最远离字线侧墙313的牺牲侧墙的1/2。如图4所示，在步骤S6对应图中，在位于右侧的存储器块内，选择管光刻胶330远离字线侧墙313的一侧覆盖最左侧牺牲侧墙323的至少1/2，或如图4所示，在步骤S6对应图中延伸至最左侧牺牲侧墙323之外。
更具体的，在本发明一实施例中，还提供一种包括采用上述的NAND存储器的字线制作方法制作的字线的NAND存储器。
综上所述，在NAND存储器的字线制作过程中通过在字线边缘邻近选择管的核心层或侧墙处增加牺牲图形，使得实际字线图形并没有处于图形的最边缘，因此边缘字线图形的图像密度和中间字线图形的图像密度更加接近，在核心层刻蚀和侧墙刻蚀时，边缘字线的形貌和尺寸也就和中间区域更接近，使得最后刻蚀出来的字线均一性得到提高。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种NAND存储器的字线制作方法，其特征在于，包括：
S1：在待刻蚀层上沉积一层核心层，采用字线掩模版曝光显影，由光刻胶形成多个字线图形，多个字线图形形成字线图形区域，并在字线图形区域的两侧分别由光刻胶形成牺牲图形，并牺牲图形的宽度与字线图形的宽度相等，牺牲图形与字线图形的间距、牺牲图形之间的间距以及字线图形之间的间距相等；
S2：以步骤S1中的光刻胶为掩蔽膜进行核心层刻蚀，去除剩余光刻胶，形成字线核心层图形和牺牲核心层图形；
S3：通过微缩工艺将字线核心层图形和牺牲核心层图形进行微缩；
S4：进行侧墙沉积工艺，然后进行侧墙刻蚀工艺使字线核心层图形和牺牲核心层图形的两侧形成字线核心层图形侧墙和牺牲核心层图形侧墙；
S5：去除核心层，形成字线侧墙和牺牲侧墙；以及
S6：采用选择管掩模版曝光显影，使选择管光刻胶覆盖至少部分牺牲侧墙，然后，以选择管光刻胶和侧墙为掩蔽层，同时刻蚀待刻蚀层，以形成选择管和字线。
2.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S1中所述牺牲图形的个数为两根。
3.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S1中所述核心层的材料为氧化硅、氮化硅或者多晶硅。
4.根据权利要求1或3任一项所述的NAND存储器的字线制作方法，其特征在于，所述核心层采用低压化学气相沉积或者等离子体增强化学气相沉积的方式沉积形成。
5.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S2中采用干法刻蚀工艺进行所述核心层刻蚀。
6.根据权利要求2所述的NAND存储器的字线制作方法，其特征在于，步骤S2中形成两根牺牲核心层图形。
7.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S3中采用湿法刻蚀工艺进行所述微缩工艺。
8.根据权利要求1或7任一项所述的NAND存储器的字线制作方法，其特征在于，通过所述微缩工艺将所述字线核心层图形和所述牺牲核心层图形的宽度缩小一半。
9.根据权利要求3所述的NAND存储器的字线制作方法，其特征在于，步骤S4中所述侧墙的材料为氧化硅，氮化硅或者多晶硅，但与所述核心层的材料不同。
10.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S4中所述侧墙采用低压化学气相沉积或者低温原子层沉积的方式沉积形成。
11.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S4中所述侧墙刻蚀工艺刻蚀掉位于所述待刻蚀层上的所述字线核心层图形和所述牺牲核心层图形的两侧侧墙所需宽度以外以及所述字线核心层图形和所述牺牲核心层图形上的通过侧墙沉积工艺沉积的材料。
12.根据权利要求11所述的NAND存储器的字线制作方法，其特征在于，所述侧墙所需宽度与预制作的字线的宽度相等。
13.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S5中采用湿法工艺去除所述核心层。
14.根据权利要求13所述的NAND存储器的字线制作方法，其特征在于，所述湿法工艺的湿法溶液为高选择比腐蚀剂。
15.根据权利要求6所述的NAND存储器的字线制作方法，其特征在于，步骤S5中形成的牺牲侧墙的个数为4根。
16.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S6中所述选择管光刻胶覆盖至少3根所述牺牲侧墙。
17.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S6中，所述选择管光刻胶靠近所述字线侧墙的边界位于其中一根所述牺牲侧墙的中间位置。
18.根据权利要求1所述的NAND存储器的字线制作方法，其特征在于，步骤S6中，所述选择管光刻胶远离所述字线侧墙的一侧至少覆盖最远离所述字线侧墙的所述牺牲侧墙的1/2。
19.一种NAND存储器，其特征在于，包括采用权利要求1所述的NAND存储器的字线制作方法制作的字线。
CN201910541364.3A 2019-06-21 2019-06-21 Nand存储器的字线制作方法及包括其制作的字线的nand存储器 Active CN110289261B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910541364.3A CN110289261B (zh) 2019-06-21 2019-06-21 Nand存储器的字线制作方法及包括其制作的字线的nand存储器
US16/874,209 US11043504B2 (en) 2019-06-21 2020-05-14 Method for fabricating word lines of NAND memory and NAND memory comprising word lines fabricated by adopting the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910541364.3A CN110289261B (zh) 2019-06-21 2019-06-21 Nand存储器的字线制作方法及包括其制作的字线的nand存储器

Publications (2)

Publication Number Publication Date
CN110289261A CN110289261A (zh) 2019-09-27
CN110289261B true CN110289261B (zh) 2021-10-19

Family

ID=68005232

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910541364.3A Active CN110289261B (zh) 2019-06-21 2019-06-21 Nand存储器的字线制作方法及包括其制作的字线的nand存储器

Country Status (2)

Country Link
US (1) US11043504B2 (zh)
CN (1) CN110289261B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828466B (zh) * 2019-11-11 2022-03-29 上海华力微电子有限公司 字线制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425220A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 图案的形成方法
CN105810641A (zh) * 2016-05-10 2016-07-27 上海格易电子有限公司 一种NANDFlash的字线制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101077453B1 (ko) * 2009-03-31 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
JP2013143398A (ja) * 2012-01-06 2013-07-22 Toshiba Corp 半導体装置の製造方法
US9111857B2 (en) * 2012-09-21 2015-08-18 Micron Technology, Inc. Method, system and device for recessed contact in memory array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425220A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 图案的形成方法
CN105810641A (zh) * 2016-05-10 2016-07-27 上海格易电子有限公司 一种NANDFlash的字线制作方法

Also Published As

Publication number Publication date
US11043504B2 (en) 2021-06-22
CN110289261A (zh) 2019-09-27
US20200402842A1 (en) 2020-12-24

Similar Documents

Publication Publication Date Title
US8871104B2 (en) Method of forming pattern, reticle, and computer readable medium for storing program for forming pattern
US8877647B2 (en) Patterning method and method of forming memory device
EP2011141B1 (en) Simplified pitch doubling process flow
US8309469B2 (en) Method of fabricating semiconductor device
TWI531032B (zh) 記憶體線路結構以及其半導體線路製程
TWI503924B (zh) 用於隔離間距倍增材料迴圈的部份之方法及相關結構
TWI488238B (zh) 一種半導體線路製程
JP2008066689A (ja) 半導体素子の製造方法
JP2008283164A (ja) フラッシュメモリ素子の製造方法
US20080050900A1 (en) Methods for pitch reduction formation
JP2008091851A (ja) 半導体素子のハードマスクパターン形成方法
CN110718460B (zh) 一种改善sadp中奇偶效应的工艺方法
CN112259541B (zh) Nord闪存的制作方法
US20160365311A1 (en) Method of manufacturing semiconductor devices with combined array and periphery patterning in self-aligned double patterning
CN110289261B (zh) Nand存储器的字线制作方法及包括其制作的字线的nand存储器
CN111341725B (zh) 半导体图案的制作方法
KR101368544B1 (ko) 간이화한 피치 더블링 프로세스 플로우
CN111106001A (zh) Nand存储器的栅极结构形成方法、nand存储器及光罩掩膜版
CN112614775A (zh) 半导体器件及其制造方法
US20040209472A1 (en) Method for manufacturing non-volatile memory cells on a semiconductive substrate
CN110828466B (zh) 字线制作方法
US7125807B2 (en) Method for manufacturing non-volatile memory cells on a semiconductor substrate
JP5229588B6 (ja) 簡易化ピッチダブリング工程
CN115116835A (zh) 半导体器件及其制作方法、三维存储器以及存储系统
CN115841949A (zh) 沟槽深度不一致的改善方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant