TWI531032B - 記憶體線路結構以及其半導體線路製程 - Google Patents

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Description

記憶體線路結構以及其半導體線路製程
本發明大體上關於一種記憶體線路結構以及其半導體製程，具體言之，其係關於一種以間隙壁自對準雙圖案法(Spacer Self-Aligned Double Patterning,SADP)製作儲存型快閃記憶體(NAND flash)線路結構的製程。
微影製程係為利用曝光顯影步驟來將光罩上的電路圖案縮微轉印至晶圓上，藉以製作出特定線路圖形的製程。然，隨著半導體製程的微縮，傳統的光學微影技術已面臨了實作瓶頸。以現今主流的193奈米(nm)波長的氟化氬(ArF)雷射光源為例，其可達到的最小電晶體半間距(half-pitch)為65奈米，若再搭配業界習用的浸潤式微影(Immersion Lithography)技術，電晶體半間距則可以再推進至45奈米，但這已是微影曝光的物理極限。若要實現45奈米以下製程半間距的要求，則須仰賴更高階的微影技術，如浸潤式微影搭配雙圖案法(Double Patterning)技術、極紫外光(Extreme Ultra Violet,EUV)技術、無光罩微影(Maskless Lithography,ML2)技術，以及奈米轉印(Nano-imprint)等技術。
在上述所提的各種微影技術中，間隙壁自對準雙圖案法(Spacer Self-Aligned Double Patterning,SADP)是目前有別於雙微影蝕刻法(litho-etch-litho-etch)、在商用化實作中最成熟的技術之一，其能夠使用現有的設備來達成更微細的線路製作，而無需換購極為昂貴黃光機台或是進行大規模的資本投資。在業界雙圖案技術與相關設備逐漸成熟的環境下，原本面 臨物理極限的193奈米浸潤式微影因而得以延伸應用至32奈米與22奈米製程節點，成為下一世代微影製程的主流技術。
所謂的雙圖案技術，即為將原本單一綢密的半導體線路圖形分成兩個交錯或互補的圖案，並透過浸潤式微影等微影技術分別轉印之，再將曝光在晶圓上的兩個圖案結合達到最後完整的電路圖案，其可減輕依賴第一次光罩與與第二次光罩重疊精準度的需求。將此技術應用在現今儲存型快閃記憶體(NAND flash)的製程中，其可在記憶區塊(block)中製作出間距在28奈米以下的字元線(word line)或位元線(bit line)結構，有效地增進記憶體在單位面積下所能達到的儲存容量。
對於現今一般習知的自對準雙圖案技術在儲存型快閃記憶體的製作中，特別係關於線串列區(string)中字元線與選擇閘(select gate,SG)等結構之製作中，由於字元線與選擇閘的寬度差距極大，且其間的間距已經微縮到了數十個奈米的等級，在如此低的特徵尺寸環境下，製程中因線路特徵的疏密程度所造成的微負載效應(micro loading effect)愈形明顯，使得線路圖形中疏區與密區所形成的圖形特徵難以獲得較佳、一致的線寬(critical dimension uniformity,CDU)、線寬粗糙度(line width roughness)、以及線緣粗糙度(line edge roughness)等性質。對此，目前業界普遍作法為在疏密圖形的交界處，如字元線與選擇閘的交界，設置額外的虛置圖形特徵(dummy pattern)，如數條虛置的字元線。此虛置圖形特徵係作為一犧牲結構來取代原先一般製程手段中所會產生的不均一線路圖形。如此，虛置圖形以外的正常圖形將可以獲得較為均一的線路性質。
除了採用上述虛置圖案的作法外，目前業界亦有採用規律圖案來製作不同寬度的線路圖案的作法。現在請參照第1圖，其繪示出目前先前技術中使用規律圖案來製作選擇閘的作法截面示意圖。如第1圖所示，基底10上形成有多晶矽層12用以製作字元線與選擇閘，此多晶矽層102上已經使用雙圖案法製作出間隙體14圖案界定出字元線圖案，一由可平坦化材料構成的 平坦層16，例如一抗反射層，覆蓋住間隙體14與多晶矽層12。此作法直接以一光阻18設置在平坦層16上來界定出所欲製作的選擇閘區域，光阻18會涵蓋數個間隙體14的範圍，且較佳是光阻18的兩端分別位在兩間隙體14上方且不超出該兩間隙體的邊界，如此製作出來的選擇閘與鄰近的字元線會有規律的間距。
然在任何製程中，光阻是無法百分之百精確地定位在吾人所欲的位置上，無可避免地一定會發生疊層偏移(overlay shift)的情況。以微影機台製程能力的極限為F來定義，從第1圖中可以清楚的看出，光阻18有機會產生F/2的疊層偏移量，特別係在現今字元線間距已微縮到數十個奈米以下的等級，此F/2的偏移量可能就相當於是一半的字元線間距d，在疊層偏移如此嚴重的情況下，後續製作出的選擇閘與鄰近字元線之間的間距會偏離預定值，造成電性不穩的問題。故此，在現今半導體線路佈局的圖形線寬與密度日趨緻密的趨勢下，如何改良目前業界習用的雙圖案技術以符合其需求，是為本領域之技藝人士所需努力研究開發者。
作為習用技術之改良方案，本發明特以提出了一種新穎的記憶體線路結構以及其半導體線路製程。此製程屬於半導體技術中正型自對準雙圖案製程(positive self-aligned double patterning,P-SADP)之改良，其透過特定的製程步驟而得以在記憶體線路佈局的線串列區中形成性質均一的線圖形，不需如一般傳統作法般需於線路佈局中設置額外的虛置圖形特徵，且其特徵在於使用規律圖案即可製作出不同寬度的線路圖案，減少製程設計的複雜度。
本發明的目的之一在於提供一種用以形成特定圖形特徵的半導體製程，其步驟包含：依序在一基底上形成一目標層以及複數個等間隔排列的內核體，該些內核體具有一相同寬度、在該目標層與該些內核體上共形地形成一硬遮罩層，如此該硬遮罩層上形成有複數個溝槽，各該溝槽係位於兩相 鄰內核體之間、在該硬遮罩層上形成一第一光阻，其中該第一光阻涵蓋一預定區域，該預定區域包含至少兩個該些內核體、以該第一光阻為遮罩進行一第一蝕刻製程去除該預定區域以外部分的硬遮罩層，以裸露出位於該預定區域以外的該些內核體、去除該些裸露的內核體以裸露出其下方的該目標層、在該預定區域內的該硬遮罩層上形成一第二光阻，該第二光阻至少涵蓋該預定區域中所有的該溝槽、以及以剩餘的該硬遮罩層以及該第二光阻為遮罩進行一第二蝕刻製程，以圖形化該目標層。
本發明的另一目的在於提供一種記憶體線路結構，包含一基底、複數間隔排列的字元線設置在該基底上且彼此間隔一間距，其中該字元線的寬度為F、以及一選擇閘設置在該些字元線旁，其中該選擇閘的寬度為(7+4n)F，n為大於等於1的正整數。
無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。
10‧‧‧基底
12‧‧‧多晶矽層
14‧‧‧間隙體
16‧‧‧平坦層
18‧‧‧光阻
100‧‧‧基底
102‧‧‧目標層
102a‧‧‧較大圖形特徵
102b‧‧‧較小圖形特徵
104‧‧‧內核體
106‧‧‧間隙壁材質層
106a‧‧‧間隙體
107‧‧‧溝槽
108‧‧‧平坦層
110‧‧‧第一光阻
112‧‧‧溝槽
114‧‧‧第二光阻
d1‧‧‧間距
E1‧‧‧第一蝕刻製程
E2‧‧‧第二蝕刻製程
R1‧‧‧預定區域
R2‧‧‧額外區域
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：第1圖繪示出先前技術中使用規律圖案來製作選擇閘的作法的截面示意圖；以及第2-7圖繪示出根據本發明實施例一半導體線路製程的主要步驟流程。須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。
在下文的細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例方式來表示、描述。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。再者，本發明通篇說明書與隨附申請專利範圍中會使用某些詞彙來指稱特定的組成元件。該領域的技藝人士將理解到，半導體元件製造商可能會以不同的名稱來指稱一相同的元件，如間隙壁與側壁子(spacer)、絕緣層與介電層等。
現在下文中將提供實施例搭配圖示來說明本發明之方法。其中，第2-7圖係依序繪示出根據本發明較佳實施例中一半導體製程的截面示意圖。本發明方法為間隙壁自對準雙圖案法(Spacer Self-Aligned Double Patterning,SADP)之改良，其中所主張的各細節步驟將可解決一般習知SADP製程因微影機台的疊層精準度極限無法製作出規律一致的圖形特徵的問題，進而改善裝置的電性表現。
請參照第2圖，首先提供一基底100，其作為本發明結構中半導體元件設置的基礎。基底100上依序形成有一目標層102，如一導體層，以及複數個等間隔排列的內核體104。目標層102係設定於後續製程中被圖案化以形成各種半導體元件之組成結構或導電線路。以本實施例為例，此目標層102係用來形成導電線路，如一記憶體線路佈局中的字元線(word line)、位元線(bit line)、或選擇閘(select gate)等線路結構。在本實施例中，基底100之材質可包含矽基底、含矽基底、三五族覆矽基底(例如GaN-on-silicon)、石墨烯覆矽基底(graphene-on-silicon)或矽覆絕緣(silicon-on-insulator，SOI)基底等，但不限定為半導體基底，本發明也可以應用於顯示面板等之其他技術領域， 故基底亦可為絕緣的玻璃基板或石英基板等；目標層102之材質可包含多晶矽、非晶矽、金屬矽化物或金屬材料等等，但本發明之目標層不限定為導體材料，其亦可為半導體或絕緣材料等，如四乙氧基矽烷(TEOS,tetra-ethoxysilane)；內核體104之材質則可包含氮化矽、氧化矽、多晶矽、非晶矽等，不特別加以限定，但其須與目標層102具有不同蝕刻選擇比，亦即對一蝕刻製程而言，內核體104與目標層102會具有不同的蝕刻速率，以利於後續製程中選擇性地移除內核體104。
復參照第2圖，在本實施例中，複數個內核體104可藉由使用微影蝕刻製程圖形化一內核層(未示出)而形成，這些內核體104在俯瞰視角下係呈間隔排列的線條態樣，如記憶體線路佈局中一線串列區(string)中的字元線串列。上述的微影暨蝕刻製程為本領域習用的技術手段，故於此不多予贅述。內核體104的寬度可設定為製程中所使用之微影機台的能力極限F，如主流193奈米(nm)波長的氟化氬(ArF)雷射光源可形成的線特徵寬度為65奈米。在本實施例中，內核體104彼此之間的間距係設定為內核體104寬度F的三倍(即3F)。以如此設置方式，後續的間隙壁自對準雙圖案法流程將可使目標層102變成等寬且等間隔排列的較小圖形特徵，如線串列區中規律排列的字元線或位元線特徵，其在後述實施例中將有詳盡的說明。
從第2圖可以了解到，在本實施例中，用以定義內核體104的光阻圖形皆為尺寸均一、密度一致的規律圖形(regular pattern)，內核體寬度皆為F，其間距皆為3F，故不論在前述微影製程形成內核體104的步驟中，或是在後述以內核體104為圖形基礎進行的製程步驟中，都能夠顯著地減輕因圖形特徵密度的不同所引起的微負載效應。再者，在其他實施例中，內核體104形成後還可再受到一縮減製程(trimming)來進一步減少該些內核體104的寬度，以俾在後續製程中製作出更微細的線特徵。
現在請參照第3圖，在界定出內核體104後，接下來進行一沉積製程在基底100上形成一間隙壁材質層106。此間隙壁材質層106係共形地 形成在目標層102及每一內核體104的表面，如採用原子層沉積法(atomic layer deposition,ALD)，因此會具有一致的厚度，如此，間隙壁材質層106於兩內核體104之間會形成一溝槽107。在此實施例中，間隙壁材質層106的厚度係設定成與內核體104的寬度F相同，如此，溝槽107也會具有同樣的寬度F，以利在後續製程中形成等寬等間距的圖形特徵。在本發明實施例中，間隙壁材質層106之材質可包含氮化矽、氧化矽、多晶矽等，不加以限定，但其須與內核層104具有不同蝕刻選擇比，亦即對一蝕刻製程而言，內核體104與間隙壁材質層106會具有不同的蝕刻速率，以利於後續製程中選擇性地移除內核體104。在本發明方法中，間隙壁材質層106的功用為在內核體104兩側形成間隙體結構，間隙壁材質層106的厚度將會是最終所欲形成之較小圖形特徵(如字元線)的寬度。
復參照第3圖，在形成共形的間隙壁材質層106後，可選擇性地在間隙壁材質層106上形成一平坦層108，如一抗反射層(BARC)的單一或是三層結構(tri-layer)，以提供平坦化的效果。之後，平坦層108上會再形成一光阻110(後文中稱之為第一光阻)。在本實施例中，第一光阻110會涵蓋一預定區域R1，此預定區域R1係用來界定所欲形成的較大圖型特徵，如對應記憶體線路佈局中的選擇閘部位。由於第一光阻110係用來界定一較大的圖形特徵，故此預定區域R1基本上會涵蓋至少兩個以上的內核體104(本實施例中以涵蓋兩個內核體104為例)，其所涵蓋的內核體104數目會視所欲界定的大圖形特徵的寬度而定。前述平坦層108的平坦化效果可使第一光阻110更確實地定義在基底面上，其抗反射效果可使微影製程圖形界定更為精確。另一方面，圖中的虛框表現出第一光阻110分別向左右發生疊層偏移(overlay shift)的情況，以微影機台製程能力的極限為F來定義，其偏移量最大會是F/2，不會使第一光阻110涵蓋到兩側的溝槽107以外的範圍，故不會影響到後續圖形定義的正確性。須注意在某些情況下，本發明方法亦可不需設置平坦層108，直接在間隙壁材質層106上設置第一光阻110。
現在請參照第4圖。在形成平坦層108以及第一光阻110界定出預訂區域R1後，接下來以第一光阻110為遮罩進行一蝕刻製程E1(後文中稱之為第一蝕刻製程)。在本實施例中，第一蝕刻製程E1為一非等向性的回蝕(etch back)製程，其會蝕去一定垂直厚度的平坦層108以及間隙壁材質層106，特別係可完全移除位在預定區域R1以外所有內核體104上方的間隙壁材質層106，使該些內核體104得以裸露出來。預定區域R1內的間隙壁材質層106以及內核體104由於受到上方第一光阻110的保護而不受影響。從第4圖可以看出，進行第一蝕刻製程E1後會有部分的平坦層108殘留在間隙壁材質層106界定出的溝槽107中，亦可能會無任何平坦層108殘留。間隙壁材質層106則因為裸露出內核體104之故而分離成多個凹字形的間隙體106a，每個間隙體106a上都具有一溝槽107。
現在請參照第5圖。在進行第一蝕刻製程E1後，接下來去除基底面上的第一光阻110、殘餘的平坦層108、以及裸露出的內核體104，如此將會得到多個突出的凹字型的間隙體106a，間隙體106a之間有溝槽112裸露出下方的目標層102。在本實施例中，由於預定區域R1涵蓋了至少兩個以上的內核體104，故其間隙壁材質層106上會具有至少一個溝槽107。為了防止後續的蝕刻製程蝕穿該(該些)預定區域R1中的溝槽107而破壞了較大圖型特徵的界定，預定區域R1內的間隙壁材質層106上會形成另一光阻114(後文中稱之為第二光阻)來作為遮罩。在本實施例中，此第二光阻114所涵蓋的區域可比預定區域R1小，但為了要達成其功能，其至少要涵蓋預定區域R1中所有的溝槽107，如第5圖所示。
現在請參照第6圖。在移除部分內核體104以及形成第二光阻114後，接下來以剩餘的間隙壁材質層106以及第二光阻114為遮罩再次進行一蝕刻製程E2(後文中稱之為第二蝕刻製程)。在本實施例中，第二蝕刻製程E2同樣為一非等向性的回蝕製程，其會蝕去一定垂直厚度的間隙壁材質層106以及下方裸露出的目標層102，特別係可完全蝕去第5圖中預定區域R1 外的溝槽107下方的間隙壁材質層106垂直厚度，使得該些溝槽107下方的目標層102裸露出來並受到蝕刻。須注意此第二蝕刻製程E2對目標層102的蝕刻率較對間隙壁材質層106來得高，故除了預定區域R1外溝槽107下方厚度較薄的間隙壁材質層106區域，其他厚度較大的間隙壁材質層106並不會被完全蝕除，而預定區域R1內的溝槽107下方區域會受到第二光阻114保護之故，不會有任何目標層102裸露出來受到蝕刻，故可以維持預定區域R1所欲界定的較大圖形特徵。以此設計，在第二蝕刻製程E2過程中，預定區域R1外的凹字型的間隙體106a會逐漸轉變為等寬等間隔排列的小間隙體106b，其即為吾人所欲界定的較小圖形特徵，如字元線，而預定區域R1內並無任何部位會被蝕穿裸露出下方的目標層，整個預定區域R1維持住其原來形狀而成為吾人所欲界定的較大圖形特徵106c，如一選擇閘。
第二蝕刻製程E2會以第6圖所形成的圖形為遮罩繼續蝕刻目標層102，故最終會形成如第7圖所示，等寬度F且等間隔F排列的較小圖形特徵102b，如複數條字元線，以及較大圖型特徵102a，如一選擇閘。本發明所提出的半導體製程方法於此完成。
本發明上述一系列製程步驟所形成的最終目標層圖形會具有輪廓均一的較小圖形特徵，其不須如習知作法般在最初定義圖形時須於鄰近兩側對應選擇閘的位置處設置一或多個犧牲用的虛置圖形(如犧牲用的字元線)，可有效增加可用的電路佈局空間。此功效係導因於本發明一系列製程中所形成的各種圖形係以第2圖中複數個等間距排列的內核體104為基礎演變而成，此均一的圖形密度基礎將可顯著減少製作奈米層級的微細線條圖形時微負載效應所帶來之不良影響。此外，在本發明步驟中，第一光阻110的形成只須考量要涵蓋到兩個以上的內核體104，其疊層偏移容許值可以提高到1.5F，而第二光阻114的形成只須考量要涵蓋到預定區域R1中的溝槽107，其疊層偏移容許值也可以提高到1.5F，兩者皆低於現時微影機台的製程極限，故不會有先前技術中所述的疊層偏移問題。
另一方面，本發明之半導體製程由於使用規律圖形，其會製作出具有特定結構特徵的線路圖形。如第5圖所示，預定區域R1涵蓋了兩個內核體104，其總共是基底面上7F寬度的區域(包含兩個內核體厚度2F、兩個間隙壁厚度2F、以及一個內核體間距3F)。如果預定區域R1涵蓋了更多數目的內核體104，每多涵蓋一個內核體104即多出圖中所示的額外區域R2，其寬度為4F，故在本實施例中預定區域R1的寬度可以(7+4n)F來表示，其亦是後續製作出的較大圖型特徵102a的寬度，其中此較大圖型特徵102a與較小圖形特徵102b之間的間距為(2n-1)F，n為大於等於1的正整數。
是以，根據本發明提出之半導體製程，其可形成具有特定圖形特徵的記憶體線路結構，如第7圖所示，其結構包含：一基底；複數條間隔排列的字元線，設置在該基底上且彼此間隔一間距，其中該字元線的寬度為F；以及一選擇閘，設置在該些字元線旁，其中該選擇閘的寬度為(7+4n)F，n為大於等於1的正整數。其中該選擇閘與該字元線相隔F或3F的間距。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧基底
102‧‧‧目標層
104‧‧‧內核體
106‧‧‧間隙壁材質層
106a‧‧‧間隙體
107‧‧‧溝槽
112‧‧‧溝槽
114‧‧‧第二光阻
E2‧‧‧第二蝕刻製程
R1‧‧‧預定區域
R2‧‧‧額外區域

Claims (11)

  1. 一種用以形成特定圖形特徵的半導體製程，其包含下列步驟：依序在一基底上形成一目標層以及複數個等間隔排列的內核體，該些內核體具有一相同寬度；在該目標層與該些內核體上共形地形成一間隙壁材料層，如此該間隙壁材料層形成有複數個溝槽，各該溝槽係位於兩相鄰的內核體之間；在該間隙壁材料層上形成一第一光阻，其中該第一光阻涵蓋一預定區域，該預定區域涵蓋至少兩個該些內核體以及至少一該溝槽；以該第一光阻為遮罩進行一第一蝕刻製程去除該預定區域以外部分的該間隙壁材料層，以裸露出位於該預定區域以外的該些內核體；去除該些裸露的內核體以裸露出其下方的該目標層；在該預定區域內的該間隙壁材質層上形成一第二光阻，該第二光阻至少涵蓋該預定區域中所有的該溝槽；以及以剩餘的該間隙壁材質層以及該第二光阻為遮罩進行一第二蝕刻製程，其中該第二蝕刻製程為一非等向性蝕刻製程，其會去除該預定區域外、各該溝槽下方的該間隙壁材質層，使得該預定區域外的該間隙壁材質層變為複數個等寬且等間隔的間隙體，並且利用該些間隙體圖形化該目標層。
  2. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，另包含在形成該第一光阻前在該間隙壁材質層上形成一平坦層。
  3. 如申請專利範圍第2項所述之用以形成特定圖形特徵的半導體製程，其中該第一蝕刻製程為一非等向性蝕刻製程，其會移除該預定區域以外之部份該平坦層。
  4. 如申請專利範圍第3項所述之用以形成特定圖形特徵的半導體製程，其中該去除該些裸露的內核體的步驟包含去除該第一光阻以及剩餘的該平坦層。
  5. 如申請專利範圍第2項所述之用以形成特定圖形特徵的半導體製程，該平坦層包含抗反射層。
  6. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，其中該些內核體之間的等間距係為該些內核體的寬度的三倍。
  7. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，其中該間隙壁材質層具有一致的厚度，且該厚度係對應到所欲形成的字元線或位元線的寬度。
  8. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，其中該預定區域係對應到所欲形成的選擇閘。
  9. 如申請專利範圍第1項所述之用以形成特定圖形特徵的半導體製程，其中該特定圖形特徵為複數條字元線或位元線以及一選擇閘圖形。
  10. 一種記憶體線路結構，包含：一基底；複數條間隔排列的字元線，設置在該基底上且彼此間隔一間距，其中該字元線的寬度為F；以及一選擇閘，設置在該些字元線旁，其中該選擇閘的寬度為(7+4n)F，n為大於等於1的正整數。
  11. 如申請專利範圍第10項所述之記憶體線路結構，其中該選擇閘與該字元線相隔(2n-1)F的間距。
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