CN110021518B - 自对准双重图案方法 - Google Patents

自对准双重图案方法 Download PDF

Info

Publication number
CN110021518B
CN110021518B CN201810018346.2A CN201810018346A CN110021518B CN 110021518 B CN110021518 B CN 110021518B CN 201810018346 A CN201810018346 A CN 201810018346A CN 110021518 B CN110021518 B CN 110021518B
Authority
CN
China
Prior art keywords
layer
line structures
self
organic dielectric
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810018346.2A
Other languages
English (en)
Other versions
CN110021518A (zh
Inventor
张峰溢
李甫哲
林盈志
林刚毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201810018346.2A priority Critical patent/CN110021518B/zh
Priority to US15/900,764 priority patent/US10312088B1/en
Publication of CN110021518A publication Critical patent/CN110021518A/zh
Application granted granted Critical
Publication of CN110021518B publication Critical patent/CN110021518B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种自对准双重图案方法，其包含在掩模层上形成往第一方向延伸且彼此等距间隔的线结构、在该些线结构上形成有机介电层、进行一回蚀刻制作工艺，使得该些线结构的顶面与该有机介电层齐平、在该些线结构以及该有机介电层上形成依材质与该些线结构相同的层结构、在该层结构上形成往第二方向延伸且彼此等距间隔的第一间隔壁、以及以第一间隔壁为掩模进行蚀刻制作工艺来图形化该些线结构与该有机介电层。

Description

自对准双重图案方法
技术领域
本发明涉及一种自对准双重图案(self-aligned double patterning,SADP)方法，特别是涉及适用于交叉自对准双重图案(cross SADP)制作工艺中的自对准双重图案方法。
背景技术
随着半导体元件的尺寸不断微缩，光刻技术的特征尺寸逐渐接近甚至超过了光学性光刻的物理极限，带给半导体制造技术尤其是光刻技术更加严峻的制作工艺挑战。新一代的超紫外线(EUV)光刻技术虽然具备更小光刻分辨率，但是由于种种的原因尚不能在实作和量产上实现光刻特征尺寸的缩小，其仍需要时间进一步的研发。其他的技术，例如分辨率增强技术(resolution enhancement technology,RET)、相移掩模(phase-shift masks,PSM)技术、各种照明技术和光学临近效应修正(optical proximity correction,OPC)技术等，也可以进一步扩展光刻技术的应用范围。另外，浸没式光刻技术则通过在投影物镜和光刻胶之间填充某种液体，有效地增加了光刻系统的数值孔径(NA)，从而实现了更小的光刻特征尺寸，促进了光刻技术的发展。
在这些进展之中，双重图形(double patterning，简称DP)技术是在不改变现有光刻基础设备的前提下，作为一种有效提高光刻分辨率的技术。此技术的基本原理是将掩模图形一分为二，通过两次曝光得到单次曝光所不能获得的光刻特征尺寸极限，同时也显著地延长了现有光刻设备的使用寿命，因此在目前的半导体制作工艺中得到了广泛的应用。双重图形技术可包含LELE(Lithe-Etch-Lithe-Etch，曝光-刻蚀-曝光-刻蚀)双重图形方法、LFLE(Litho-Freeze-Litho-Etch，曝光-凝固-曝光-刻蚀)双重图形化方法及自对准双重图形(Self-Aligned Double Patterning，简称SADP)等施作方法，其中的自对准双重图形化方法是经由在预先形成的光刻图形两侧形成间隔壁(spacer)，然后刻蚀去除之前形成的光刻图形，并将间隔壁图形转印到下层材料，从而得到特征尺寸更小的图形，如此获得的图形密度是之前光刻图形密度的两倍。
自对准双重图形方法通常用来形成线图形，然而在一些制作工艺中，例如在制作存储器元件中存储节点接触垫(storage node contact pad)的制作工艺中，接触垫是接近点的图案而非线图案，只使用单次的自对准双重图形制作工艺是无法制作工艺这样微细的点图案的，故现阶段的作法之一是采用交叉自对准双重图形(cross SADP)方法，其经由两次自对准双重图形方法所产生的重叠图形来界定出点图案。
然而现今的交叉自对准双重图形制作工艺中会遇到一些问题。首先，用来当作掩模的间隔壁在图案化步骤完成后进行蚀刻制作工艺加以移除，然而此蚀刻步骤很容易损伤到下方已形成的图形。再者，由于要进行两次自对准双重图形制作工艺之故，其图案化目标层上方会具有多层不同材质的叠层结构，例如氧化硅层与氮氧化硅层的交互叠层结构。这样的叠层结构在图案化完成后很难去除干净，容易残留在基底上造成缺陷。故此，目前业界还需要研发创新的制作工艺作法来解决这类问题。
发明内容
有鉴于前述交叉自对准双重图形制作工艺中容易发生的问题，本发明于此提出了一种新的制作工艺方法，其经由在制作工艺中加入额外的回蚀刻制作工艺以及形成额外层结构的方式来使目标层上方的叠层结构具有单一的材质，如此在后续移除步骤比较不会残留在基底上造成缺陷。
本发明的目在于提出一种自对准双重图案方法，其步骤包含提供一基底，其上形成有一掩模层、在该掩模层上形成多条线结构，其往第一方向延伸且彼此等距间隔、在该些线结构与基底上形成有机介电层、进行一回蚀刻制作工艺，使得该些线结构的顶面与该有机介电层齐平、在该些线结构与有机介电层上形成一层结构，其材质与该些线结构相同、在该层结构上形成多条第一间隔壁，其往第二方向延伸且彼此等距间隔、以及以该些第一间隔壁为掩模进行第一蚀刻制作工艺来图形化该些层结构、线结构、以及有机介电层。
本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1至图6a、图7、以及图8绘示出本发明实施例的自对准双重图案方法在各个步骤时的截面示意图；
图6b、图6c、以及图6d绘示出本发明自对准双重图案方法中与图6a所示截面不同的截面示意图；以及
图9与图10绘示出本发明实施例中掩模图形在交叉自对准双重图案方法完成前与完成后的顶视示意图。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
100 基底
102 蚀刻目标层
102a 蚀刻目标层
104 蚀刻掩模层
106 图形掩模层
106a 图形掩模层
108 复合掩模结构
108a 有机介电层
108b 介电抗反射层
108c 光致抗蚀剂
110 间隔层
110a 第一间隔壁
111 沟槽
112 有机介电层
112a 有机介电层
112b 有机介电层
114 层结构
116 第二间隔壁
D1 第一方向
D2 第二方向
E1,E2,E3,E4 蚀刻制作工艺
具体实施方式
在下文的本发明细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类的实施例会说明足够的细节使该领域的一般技术人士得以具以实施。为了图例清楚之故，图示中可能有部分元件的厚度会加以夸大。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
在说明优选实施例之前，通篇说明书中会使用特定的词汇来进行描述。例如文中所使用的「蚀刻」一词一般是用来描述图形化一材料的制作工艺，如此制作工艺完成后至少会有部分的该材料余留下来。需了解蚀刻硅材料的制作工艺都会牵涉到在硅材料上图形化一光致抗蚀剂层的步骤，并在之后移除未被光致抗蚀剂层保护的硅区域。如此，被光致抗蚀剂层保护的硅区域会在蚀刻制作工艺完成后保留下来。然而在其他例子中，蚀刻动作也可能指的是不使用光致抗蚀剂层的制作工艺，但其在蚀刻制作工艺完成后仍然会余留下来至少部分的目标材料层。
上述说明的用意在于区别「蚀刻」与「移除」两词。当蚀刻某材料时，制作工艺完成后至少会有部分的该材料于留下来。相较之下，当移除某材料时，基本上所有的该材料在该制作工艺中都会被移除。然而在某些实施例中，「移除」一词也可能会有含括蚀刻意涵的广义解释。
文中所说明的「基底」、「半导体基底」或「晶片」等词通常大多为硅基底或是硅晶片。然而，「基底」、或「晶片」等词也可能指的是任何半导体材质，诸如锗、砷化锗、磷化铟等种类的材料。在其他实施例中，「基底」、或「晶片」等词也可能指的是非导体类的玻璃或是蓝宝石基板等材料。
在本发明图示中，图1至图6a、图7、以及图8依序绘示出根据本发明实施例的自对准双重图案方法在各个步骤时的截面示意图，其可清楚的表达出各部件与部件以及层结构与层结构之间的连接关系以及其在半导体平面上的布局分布。
首先请参照图1，其为本发明自对准双重图案方法在制作工艺之初的层结构截面示意图。在制作工艺开始先提供一基底100，例如一硅基底。在本发明优选实施例中，此基底100中可能已预先形成有存储器制作工艺中的字符线(word line)、位线(bit line)、源/漏极、存储节点接触插塞、存储节点连接垫(storage node contact pad)材料层等部件结构。对此，由于存储节点连接垫之前的存储器制作工艺并非本发明方法与结构的重点，为了避免模糊本发明重点以及图示过度复杂，文中将不对其相关制作工艺进行多余的细节说明。
基底100上形成有一蚀刻目标层102，如氧化硅层，其为本发明实施例交叉自对准双重图案方法中最终所要图形化的目标层，例如要将其图形化成存储节点连接垫图案或是存储节点接触插塞图案。蚀刻目标层102上形成有一蚀刻掩模层104，如美商应用材料公司的先进曝光图样薄膜(advance pattern film,APF)，其可提供绝佳的蚀刻选择比以及比传统光致抗蚀剂剂更低的刻线边缘粗糙度(line edge roughness,LER)，以达成极佳的关键尺寸控制，同时也具备如传统光致抗蚀剂剂般的可灰化特性，可以很容易地整合到现有制作工艺中。
蚀刻掩模层104上还会形成一图形掩模层106，如氮氧化硅(SiON)层。在本发明实施例中，通过将此图形掩模层106先行图形化成吾人所欲的图案，如存储节点连接垫(storage node contact pad)的图案，其可在后续制作工艺中作为蚀刻掩模将图形转移到下方的蚀刻掩模层104以及蚀刻目标层102，完成最终所欲的目标图形。
复参照图1，接着在图形掩模层106上形成复合掩模结构108，其由上而下依序包含一有机介电层(organic dielectric layer,ODL)108a和一介电抗反射层108b、以及一光致抗蚀剂108c，有机介电层108a与介电抗反射层108b分别约为100纳米(nm)与20纳米，其中的光致抗蚀剂108c会经由光刻制作工艺预先界定出多条线图形，其即为界定出了后续第一次自对准双重图案制作工艺的芯线(mandrel)图形。在本发明实施例中，该些线图形较佳沿着一第一方向D(进出纸面的方向)延伸。
接下来请参照图2，在形成上述三层的复合掩模结构108后，接着将光致抗蚀剂108c的多条线图形蚀刻转印至下方的介电抗反射层108b以及有机介电层108a，之后再将光致抗蚀剂108c移除。如此，介电抗反射层108b与有机介电层108a将共同构成本发明实施例中的芯线结构。在形成芯线结构108b/108c后，接着如图3所示，在整个表面上形成一共形的(conformal)间隔层110，如氧化硅层，厚度约介于
Figure GDA0002721869180000061
至
Figure GDA0002721869180000062
之间，其可以原子层沉积法(atomic layer deposition,ALD)来形成，以对厚度有较为精准的控制。间隔层110会均匀盖覆在图形掩模层106以及芯线结构108a/108b的表面，且其厚度会控制成使得其间有沟槽111形成，宽度约介于
Figure GDA0002721869180000063
至
Figure GDA0002721869180000064
之间，与芯线区域的宽度大略相同。此间隔层110在后续制作工艺中将转变为双重图案制作工艺中所使用的间隔壁(spacer)。
在形成共形间隔层110后，接着如图3所示，进行一各向异性蚀刻制作工艺移除表面上一定垂直厚度的层结构，使得间隔层110转变成位于每一芯线结构108a/108b两侧的第一间隔壁110a结构。这种制作方式的好处在于第一间隔壁110a是自对准地形成在每一芯线结构108a/108b两侧，是为自对准双重图案(self-aligned double patterning,SADP)方法。须注意在此实施例中，由于图形掩模层106较佳是以氮氧化硅形成的，其有别于以氧化硅构成的间隔层110，两者具有相当的蚀刻选择比，故在此蚀刻制作工艺中只有间隔层110会受到蚀刻，图形掩模层106不会受到蚀刻影响。在第一间隔壁110a形成后，接着进行选择性蚀刻制作工艺移除第一间隔壁110a之间裸露出来的芯线结构108a/108，如此即可得到位于图形掩模层106上等间隔、沿着第一方向D1延伸排列的第一间隔壁110a结构。
请参照图4。在形成等间隔排列的第一间隔壁110a结构后，接下来以第一间隔壁110a为蚀刻掩模对下方的图形掩模层106进行一各向异性蚀刻制作工艺E1，如此将第一间隔壁110a图案转移到图形掩模层106，形成图案化后的图形掩模层106a，其包含多条沿着第一方向D1延伸的线图案。在本发明实施例中，通过将此图形掩模层106先行图形化成吾人所欲的图案，如存储节点连接垫(storage node contact pad)的图案，其可在后续制作工艺中作为蚀刻掩模将图形转移到下方的蚀刻掩模层104以及蚀刻目标层102，完成最终所欲的目标图形。需注意在此实施例中，由于图形掩模层106较佳是以氮氧化硅形成，其材质有别于下方以APF材质为主的蚀刻掩模层104，两者具有相当的蚀刻选择比，故在此蚀刻制作工艺中只有图形掩模层106会受到蚀刻，蚀刻掩模层104不会受到蚀刻影响。
需注意的是，在现有制作工艺中，图形掩模层106a形成后会先进行一湿蚀刻制作工艺或软蚀刻制作工艺来将图形掩模层106a上方已经不需要的第一间隔壁110a移除，然而，此移除步骤很容易造成下方已图案化完成的图形掩模层106a从蚀刻掩模层104表面上剥离，或是直接损伤到其图形，造成后续自对准双重图案制作工艺的图形界定失真。为了解决此问题，在本发明实施例中，如图4所示，在图形掩模层106a图案化后先不移除上方的第一间隔壁110a，而是在两者的上方形成以氧化硅为主的有机介电层(ODL)112。此有机介电层112的作用在于填平第一间隔壁110a之间的沟槽并在其上方提供一平坦表面，以利后续回蚀制作工艺进行。
请参照图5。在第一间隔壁110a上覆盖该有机介电层112后，接下来进行一回蚀刻制作工艺E2，移除全部的第一间隔壁110a结构以及部分的有机介电层112，直到图形掩模层106a裸露出来，如此图形掩模层106a的顶面会与旁边余留的有机介电层112的顶面齐平。须注意在本发明实施例中，由于第一间隔壁110a与有机介电层112的材料较佳都是以氧化硅材料为主，而图形掩模层106a的材料则是较佳是氮氧化硅，两者具有相当的蚀刻选择比，故在此回蚀刻制作工艺E2中第一间隔壁110a与有机介电层112可以被同时均匀地移除一定厚度直到图形掩模层106a裸露出来，而裸露的图形掩模层106a也不会受到此回蚀刻制作工艺E2影响。如此，大部分的有机介电层112会被移除，仅余留下介于图形掩模层106a之间的部位112a。经由这样形成有机介电层112并进行回蚀刻制作工艺E2的做法，第一间隔壁110a可以完全不残留地从图形掩模层106a上方移除，且图形掩模层106a也不会受到损伤或从基面上剥离。在其他实施例中，此回蚀刻制作工艺也可改成采用化学机械研磨(CMP)制作工艺来取代。在本发明实施例中，此余留下来的有机介电层112a最终将作为此交叉自对准双重图案所界定出来的图形掩模，其在后续的说明与图示中能更清楚的了解。
请参照图6a。在回蚀刻制作工艺E2移除第一间隔壁110a后，接下来在基底表面形成一层结构114，其覆盖了有机介电层112a与图形掩模层106a。需注意在本发明实施例中，该层结构114的材质与下方的图形掩模层106a相同，如氮氧化硅。如此，层结构114与图形掩模层106a基本上可视为同一结构。
需注意如前文所述者，在现有技术的作法中，图形掩模层106a上方所覆盖的有机介电层112并不会额外进行回蚀制作工艺E2移除使图形掩模层106a裸露出来，故此在现有技术中后续所形成与图形掩模层106a相同材质的层结构114并不会邻接，其间会隔有一层有机介电层112。故以现有技术的作法来说，其交叉自对准双重图案的第二次自对准双重图案化制作工艺中蚀刻步骤必须吃穿有机介电层-氮氧化硅-有机介电层-氮氧化硅等交替的叠层结构，如此造成其第二次自对准双重图案化蚀刻步骤很容易发生图案化掩模消耗的问题，而后续图案化掩模的移除也容易有残留的问题。
故此，本发明前述回蚀刻有机介电层112并在裸露的图形掩模层106a上直接形成同材质层结构114的作法可以有效解决现有技术中交互叠层结构过多的问题，使得后续第二次自对准双重图案化制作工艺能够顺利进行。
复参照图6a。在形成层结构114之后，接下来层结构114的上方会形成第二次自对准双重图案化制作工艺所要使用的第二间隔壁116结构。由于是交叉自对准双重图案，在图6a中，该第二间隔壁116沿着一第二方向D2延伸而非是如同图3中第一间隔壁110a的第一方向D1走向，其较佳与第一方向D1垂直。图9绘示出在此阶段时本发明叠层结构的顶视示意图。图6a即为以图9中截线A-A’所做的截面示意图，从图9中可以看到截线A-A’切过了沿着第二方向D2延伸的第二间隔壁116，第二间隔壁116下方会有呈等间隔线条状的图形掩模层106a与有机介电层112。须注意上述第二间隔壁116的形成步骤与图1至图3所述的实施例相同，故为了发明简明之故，此处不再多予赘述。
为了让阅者更能理解本发明叠层结构在各个面向的结构组成，图6b、图6c、以及图6d分别绘示出了以图9中截线B-B’、C-C’、以及D-D’所做的截面示意图。从图6b的可以看到，其截线B-B’沿着第一方向D1切过了多个第二间隔壁116结构以及其下方同样是第一方向D1走向的有机介电层112a，其间整层为图案化的层结构114为了要能在图9的顶视图中清楚表达出其下层结构之故，其在图9的顶视图中被忽略。从图6c的可以看到，其截线C-C’也沿着第一方向D1切过了多个第二间隔壁116结构以及其下方同样是第一方向D1走向的图形掩模层106a。图6d则是截线D-D’呈第一方向D2走向切过第二间隔壁116之间的沟槽区域，其下方有在第一次自对准图案化制作工艺中形成、呈第一方向D1走向交互排列的图形掩模层106a以及有机介电层112a线条结构。
现在回到图6b，请注意由于接下来要进行的是交叉自对准双重图案化制作工艺中的第二次图案化制作工艺，图6b的截面走向是原本图1至图6a实施例流程中的截面转90度角的走向，合先叙明，避免混淆。如图6b所示，在形成等间隔排列的第二间隔壁116结构后，接下来以第二间隔壁116为蚀刻掩模对下方的层结构114与有机介电层112a进行一各向异性蚀刻制作工艺E3，如此将第二间隔壁116的图案转移到有机介电层112b。在第二次图案化制作工艺后，有机介电层112b上方已经不需要的第二间隔壁116以及层结构114会通过额外的蚀刻制作工艺加以移除，如湿蚀刻制作工艺或软蚀刻制作工艺。或者，如果担心会有第二间隔壁116残留或是有机介电层112b从表面上剥离或损伤等问题，也可重复如同图4与图5实施例所述的移除方式来移除第二间隔壁116以及层结构114。
需注意因为有机介电层112a在先前第一次图案化制作工艺中已经形成了呈第一方向D1走向且间隔排列的线结构，故在接受上述第二次图案化制作工艺第二间隔壁116转移过来的图形后，原先的线结构会被切成如图10所示的点图案，这些点图案也是本发明实施例中交叉自对准双重图案化制作工艺所欲界定的图案，其以截线A-A’所做的截面如图7所示，呈点图案分布的有机介电层112b形成在APF材质的蚀刻掩模层104上。本发明实施例与先前技术做法的另一大不同的区别性特点在于，先前技术在两次图案化制作工艺后通常是保留氮氧化硅材质的掩模层结构来作为后续的点状掩模，但是由于本发明先前图5与图6a的步骤中进行了回蚀刻制作工艺来裸露出图形掩模层106a并在其上直接形成同材质的层结构114，使得图形掩模层106a与层结构114变成一体，故之后此氮氧化硅材质的图形掩模层106a与层结构114会在第二次图案化制作工艺后一起移除，留下呈点图案分布的有机介电层112b来作为最终所界定出的蚀刻掩模。
最后，请参照图7，在形成了呈点图案分布的有机介电层112b后，之后以该有机介电层112b为蚀刻掩模对下方的蚀刻掩模层104以及蚀刻目标层102进行一各向异性蚀刻制作工艺E4，如此将有机介电层112b的点图案转移到蚀刻目标层102，形成图案化后的蚀刻目标层102a。之后再将蚀刻目标层102a上方的有机介电层112b以及蚀刻掩模层104移除，如此即能得到如图8所示之结构，呈点图案阵列分布的蚀刻目标层102a位于基底100上方，在现今的存储器制作工艺中，其可做为存储节点的连接垫图案或是存储节点的接触插塞图案之用。
在完成了上述点阵图形的蚀刻目标层102a制作后，接下来的制作工艺可能包含了现有的存储器制作工艺，其步骤过于繁琐且并非是本发明的重点，为了避免模糊本发明焦点，文中将不对后续制作工艺进行多余的说明。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (11)

1.一种自对准双重图案方法，其特征在于，包含：
提供一基底，该基底上形成有一掩模层；
在该掩模层上形成多条线结构，其中该些线结构往第一方向延伸且彼此等距间隔；
在该些线结构以及该基底上形成有机介电层；
进行一回蚀刻制作工艺，使得该些线结构的顶面与该有机介电层齐平；
在该些线结构以及该有机介电层上形成一层结构，该层结构的材质与该些线结构的材质相同；
在该层结构上形成多条第一间隔壁，其中该些第一间隔壁往第二方向延伸且彼此等距间隔；以及
以该些第一间隔壁为掩模进行第一蚀刻制作工艺来图形化该些层结构、该些线结构、以及该有机介电层。
2.如权利要求1所述的自对准双重图案方法，其中形成该些第一间隔壁的步骤包含：
在该层结构上形成多条芯线，其中该些芯线往该第二方向延伸且彼此等距间隔；
在该些芯线以及该层结构上成一共形的间隔壁层；以及
对该间隔壁层进行一各向异性蚀刻制作工艺，以形成该些第一间隔壁，其中该些第一间隔壁往该第二方向延伸且彼此等距间隔。
3.如权利要求1所述的自对准双重图案方法，其中形成该些线结构的步骤包含：
在一材料层上形成多条芯线以及位于每一该芯线两侧的第二间隔壁，其中该些第二间隔壁往该第一方向延伸且彼此等距间隔；
以该些第二间隔壁为掩模进行第二蚀刻制作工艺图形化下方的该材料层，以形成该些线结构。
4.如权利要求3所述的自对准双重图案方法，其中该回蚀刻制作工艺会移除该些线结构上方所有的该些第二间隔壁以及部分的该有机介电层，使得该些线结构裸露出来并使得该些线结构的顶面与该有机介电层齐平。
5.如权利要求3所述的自对准双重图案方法，该些第一间隔壁以及该些第二间隔壁的材质为氧化硅。
6.如权利要求1所述的自对准双重图案方法，还包含在该第一蚀刻制作工艺后移除剩余的该些间隔壁、该层结构、以及该些线结构。
7.如权利要求6所述的自对准双重图案方法，还包含在移除剩余的该些间隔壁、该层结构、以及该些线结构之后使用剩余的该些有机介电层为蚀刻掩模进行第三蚀刻制作工艺图形化下方的该掩模层以及一目标层。
8.如权利要求7所述的自对准双重图案方法，还包含在该目标层被图形化后移除该有机介电层以及该掩模层。
9.如权利要求1所述的自对准双重图案方法，其中该第一方向与该第二方向垂直。
10.如权利要求1所述的自对准双重图案方法，其中该层结构与该些线结构的材料为氮氧化硅。
11.如权利要求1所述的自对准双重图案方法，该掩模层为先进曝光图样薄膜。
CN201810018346.2A 2018-01-09 2018-01-09 自对准双重图案方法 Active CN110021518B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810018346.2A CN110021518B (zh) 2018-01-09 2018-01-09 自对准双重图案方法
US15/900,764 US10312088B1 (en) 2018-01-09 2018-02-20 Self-aligned double patterning method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810018346.2A CN110021518B (zh) 2018-01-09 2018-01-09 自对准双重图案方法

Publications (2)

Publication Number Publication Date
CN110021518A CN110021518A (zh) 2019-07-16
CN110021518B true CN110021518B (zh) 2020-12-22

Family

ID=66673345

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810018346.2A Active CN110021518B (zh) 2018-01-09 2018-01-09 自对准双重图案方法

Country Status (2)

Country Link
US (1) US10312088B1 (zh)
CN (1) CN110021518B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828466B (zh) * 2019-11-11 2022-03-29 上海华力微电子有限公司 字线制作方法
CN112864152B (zh) * 2019-11-26 2022-06-24 长鑫存储技术有限公司 存储器、存储器的衬底结构及其制备方法
US11776812B2 (en) * 2020-05-22 2023-10-03 Tokyo Electron Limited Method for pattern reduction using a staircase spacer
CN113173557A (zh) * 2021-03-12 2021-07-27 中国科学院微电子研究所 一种垂直纳米线阵列的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367258A (zh) * 2012-04-06 2013-10-23 力晶科技股份有限公司 半导体线路结构及其制作工艺
CN104658980A (zh) * 2013-11-21 2015-05-27 力晶科技股份有限公司 存储器线路结构以及其半导体线路制作工艺

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7972959B2 (en) * 2008-12-01 2011-07-05 Applied Materials, Inc. Self aligned double patterning flow with non-sacrificial features
US9029263B1 (en) * 2013-12-12 2015-05-12 Texas Instruments Incorporated Method of printing multiple structure widths using spacer double patterning
US9633907B2 (en) * 2014-05-28 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned nanowire formation using double patterning
TWI671819B (zh) * 2015-07-01 2019-09-11 聯華電子股份有限公司 半導體裝置及其製作方法
US10061210B2 (en) * 2015-07-31 2018-08-28 Nanometrics Incorporated 3D target for monitoring multiple patterning process
TWI692872B (zh) * 2016-01-05 2020-05-01 聯華電子股份有限公司 半導體元件及其形成方法
US9881794B1 (en) * 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
CN109494187B (zh) * 2017-09-08 2020-09-15 联华电子股份有限公司 半导体结构的制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367258A (zh) * 2012-04-06 2013-10-23 力晶科技股份有限公司 半导体线路结构及其制作工艺
CN104658980A (zh) * 2013-11-21 2015-05-27 力晶科技股份有限公司 存储器线路结构以及其半导体线路制作工艺

Also Published As

Publication number Publication date
CN110021518A (zh) 2019-07-16
US10312088B1 (en) 2019-06-04

Similar Documents

Publication Publication Date Title
US11348788B2 (en) Methods for device fabrication using pitch reduction
KR102332866B1 (ko) 반도체 디바이스의 패터닝 방법 및 그 결과의 구조물
JP5545524B2 (ja) 効率的なピッチマルチプリケーションプロセス
KR100879499B1 (ko) 피치 멀티플리케이션을 이용한 집적회로 제조방법
KR100921588B1 (ko) 포토리소그래피의 피쳐들에 관련된 감소된 피치를 갖는패턴들
TWI356446B (en) Methods to reduce the critical dimension of semico
US9437447B2 (en) Method for patterning a substrate for planarization
CN110021518B (zh) 自对准双重图案方法
WO2017053296A1 (en) Methods of forming etch masks for sub-resolution substrate patterning
US10115726B2 (en) Method and system for forming memory fin patterns
US8110340B2 (en) Method of forming a pattern of a semiconductor device
US8084353B2 (en) Methods for pitch reduction formation
US20110312184A1 (en) Method for forming pattern of semiconductor device
KR20100049331A (ko) 반도체 소자의 미세 콘택홀 형성 방법
US8143163B2 (en) Method for forming pattern of semiconductor device
CN109755107B (zh) 自对准双重图案方法
US20090170310A1 (en) Method of forming a metal line of a semiconductor device
JP2009094379A (ja) 半導体装置の製造方法
KR100940275B1 (ko) 반도체 소자의 게이트 패턴 형성방법
CN111668155B (zh) 图形化方法及其形成的半导体器件
JP2008258493A (ja) 半導体記憶装置の配線の形成方法
CN114171382A (zh) 半导体结构的形成方法
CN113675137A (zh) 半导体结构的形成方法
CN117715425A (zh) 制作选择栅与字线的双重图案方法
CN111640668A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant