KR102332866B1 - 반도체 디바이스의 패터닝 방법 및 그 결과의 구조물 - Google Patents

반도체 디바이스의 패터닝 방법 및 그 결과의 구조물 Download PDF

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 타겟 층 위에 제 1 마스크 층을 형성하는 단계, 제 1 마스크 층 위에 복수의 스페이서를 형성하는 단계, 및 복수의 스페이서 위에 제 2 마스크 층을 형성하하고 제 2 마스크 층을 패터닝하여 제 1 개구부를 형성하는 단계를 포함하며, 평면도에서 개구부의 장축은 복수의 스페이서 중의 스페이서의 장축에 수직인 방향으로 연장된다. 방법은 또한 개구부 내에 희생 재료를 퇴적하는 단계, 희생 재료를 패터닝하는 단계, 복수의 스페이서 및 패터닝된 희생 재료를 사용하여 제 1 마스크 층을 에칭하는 단계, 에칭된 제 1 마스크 층을 사용하여 타겟 층을 에칭하여 타겟 층 내에 제 2 개구부를 형성하는 단계, 및 타겟 층 내의 제 2 개구부를 전도성 재료로 충전하는 단계를 포함한다.

Description

반도체 디바이스의 패터닝 방법 및 그 결과의 구조물{PATTERNING METHODS FOR SEMICONDUCTOR DEVICES AND STRUCTURES RESULTING THEREFROM}
우선권 주장 및 상호 참조
본 출원은 2017년 11월 15일에 출원된 발명의 명칭이 "반도체 디바이스의 패터닝 방법 및 그 결과의 구조물"인 미국 가특허 출원 제62/586,438호에 우선권을 주장하고, 그 출원은 참조에 의해 여기에 통합된다.
배경기술
반도체 디바이스의 다운 스케일링이 증가함에 따라, 점점 더 작은 치수를 갖는 디바이스를 제조할 수 있도록 다양한 처리 기술(예를 들어, 포토리소그래피)이 채택된다. 예를 들어, 게이트의 밀도가 증가함에 따라, 디바이스 내의 다양한 피처(예를 들어, 상부 상호접속 피처)의 제조 공정은 전체로서 디바이스 피처의 다운 스케일링과 호환될 수 있도록 채택된다. 그러나, 반도체 공정의 공정 윈도우가 점점 더 작아짐에 따라 이들 디바이스의 제조는 포토 리소그래피 장비 이론적인 한계에 근접하여 심지어 그것을 능가하였다. 반도체 디바이스가 계속 축소됨에 따라 디바이스의 요소들 사이의 원하는 간격(즉, 피치)은 종래의 광학 마스크 및 포토리소그래피 장비를 사용하여 제조될 수 있는 피치보다 작다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10 및 도 11은 일부 실시예에 따른 반도체 디바이스를 제조하는 다양한 중간 단계의 단면도를 예시한다.
도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a 및 도 22b는 일부 실시예에 따른 반도체 디바이스를 제조하는 다양한 중간 단계의 단면도 및 평면도를 예시한다.
도 23 및 도 24는 일부 실시예에 따른 반도체 디바이스를 제조하는 다양한 중간 단계의 단면도를 예시한다.
도 25a 및 도 25b는 일부 실시예에 따른 반도체 디바이스를 제조하는 중간 단계의 단면도 및 평면도를 예시한다.
도 26은 일부 실시예에 따른 방법의 흐름도이다.
도 27, 도 28, 도 29 및 도 30은 일부 실시예에 따른 반도체 디바이스의 평면도를 예시한다.
도 31은 일부 실시예에 따른 처리 시스템의 블록도이다.
도 32는 일부 실시예에 따른 반도체 디바이스의 평면도이다.
도 33a 및 도 33b는 일부 실시예에 따른 가상 레이아웃 및 반도체 디바이스의 평면도이다.
도 34 내지 도 43은 일부 실시예에 따른 반도체 디바이스의 제조에서의 중간 단계의 단면도이다.
도 44a, 도 44b, 도 45a 및 도 45b는 일부 실시예에 따른 반도체 디바이스를 제조하는 중간 단계의 단면도 및 평면도이다.
도 46 내지 도 47은 일부 실시예에 따른 반도체 디바이스의 제조에서의 중간 단계의 단면도이다.
도 48은 일부 실시예에 따른 방법의 흐름도이다.
이하의 개시는 본 발명의 상이한 피처(feature)들을 구현하기 위한 많은 상이한 실시예 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
일부 실시예에 따라 반도체 디바이스 및 반도체 디바이스를 형성하는 방법이 제공된다. 일부 실시예에서, 패터닝 공정이 반도체 디바이스의 타겟 층 내에 라인을 패터닝하기 위해 수행된다. 유전체 층은 포토리소그래피를 이용하여 패터닝되어 스페이서를 형성한다. 패터닝된 희생 재료(때때로, 리버스 재료라 불림)는 상기 스페이서 상에 형성된다. 패터닝된 희생 재료는 무기 재료를 포함할 수 있고, 마스크 내에 개구부를 패터닝하고(개구부는 패터닝된 라인의 선택된 영역을 노출시킴) 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD) 등과 같은 적합한 필름 퇴적 공정을 사용하여 개구부 내에 무기 재료를 퇴적함으로써 형성된다. 희생 재료가 형성된 후에, 희생 재료는 희생 재료 내에 개구부를 형성함으로써 패터닝된다. 스페이서 및 희생 재료는 하부 마스크 층을 패터닝하기 위해 사용되고, 결국 타겟 층을 패터닝하기 위해 사용된다. 하부 타겟 층은 다양한 목적으로 사용되는 층일 수 있다. 예를 들어, 타겟 층은 개구부가 마스크 층을 사용하여 패터닝되는 로우-k 유전체 층일 수 있다. 후속하여, 전도성 재료(들)가 로우-k 유전체 층의 개구부 내에 충전되어 상호접속 라인을 정의할 수 있고, 상호접속 라인은 패터닝된 희생 재료에 의해 정의된 바와 같은 라인 컷(line cut)을 갖는다. 상호접속 라인이 미세 피치(fine pitch)를 가질 수 있고, 그리고/또는 하나 이상의 라인 컷이 미세 피치를 가질 수 있으며, 그리고/또는 상호접속 라인 및 라인 컷은 단순화된 패터닝 공정을 사용하여 미세 피치를 갖도록 형성될 수 있다. 예를 들어, 타겟 층을 패터닝하기 위해 단일 패터닝 공정을 사용하여 하나 이상의 라인 컷을 갖는 미세 미치 상호접속 라인을 형성하도록 타겟 층이 패터닝될 수 있다. 타겟 층은 여기에 설명된 바와 같이 단일 패터닝 공정에서 그리고/또는 단순화된 공정을 사용하여 패터닝되기 때문에, 증가된 패턴 정확성이 성취될 수 있고 제조 비용이 감소될 수 있다. 예를 들어, 타겟 층(102)이 2개 이상의 상이한 공정에서 에칭되면, 타겟 층(102)으로 실제로 에칭되는 패턴은 예를 들어 에칭 마스크를 에칭되기 원하는 부분과 정확하게 정렬시키는데 어려움이 있기 때문에 원하는 패턴과는 상이할 수 있다. 단일 에칭 단계를 사용하여 타겟 층(102)이 에칭되고, 그리고/또는 패터닝 공정이 여기에 설명된 바와 같이 단순화될 때, 증가된 정확성이 가능하다. 이와 같이, 다수의 라인 컷을 갖는 다수의 상호접속 라인은 동일한 치수 또는 실질적으로 동일한 치수를 갖도록 형성될 수 있고, 이는 상호접속 라인의 저항의 더 큰 제어를 가능하게 한다. 추가적으로, 단순화된 처리로 인해, 제조 비용이 감소될 수 있다.
일부 실시예에 있어서, 본원에 기술된 공정들은 보다 좁은 전력 레일, 실질적으로 유사한 치수를 갖는 금속섬(metal island), 및/또는 또다른 금속섬 그룹과 잘 정렬되는 금속섬 그룹을 갖는 전력 레일 및 금속섬 구조물을 형성하는데 사용될 수 있다. 전력 레일 및 금속섬을 형성하는데 사용되는 공정으로 인해, 형성된 전력 레일 내에 킹크(kink)가 존재할 수 있다. 킹크는 전력 레일에 이루어지는 접촉의 신뢰성을 감소시킬 수 있다. 킹크를 피하기 위해, 전력 레일에 대한 접촉은 전력 레일의 에지에 킹크가 존재될 수 있은 "비접촉 구역"의 외부에서 형성될 수 있다.
일부 실시예에 있어서, 상호접속 라인은 하나 이상의 라인 컷을 가질 수 있고, 이는 상호접속 라인 중 2개의 인접한 부분 사이의 물리적 분리라고 말할 수 있다. 라인 컷은 상호접속 라인이 형성된 후에 상호접속 라인의 섹션을 물리적으로 제거함으로써 형성될 수 있다. 추가적으로, 상호접속 라인을 형성하기 위해 사용되는 공정들로 인해 상호접속 라인이 형성된 후에 라인 컷이 존재하는 방식으로 상호접속 라인이 형성될 수 있다. 일부 디바이스에서, 다수의 인접한 상호접속 라인은 상호접속 라인의 중간 부분에서 동일한 위치에 라인 컷을 가질 수 있다. 라인 컷 이후에 상호접속 라인 중 하나 이상 상호접속 라인의 원하지 않는 부분이 남아있는 방식으로 라인 컷이 제조될 수 있다. 예를 들어, 라인 컷은 인접한 상호접속 라인의 그룹의 동일한 위치에 형성될 수 있다. 인접한 상호접속 라인의 그룹 중의 상호접속 라인은, 라인 컷에 의해 형성되는 라인 에지로부터 최소 거리보다 많이 이격되어 위치된 비아에 접속될 수 있고, 라인 컷에 의해 형성된 라인 에지와 비아 사이의 상호접속 라인의 부분은 특정 설계에서 필요하지 않거나 설계되지 않을 수 있다. 반도체 디바이스로부터 제거되지 않은 불필요하거나 원하지 않는 상호접속 라인은, 예를 들어 디바이스의 RC 성능이 저하될 수 있고, 그리고/또는 불필요한 라인 에지에 의해 소비되는 공간이 반도체 디바이스의 크기 또는 풋프린트를 원하지 않게 증가시킬 수 있기 때문에 불리할 수 있다. 일부 실시예에 있어서, 라인 에지는 형성되고 있는 반도체 디바이스로부터 제거될 수 있고, 이에 따라 반도체 디바이스의 RC 성능을 개선하고 그리고/또는 디바이스에 요구되는 크기 또는 풋프린트를 감소시킬 수 있다.
도 1 내지 도 25b는 일부 예시적인 실시예에 따른 반도체 디바이스(100) 상의 타겟 층(102)에서 피처의 형성에 있어서 중간 단계의 단면도 및/또는 평면도를 예시한다. 타겟 층(102)은 본 개시의 실시예에 따라 패턴이 형성되는 층이다. 일부 실시예에 있어서, 반도체 디바이스(100)는 더 큰 웨이퍼의 일부로서 처리된다. 그러한 실시예에 있어서, 반도체 디바이스(100)의 다양한 피처들이 형성된 후에(예를 들어, 능동 디바이스, 상호접속 구조물 등), 웨이퍼로부터 개별 반도체 다이를 분리하기 위해 싱귤레이션 공정이 웨이퍼의 개별 다이들 사이의 스크라이브 라인(scribe line) 영역에 적용될 수 있다(싱귤레이션이라고도 함).
일부 실시예에 있어서, 타겟 층(102)은 금속간 유전체(inter-metal dielectric; IMD) 층이다. 이러한 실시예에 있어서, 타겟 층(102)은 예를 들어 3.8보다 작은, 약 3.0보다 작은, 또는 약 2.5보다 작은 유전 상수(k 값)를 갖는 로우-k 유전체 재료를 포함한다. 대안의 실시예에 있어서, 타겟 층(102)은 3.8보다 큰 k 값을 갖는 하이-k 유전체 재료를 포함하는 IMD 층이다. 실시예 공정으로 타겟 층(102) 내에 개구부가 패터닝될 수 있고, 이하 기술된 바와 같이 전도성 라인 및/또는 비아가 개구부 내에 형성될 수 있다.
일부 실시예에 있어서, 타겟 층(102)은 반도체 기판이다. 반도체 기판은 실리콘, 실리콘 게르마늄 등과 같은 반도체 재료로 형성될 수 있다. 일부 실시예에 있어서, 반도체 기판은 결정질 실리콘 기판, 결정질 실리콘 탄소 기판, 결정질 실리콘 게르마늄 기판, III-V 화합물 반도체 기판 등과 같은 결정질 반도체 기판이다. 실시예 공정으로 반도체 기판이 패터닝될 수 있으며, 후속 공정 단계는 기판 내에 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역을 형성하는데 사용될 수 있다. 반도체 핀은 형성된 STI 영역들 사이로부터 돌출할 수 있다. 소스/드레인 영역이 반도체 핀 내에 형성될 수 있고, 게이트 유전체 및 전극 층이 핀의 채널 영역 위에 형성됨으로써 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)와 같은 반도체 디바이스를 형성할 수 있다.
일부 실시예에 있어서, 타겟 층(102)은 블랭킷 증착된 금속층 또는 폴리실리콘 층과 같은 전도성 층이다. 실시예 패터닝 공정은 finFET의 반도체 게이트 및/또는 더미 게이트를 패터닝하기 위해 타겟 층(102)에 적용될 수 있다. 전도성 타겟 층(102)을 패터닝하기 위한 실시예 공정을 사용함으로써, 인접한 게이트 사이의 간격이 감소될 수 있고 게이트 밀도가 증가될 수 있다.
도 1에서, 타겟 층(102)을 포함하는 필름 스택이 반도체 디바이스(100)에 형성된다. 일부 실시예에 있어서, 타겟 층(102)은 반도체 기판(104) 위에 형성될 수 있다. 반도체 기판(221)은 실리콘과 같은 반도체 재료로 형성되거나, 도핑되거나 도핑되지 않거나, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성 층일 수 있다. 반도체 기판(104)은 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 기판 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 트랜지스터, 다이오드, 캐패시터, 레지스터 등과 같은 디바이스(도시되지 않음)는 반도체 기판(104)의 활성 표면 내에 그리고/또는 활성 표면 상에 형성될 수 있다. 다르게 말하면, 타겟 층(102)은 finFET를 형성하기 위해 사용되는 반도체 기판이고, 반도체 기판(104)은 생략될 수 있다.
도 1은 반도체 기판(104)과 물리적으로 접촉하고 있는 타겟 층(102)을 예시하고, 임의의 수의 매개(intervening) 층들이 타겟 층(102)과 반도체 기판(104) 사이에 배치될 수 있다. 그러한 매개 층은 로우-k 유전체를 포함하고 그 내부에 콘택 플러그가 형성되는 층간 유전체(inter-layer dielectric; ILD) 층, 그 내부에 전도성 라인 및/또는 비아가 형성되는 다른 IMD 층, 하나 이상의 중간 층(예를 들어, 에칭 정지 층, 접착 층 등), 이들의 조합 등을 포함할 수 있다. 예를 들어, 선택적인 에칭 정지 층(도시되지 않음)은 타겟 층(102) 바로 아래에 배치될 수 있다. 에칭 정지 층은 타겟 층(102) 상에 후속하여 수행된 에칭 공정에 대한 정지부로서 작용할 수 있다. 에칭 정지 층을 형성하기 위해 사용되는 재료 및 공정(들)은 타겟 층(102)의 재료의 의존할 수 있다. 일부 실시예에 있어서, 에칭 정지 층은 실리콘 질화물, SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, 다른 유전체, 이들의 조합 등으로 형성될 수 있고, 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 저압 CVD(low pressure CVD; LPCVD), 플라즈마 기상 증착(plasma vapor deposition; PVD) 등에 의해 형성될 수 있다. 다른 재료 및 공정이 사용될 수 있다.
필름 스택은 타겟 층(102) 위에 형성된 반사 방지 코팅(anti-reflective coating; ARC)(106)을 더 포함한다. ARC(106)는 포토레지스트 층의 패터닝 동안 상부 포토레지스트 층(이하 논의됨)의 노광 및 포커싱을 돕는다. 일부 실시예에 있어서, ARC(106)는 SiON, 실리콘 카바이드, 산소(O) 및 질소(N)로 도핑된 재료 등으로 형성될 수 있다. 일부 실시예에 있어서, ARC(106)는 실질적으로 질소가 없으며, 산화물로 형성될 수 있다. 이러한 실시예에 있어서, ARC(106)는 무질소 ARC(nitrogen-free ARC; NFARC)로도 지칭될 수 있다. ARC(106)의 재료 조성은 일부 실시예에서 반사를 방지하도록 선택될 수 있다. ARC(106)는 플라즈마 강화 화학적 기상 증착(Plasma Enhance Chemical Vapor Deposition; PECVD), 고밀도 플라즈마(High-Density Plasma; HDP) 증착 등에 의해 형성될 수 있다. 다른 공정 및 재료가 사용될 수 있다.
필름 스택은 ARC(106) 및 타겟 층(102) 위에 형성된 하드 마스크 층(108)을 더 포함한다. 하드 마스크 층(108)은 금속[예를 들어, 티타늄 질화물, 티타늄, 탄탈룸 질화물, 탄탈룸, 금속 도핑 카바이드(예를 들어, 텅스텐 카바이드) 등] 및/또는 준금속(예를 들어, 실리콘 질화물, 붕소 질화물, 실리콘 카바이드 등)을 포함한 재료로 형성될 수 있다. 일부 실시예에 있어서, 하드 마스크 층(108)의 재료 조성은 예를 들어 ARC(106) 및/또는 타겟 층(102)에 대해 높은 에칭 선택도를 제공하도록 결정될 수 있다. 하드 마스크 층(108)은 PVD, 무선 주파수 PVD(Radio Frequency PVD; RFPVD), 원자 층 증착(Atomic Layer Deposition; ALD) 등에 의해 형성될 수 있다. 다른 공정 및 재료가 사용될 수 있다. 후속 공정 단계들에서, 패턴은 실시예 패터닝 공정을 사용하여 하드 마스크 층(108) 상에 형성된다. 그 후, 하드 마스크 층(108)은 타겟 층(102)을 에칭하기 위한 에칭 마스크로서 사용되며, 여기서 하드 마스크 층(108)의 패턴은 타겟 층(102)으로 전사된다.
필름 스택은 일부 실시예에서 하드 마스크 층(108) 위에 형성된 유전체층(110)을 더 포함한다. 후속 공정에서, 유전체 층(110)은 타겟 층을 패터닝하는데 사용될 복수의 스페이서를 형성하는데 사용될 수 있다(도 18a-18b 및 19a-19b 참조). 유전체 층(110)은 보로포스포실리케이트 테트라에틸오르토실리케이트(BPTEOS) 또는 도핑되지 않은 테트라에틸오르토실리케이트(TEOS) 산화물과 같은 실리콘 산화물로 형성될 수 있고, CVD, ALD, 스핀-온 코팅 등에 의해 형성될 수 있다. 다른 공정 및 재료가 사용될 수 있다.
삼중층(tri-layer) 마스킹 층(120)이 유전체 층(110) 위에 필름 스택 상에 형성된다. 삼중층 마스킹 층(120)은 하단 층(112), 하단 층(112) 위의 중간 층(114) 및 중간 층(114) 위의 상단 층(116)을 포함한다. 그 상부 층(116)는 유기 재료를 포함하는 포토레지스트(예를 들어, 감광성 재료)로 형성될 수 있으며, 포지티브 감광성 재료 또는 네거티브 감광성 재료일 수 있다. 하단 층(112)은 일부 실시예에서 폴리머로 형성될 수 있다. 하단 층(112)은 또한 하단 반사 방지 코팅(bottom anti-reflective coating; BARC) 층 또는 애싱 제거 유전체(ashing removal dielectric; ARD) 층(예를 들어, 비정질 카본)일 수 있다. 중간 층(114)은 질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 실리콘 산질화물), 산화물(예를 들어, 실리콘 산화물) 등일 수 있는 무기 재료를 포함할 수 있다. 중간 층(114)은 상단 층(116) 및 하단 층(112)에 대해 높은 에칭 선택도를 가질 수 있다. 삼중층(120)은 여러 층들은 예를 들어 스핀-온 공정을 사용하여 순차적으로 블랭킷 퇴적될 수 있다. 다른 공정 및 재료가 사용될 수 있다. 삼중층 마스킹 층(120)이 여기에 논의되었지만, 다른 실시예에서 삼중층 마스킹 층(120)은 실제로 단층 마스킹 층 또는 이중층 마스킹 층[예를 들어, 중간 층(114) 없이 하단 층(112) 및 상단 층(116)만 포함함]일 수 있다. 사용되는 마스킹 층의 유형(예를 들어, 단층 마스킹 층, 이중층 마스킹 층 또는 삼중층 마스킹 층)은 유전체층(110)을 패터닝하기 위해 사용된 포토리소그래피 공정의 의존할 수 있다. 예를 들어, 극자외선(EUV) 리소그래피 공정에서, 단층 마스킹 층 또는 이중층 마스킹 층이 사용될 수 있다.
일부 실시예에 있어서, 상단 층(116)은 포토리소그래피 공정을 사용하여 패터닝된다. 후속하여, 상단 층(116)은 중간 층(114)의 패터닝을 위한 에칭 마스크로서 사용된다(도 2 참조). 그 후, 중간 층(114)은 하단 층(112)의 패터닝을 위한 에칭 마스크로서 사용되고, 그 후 하단 층(112)은 유전체 층(110)을 패터닝하기 위해 사용된다(도 3 참조). 타겟 층[예를 들어, 유전체 층(110)]을 에칭하기 위해 삼중층 레지스트[예를 들어, 삼중층 포토레지스트(120)]를 사용함으로써, 타겟 층[예를 들어, 유전체 층(110)]에서 미세 피치 패턴의 정의가 향상될 수 있음이 관찰되었다.
상단 층(116)은 내부에 개구부(122)를 형성하기 위해 임의의 적합한 포토리소그래피 공정을 사용하여 패터닝된다. 상단 층(116) 내의 개구부(122)의 패터닝의 예로서, 포토마스크(도시되지 않음)가 상단 층(116) 위에 배치될 수 있다. 그 후, 포토마스크가 상단 층(116)의 영역들을 마스킹하면서 상단 층(116)은 자외선(UV) 또는 크립톤 불화물(KrF) 엑시머 레이저로부터의 248 nm 빔, 아르곤 불화물(ArF) 엑시머 레이저로부터의 193 nm 빔, 또는 F2 엑시머 레이저로부터의 157 nm 빔 등의 엑시머 레이저를 포함하는 방사선 빔에 노광될 수 있다. 상단 포토레지스트 층의 노광은 해상도를 증가시키고 달성가능한 최소 피치를 감소시키기 위해 침지 리소그래피 시스템 또는 극자외선 리소그래피 시스템을 사용하여 수행될 수 있다. 하나 또는 단중 노광 단계가 수행될 수 있다. 베이킹 또는 경화 작업이 상단 층(116)을 단단하게 하기 위해 수행될 수 있고, 현상액이 포지티브 또는 네거티브 레지스트가 사용되는지에 따라 상단 층(116) 의 노광된 부분 또는 노광되지 않은 부분 중 어느 하나를 제거하는데 사용될 수 있다. 개구부(122)는 평면도(도시되지 않음)에서 스트립 형상을 가질 수 있다. 개구부(122) 의 최소 폭(W1)은 약 19 nm일 수 있다. 개구부(122)의 다른 폭도 또한 고려된다.
도 2를 참조하면, 상단 층(116)의 패터닝 후에, 상단 층(116)의 패턴은 에칭 공정에서 중간 층(114)에 전사된다. 상단 층(116) 내의 개구부(122)가 중간 층(114)을 통해 연장되고, 상단 층(116)에서와 같이 중간 층(114)에서 거의 동일한 크기를 갖도록(또는 약간 더 작도록), 에칭 공정은 이방성이다. 결과의 구조물은 도 2에 예시된다.
도 3에 도시된 바와 같이, 에칭 공정이 수행되어 중간 층(114)의 패턴을 하단 층(112)에 전사함으로써 개구부(122)를 하단 층(112)을 통해 연장시킬 수 있다. 중간 층(114) 내의 개구부(122)가 하단 층(112)을 통해 연장되고, 중간 층(114)에서와 같이 하단 층(112)에서 거의 동일한 크기를 갖도록(또는 약간 더 작도록), 하단 층(112)의 에칭 공정은 이방성이다. 하단 층(112)을 에칭하는 부분으로서 상부 층(116)이 소모될 수 있다.
도 4에서, 하단 층(112)의 패턴은 에칭 프로세스를 사용하여 유전체 층(110)으로 전사된다. 상단 층(112) 내의 개구부(122)가 중간 층(110)을 통해 연장되고, 상단 층(112)에서와 같이 중간 층(110)에서 거의 동일한 크기를 갖도록(또는 약간 더 작도록), 에칭 공정은 이방성이다. 스페이서(124)는 유전체 층(110)의 남아있는 부분들[예를 들어, 개구부(122) 사이의 유전체 층(110)의 부분들]로부터 정의된다. 유전체 층(110)의 에칭 동안, 중간 층(114)이 소모되고, 하단 층(112)은 적어도 부분적으로 소모될 수 있다. 실시예에서, 유전체 층(110)을 에칭하는 동안 하단 층(112)이 완전히 소모되지 않을 때, 애싱 공정이 수행되어 하단 층(112)의 남아있는 잔류물을 제거할 수 있다. 남아있는 구조물은 도 5에 도시된다. 평면도에서, 스페이서(124) 사이의 갭은 타겟 라인(102)에서 전도성 라인이 형성될 영역을 정의한다. 스페이서(124)는 30 nm 이상인 라인 피치(P1)를 가질 수 있다.
도 6에서, 마스킹 층(130)은 패터닝된 유전체 층(110) 위에 형성된다. 마스킹 층(130)은 하단 층(126), 중간 층(128), 및 상단 층(132)을 포함할 수 있다. 상단 층(132)은 유기 재료를 포함한 포토레지스트(예를 들어, 감광성 재료)로 형성될 수 있다. 상단 층(132)은 포지티브 감광성 재료 또는 네가티브 감광성 재료일 수 있다. 일부 실시예에 있어서, 하단 층(126)은 폴리머일, 하단 반사 방지 코팅(BARC) 층 또는 애싱 제거 유전체(ARD) 층 등일 수 있다. 중간 층(128)은 질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 실리콘 산질화물), 산화물(예를 들어, 실리콘 산화물) 등일 수 있는 무기 재료를 포함할 수 있다. 중간 층(128)은 상단 층(132) 및 하단 층(126)에 대해 높은 에칭 선택도를 가질 수 있다. 마스킹 층(130)은 여러 층들은 예를 들어 스핀-온 공정을 사용하여 순차적으로 블랭킷 퇴적될 수 있다. 다른 공정 및 재료가 사용될 수 있다. 삼중층 마스킹 층(130)이 여기에 논의되었지만, 다른 실시예에서 마스킹 층(130)은 단층 마스킹 층 또는 이중층 마스킹 층[예를 들어, 중간 층(128) 없이 하단 층(126) 및 상단 층(132)만 포함함]일 수 있다.
도 7에서, 상단 층(132)은 포토리소그래픽 공정을 사용하여 패터닝되어 개구부(134)를 형성한다. 후속하여, 상단 층(132)은 중간 층(128)의 패터닝을 위한 에칭 마스크로서 사용된다(도 7 참조). 그 후 중간 층(128)은 하단 층(126)의 패터닝을 위한 에칭 마스크로서 사용되고, 그 후 하단 층(126)은 후속하여 형성되는 희생 재료의 경계(perimeter)를 정의하기 위해 사용된다(도 10 및 도 11 참조).
도 7을 참조하면, 상단 층(132)은 내부에 개구부(134)를 형성하기 위해 임의의 적합한 포토리소그래피 공정을 사용하여 패터닝된다. 상단 층(132) 내의 개구부(134)의 패터닝의 예로서, 포토마스크(도시되지 않음)가 상단 층(132) 위에 배치될 수 있다. 그 후, 포토마스크가 상단 층(132)의 영역들을 마스킹하면서 상단 층(132)은 자외선(UV) 또는 크립톤 불화물(KrF) 엑시머 레이저로부터의 248 nm 빔, 아르곤 불화물(ArF) 엑시머 레이저로부터의 193 nm 빔, 또는 F2 엑시머 레이저로부터의 157 nm 빔 등의 엑시머 레이저를 포함하는 방사선 빔에 노광될 수 있다. 상단 포토레지스트 층의 노광은 해상도를 증가시키고 달성가능한 최소 피치를 감소시키기 위해 침지 리소그래피 시스템 또는 극자외선 리소그래피 시스템을 사용하여 수행될 수 있다. 단일 노광 단계 또는 다중 노광 단계가 수행될 수 있다. 베이킹 또는 경화 작업이 상단 층(132)을 단단하게 하기 위해 수행될 수 있고, 현상액이 포지티브 또는 네거티브 레지스트가 사용되는지에 따라 상단 층(132) 의 노광된 부분 또는 노광되지 않은 부분 중 어느 하나를 제거하는데 사용될 수 있다.
도 8을 참조하면, 상단 층(132)의 패터닝 후에, 상단 층(132)의 패턴은 에칭 공정에서 중간 층(128)에 전사된다. 상단 층(132) 내의 개구부(122)가 중간 층(128)을 통해 연장되고, 상단 층(132)에서와 같이 중간 층(128)에서 거의 동일한 크기를 갖도록(또는 약간 더 작도록), 에칭 공정은 이방성이다. 결과의 구조물은 도 8에 예시된다.
도 9에 도시된 바와 같이, 에칭 공정이 수행되어 중간 층(128)의 패턴을 하단 층(126)에 전사함으로써 개구부(134)를 하단 층(126)을 통해 연장시킬 수 있다. 중간 층(128) 내의 개구부(134)가 하단 층(126)을 통해 연장되고, 중간 층(128)에서와 같이 하단 층(126)에서 거의 동일한 크기를 갖도록(또는 약간 더 작도록), 하단 층(126)의 에칭 공정은 이방성이다. 하단 층(126)을 에칭하는 부분으로서 상부 층(132)이 소모될 수 있다. 하단 층(126)의 패터닝 후에, 개구부(134)는 남아있는 유전체 층(110)으로 형성된 하나 이상의 스페이서(124)를 노출시킬 수 있다. 개구부(134)는 또한 인접한 스페이서(124) 사이에서 연장되는 하드 마스크 층(108)의 섹션을 노출시킬 수 있다.
도 10에서, 희생 재료(136)는 개구부(134) 내에 형성된다. 이하 더 상세히 설명될 바와 같이, 후속하는 처리에서 희생 재료(136)는 추가로 패터닝될 것이며, 패터닝된 희생 재료는 타겟 층(102) 내에 형성될 2개의 인접한 전도성 라인 사이의 라인 컷(line cut)을 정의하는데 사용될 수 있다. 도 10은 단일 개구부(134) 내에 희생 재료를 형성하는 것을 도시하지만, 일부 실시예에서는 하나 이상의 개구부(134)가 존재할 수 있고 희생 재료가 하나 이상의 개구부(134) 내에 형성될 수 있다(예를 들어, 추가적인 라인 컷을 형성하기 위해). 일부 실시예에 있어서, 희생 재료(136)는 스페이서(124) 위와 하드 마스크 층(108)의 노출된 부분 위에 퇴적될 수 있다. 희생 재료는 중간 층(128)의 측벽 및 상단 표면[또는, 중간 층(128)이 제거된 경우에 하단 층(126)의 상단 표면]을 따라 형성될 수 있다.
다양한 실시예에 있어서, 희생 재료(136)는 무기 재료를 포함한다. 예를 들어, 희생 재료(136)는 티타늄 산화물, 탄탈룸 산화물, 실리콘 산화물 등과 같은 무기 산화물일 수 있다. 실리콘 질화물, 실리콘 카바이드, 금속 질화물, 금속 산화물 등과 같은 다른 재료가 사용될 수 있다. 희생 재료(136)는 하드 마스크 층(108), 중간 층(128) 및/또는 하단 층(126)을 형성하는데 사용되는 재료와 희생 재료(136)의 재료 사이의 에칭 선택도를 적어도 부분적으로 고려하여 선택될 수 있다. 일부 실시예에 있어서, 무기 재료는 저온 산화물(low temperature oxide; LTO)이다. 본원에 사용된 바와 같이, 용어 "LTO"는 비교적 낮은 공정 온도(예를 들어, 200 ℃ 이하)를 사용하여 퇴적된 산화물을 말한다. 그러한 실시예에서, 저온 퇴적 공정은 하단 층(126)에 심각한 손상을 유발하지 않는다는 것이 관찰되었다. 다른 재료가 사용될 수 있다.
희생 재료(136)는 CVD, PVD, ALD, 스핀 공정 등과 같은 반도체 필름 퇴적 공정을 이용하여 형성될 수 있다. 다른 공정이 사용될 수 있다. 반도체 필름 퇴적 공정은 컨포멀(conformal) 공정일 수 있고, 이는 개구부(134)의 측벽 및 하단 표면 상에 형성된다. 퇴적이 계속됨에 따라, 개구부(134)의 대향하는 측벽 상의 희생 재료(136)의 부분이 병합되어 개구부를 채울 수 있다. 반도체 필름 퇴적 공정의 결과로서, 희생 재료(136)의 상단 표면은 평면이 아닐 수 있다.
다음으로, 도 11에서, 평탄화 공정[예를 들어, 화학 기계적 연마(chemical mechanical polish; CMP), 건식 에칭, 이들의 조합 등)이 수행되어 개구부(134) 외부의 희생 재료(136)의 과잉 부분을 제거한다. 일부 실시예(도시되지 않음)에 있어서, 평탄화 공정은 중간 층(128) 및 중간 층(128)에 인접한 희생 재료의 부분이 또한 제거될 때까지 계속될 수 있다.
이어서, 중간 층(128) 및 하단 층(126)은 애싱 공정을 사용하여 제거된다. 하단 층(126)이 제거된 후에, 희생 재료(136)는 제거되고 하드 마스크 층(108) 및 스페이서(124)의 일부를 덮는다. 하드 마스크 층(108)의 부분 및 다른 스페이서(124)는 하단 층(126)의 제거에 의해 노출된다. 남아있는 구조물은 도 12a(단면도) 및 도 12b(평면도)에 도시된다. 도 12a의 단면도는 도 12b의 평면도에 도시된 라인 A-A'를 따른 것이다. 도 12b에 도시된 바와 같이, 평면도에서 희생 재료(136)는 평면도에서 스페이서(124)의 방향에 실질적으로 수직인 방향으로 연장되는 장축을 갖는 직사각형을 형성한다. 이와 같이, 희생 재료(136)에 의해 정의되는 라인 컷은 인접한 스페이서(124) 사이의 리세스 내에 형성된 전도성 라인에 실질적으로 수직이며, 이는 더 넓은 오버레이 공정 윈도우를 초래할 것이다.
도 9 내지 도 12a 및 도 12b에 도시된 바와 같이, 희생 재료(136)의 두께는 하단 층(126)의 두께에 적어도 부분적으로 기초하여 결정될 수 있다. 예를 들어, 바닥층(126)의 두께를 감소시킴으로써, 희생 재료(136)의 두께가 또한 감소된다. 이하 설명될 바와 같이, 일부 실시예에서, 희생 재료(136)가 비교적 얇은 두께를 가지면, 후속하는 평탄화 공정을 수행하는 것이 불필요할 수 있다. 따라서, 제조 비용 및 시간이 감소될 수 있다.
일부 실시예에 있어서, 도 12a 및 도 12b에 도시된 희생 재료(136)의 스트립의 길이는 연장되어, 예를 들어 추가의 전도성 라인까지 라인 컷을 연장할 수 있다. 희생 재료(136)의 단 하나의 스트립이 도 12b에 도시되어 있지만, 일부 실시예에서 희생 재료(136)의 추가 스트립이 예를 들어 추가의 라인 컷을 형성하기 위해 상술된 동일한 또는 유사한 공정을 사용하여 형성될 수 있다. 일부 실시예에 있어서, 희생 재료(136)의 다수의 스트립이 형성될 수 있고, 여기서 희생 재료(136)의 각 스트립은 평면도에서 희생 재료(136)의 다른 스트립에 평행하고 스페이서(124)가 연장되는 방향에 수직인 방향으로 연장된다.
도 13a 및 도 13b를 참조하면, 마스킹 층(140)은 스페이서(124), 하드 마스크 층(108) 및 희생 재료(136) 위에 형성된다. 마스킹 층(140)은 하단 층(142), 중간 층(144), 및 상단 층(148)을 포함할 수 있다. 삼중층 마스킹 층(140)이 도시되어 있지만, 일부 실시예에서 마스킹 층(140)은 상술된 바와 같이 단층 마스킹 층 또는 이중층 마스킹 층일 수 있다. 일부 실시예에서 하부 층(142)은 희생 재료(136)을 완전히 덮을 수 있고, 도 14a에 도시된 바와 같이 노출된 스페이서(124) 및 하드 마스크 층(108)을 따라 연장될 수 있다.
일부 실시예에 있어서, 상단 층(148)은 유기 재료를 포함한 포토레지스트(예를 들어, 감광성 재료)로 형성될 수 있다. 상단 층(148)은 포지티브 감광성 재료 또는 네가티브 감광성 재료로 형성될 수 있다. 일부 실시예에 있어서, 하단 층(142)은 폴리머, 하단 반사 방지 코팅(BARC) 층 및/또는 애싱 제거 유전체(ARD) 층 등일 수 있다. 중간 층(144)은 질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 실리콘 산질화물), 산화물(예를 들어, 실리콘 산화물) 등일 수 있는 무기 재료를 포함할 수 있다. 중간 층(144)은 상단 층(148) 및 하단 층(142)에 대해 높은 에칭 선택도를 가진다. 삼중층(140)은 여러 층들은 예를 들어 스핀-온 공정을 사용하여 순차적으로 블랭킷 퇴적될 수 있다. 다른 공정 및 재료가 사용될 수 있다.
도 14a 및 도 14b를 참조하면, 상단 층(148)은 포토리소그래피 공정을 사용하여 패터닝된다. 후속하여, 상단 층(148)은 중간 층(144)의 패터닝을 위한 에칭 마스크로서 사용된다(도 15a 및 도 15b 참조). 그 후, 중간 층(144)은 하단 층(142)의 패터닝을 위한 에칭 마스크로서 사용된다(도 16a 및 도 16b 참조).
상단 층(148)은 예를 들어 앞서 설명된 절차와 같은 임의의 적합한 포토리소그래피 공정을 사용하여 패터닝되어, 그 내부에 개구부(146)를 형성한다. 예를 들어, 포토마스크(도시되지 않음)가 상단 층(148) 위에 배치될 수 있다. 그 후, 포토마스크가 상단 층(148)의 면적들을 마스킹하면서 상단 층(148)은 자외선(UV) 또는 크립톤 불화물(KrF) 엑시머 레이저로부터의 248 nm 빔, 아르곤 불화물(ArF) 엑시머 레이저로부터의 193 nm 빔, 또는 F2 엑시머 레이저로부터의 157 nm 빔 등의 엑시머 레이저를 포함하는 방사선 빔에 노광될 수 있다. 상단 포토레지스트 층의 노광은 해상도를 증가시키고 달성가능한 최소 피치를 감소시키기 위해 침지 리소그래피 시스템 또는 극자외선 리소그래피 시스템을 사용하여 수행될 수 있다. 하나 또는 단중 노광 단계가 수행될 수 있다. 베이킹 또는 경화 작업이 상단 층(148)을 단단하게 하기 위해 수행될 수 있고, 현상액이 포지티브 또는 네거티브 레지스트가 사용되는지에 따라 상단 층(148) 의 노광된 부분 또는 노광되지 않은 부분 중 어느 하나를 제거하는데 사용될 수 있다. 개구부(146)는 폭(W2)을 가질 수 있고, 일부 실시예에서 W2는 약 50 nm이다.
도 15a 및 도 15b를 참조하면, 상단 층(148)의 패터닝 후에, 상단 층(148)의 패턴은 에칭 공정에서 중간 층(144)에 전사된다. 상단 층(148) 내의 개구부(146)가 중간 층(144)을 통해 연장되고, 상단 층(148)에서와 같이 중간 층(144)에서 거의 동일한 크기를 갖도록(또는 약간 더 작도록), 에칭 공정은 이방성이다. 결과의 구조물은 도 15a 및 도 15b에 예시된다.
도 16a 및 도 16b에 도시된 바와 같이, 에칭 공정이 수행되어 중간 층(144)의 패턴을 하단 층(142) 및 희생 재료(136)에 전사함으로써 개구부(146)를 하단 층(142) 및 희생 재료(136)을 통해 연장시킬 수 있다. 중간 층(144) 내의 개구부(146)가 하단 층(142)을 통해 연장되고, 중간 층(144)에서와 같이 하단 층(142)에서 거의 동일한 크기를 갖도록(또는 약간 더 작도록), 하단 층(142)의 에칭 공정은 이방성이다. 에칭 공정은 CH4, Cl2, SF6, CHxFy, He, BCl3, N2, O2, H2, CFx, CHFx, NF3, Ar, SiCl4 또는 이들의 조합 등을 사용하는 에칭을 포함할 수 있다.
하단 층(142)을 에칭하는 부분으로서 상부 층(148)이 소모될 수 있다. 하단 층(142)의 패터닝 후에, 개구부(146)는 남아있는 유전체 층(110)으로 형성된 하나 이상의 스페이서(124)의 측벽을 노출시킬 수 있다. 개구부(146)는 또한 인접한 스페이서(124) 사이에서 연장되는 하드 마스크 층(108)의 섹션을 노출시킬 수 있다. 일부 실시예에 있어서, 상단 표면과 같은 스페이서(124)의 다른 부분 또는 하드 마스크 층(108)의 다른 섹션이 노출될 수 있다.
다음에,도 17a 및 도 17b를 참조하면, 하단 층(142) 및 중간 층(144)의 남아있는 부분은 예를 들어 애싱 공정을 사용하여 제거된다. 도 17b의 평면도에 도시된 바와 같이, 희생 층(136)은 2개의 개별 부분을 형성하도록 패터닝되었고, 각 부분은 (적어도 부분적으로) 2개의 인접한 스페이서(124) 사이의 갭 위에 놓인다. 2개의 개별 부분은 스페이서(124)가 연장되는 방향에 수직인 방향으로 각각 연장된다.
다음에, 도 18a 및 도 18b를 참조하면, 평탄화 공정이 수행되어 스페이서(124)의 상단 표면과 같은 레벨이 되도록 희생 재료(136)의 과잉 부분을 제거하고 희생 재료(136)의 상단 표면을 평탄화한다. 일부 실시예에 있어서, 평탄화 공정은 하나 이상의 에칭 공정을 포함한다. 예를 들어, CH4, Cl2, SF6, CHxFy, He, SiCl4, HBr, N2, O2, H2, CFx, CHFx, NF3, Ar, NF3 등을 사용한 건식 에칭 공정이 사용될 수 있다. 일부 실시예에 있어서, 예를 들어 희석된 불화 수소산(DHF)을 에칭 화학물로서 사용하는 습식 에칭 공정이 사용될 수 있다. 다른 실시예에 있어서, CMP와 같은 연마 공정이 사용될 수 있다. 결과의 구조물이 도 18a 및 18b에 도시된다. 도 18a의 단면도는 도 18b의 평면도에 도시된 라인 A-A'을 따라 취해진다. 도 18a 및 도 18b에서 알 수 있는 바와 같이, 희생 재료의 평탄화는 희생 재료의 복수의 개별 부분을 생성하였고, 각 개별 부분은 2개의 인접한 스페이서 사이의 갭 위에 놓인다. 일부 실시예에 있어서, 각 개별 부분은 전도성 라인의 2개의 인접한 부분 사이의 라인 컷이 형성될 영역 위에 놓인다.
일부 실시예에 있어서, 도 18a 및 도 18b에 도시된 평탄화 공정은 수행되지 않는다. 도 18a 및 도 18b에 도시된 평탄화 공정이 수행되지 않는 실시예에서, 후속 공정이 희생 재료(136)의 상단 표면이 스페이서(124)의 상단 표면으로부터 오프셋되는 것으로 진행될 수 있다. 예를 들어,도 9 내지 도 12a 및 도 12b와 함께 이전 설명된 바와 같이, 일부 실시예에서, 희생 재료(135)의 두께는 (도 9 내지 도 12a 및 도 12b에 도시됨) 하단 층(126)의 두께를 제어함으로써 제어될 수 있다. 희생 재료(136)가 상대적으로 얇은 경우, 예를 들어 하단 층(126)이 상대적으로 얇게 형성되기 때문에, 도 18a 및 도 18b에 도시된 평탄화 공정은 불필요할 수 있다. 이와 같이, 제조 비용 및/또는 제조 시간이 감소될 수 있다.
도 19a 및 도 19b 내지 도 22a 및 도 22b는 하드 마스크 층(108) 및 타겟 층(102)을 패터닝하는 것을 도시한다. 도 19a 및 도 19b 내지 도 22a 및 도 22b 각각에서, "a"로 끝나는 도면은 "b"로 끝나는 대응하는 도면의 평면도에 도시된 라인 A-A'를 따라 취해진 단면도이다.
도 19a 및 도 19b를 참조하면, 하드 마스크 층(108)은 스페이서(124) 및 희생 재료(136)를 에칭 마스크로 사용하여 패터닝되어 개구부(150)를 형성한다. 이와 같이, 스페이서(124) 및 희생 재료(136)의 패턴이 하드 마스크 층(108)에 전사된다. 일부 실시예에 있어서, 하드 마스크 층(108)의 에칭은 이방성 건식 에칭 및/또는 습식 에칭을 포함한다. 결과의 구조물이 도 19a 및 19b에 도시된다. 도 19a의 단면도는 도 19b의 평면도에 도시된 라인 A-A'을 따라 취해진다.
도 19a 및 도 19b에 도시된 바와 같이, 희생 재료(136)의 남아있는 부분은 희생 재료(136)의 남아있는 부분 아래에 놓인 하드 마스크 층(108)의 에칭을 방지하였고, 존재하는 경우 개구부(150) 내에 브레이크 또는 "컷"을 효과적으로 생성하고, 그렇지 않으면 2개의 인접한 스페이서(124) 사이의 하드 마스크 층(108) 내에 생성된다. 이하 상세히 논의될 바와 같이, 하드 마스크 층(108)의 패턴이 후속하여 타겟 층(102)에 전사되고, 전도성 피처가 리세스 내에 형성될 때, 희생 재료(136)는 전도성 라인의 2개의 인접한 부분 사이에 갭 또는 "라인 컷"을 유발한다.
하드 마스크 층(108)이 패터닝된 후에, 습식 세정이 스페이서(124) 및 희생 재료(136)의 남아있는 부분을 제거하도록 수행될 수 있다. 결과의 구조물이 도 20a 및 20b에 도시된다.
후속하여,도 21a 및 도 21b에서, 하드 마스크 층(108)은 에칭 마스크로서 사용되어 개구부(150)를 타겟 층(102)으로 연장시킨다. 타겟 층(102)을 에칭하는 것은 이방성 건식 에칭 공정 및/또는 습식 에칭을 포함할 수 있고, 후속하여 ARC 층(106)을 통해 타겟 층(102)까지 에칭한다. 타겟 층(102)의 남아있는 부분은 19a 및 19b의 스페이서(124) 및 희생 재료(136)와 동일한 패턴을 가질 수 있다. 이와 같이, 타겟 층(102)은 단일 패터닝 단계에서 패터닝된다.
개구부(150)가 패터닝 된 후에, 하드 마스크 층(108) 및 ARC 층(106)의 임의의 남아있는 부분을 제거하기 위해 습식 세정 공정이 수행될 수 있다. 결과의 구조물이 도 22a 및 도 22b에 도시된다.
타겟 층(102)에서 개구부(150)가 패터닝된 후에, 피처들이 개구부 내에 형성될 수 있다. 실시예에 있어서, 타겟 층(102)은 로우-k 유전체이고, 패터닝된 타겟 층(102)은 상호접속 구조물에 대한 IMD를 제공한다. 구리 라인, 구리 비아 및/또는 코발트 플러그와 같은 전도성 피처가 IMD 내에 형성될 수 있다.
도 23을 참조하면, 하나 이상의 라이너(162)가 개구부(150)의 측벽 및 하단 표면을 따라 형성될 수 있다. 라이너(162)는 TiO, TiN, TaO, TaN, Ru, Co, Ta 등을 포함할 수 있고, 전도성 피처를 위한 확산 배리어, 접착 및/또는 시드 층을 제공할 수 있다. 라이너는 PVD, CVD, ALD 등과 같은 임의의 적합한 공정을 사용하여 퇴적될 수 있다.
이어서, 도 24에 도시된 바와 같이, 개구부(150)(도 23에 도시됨)의 남아있는 부분은 예를 들어, PVD, 도금 등을 사용하여 구리와 같은 전도성 재료(164)로 충전될 수 있다. 전도성 재료(164)는 초기에 퇴적되어 개구부(150)를 과잉충전할 수 있다.
도 25a 및 도 25b를 참조하면, 평탄화 공정이 수행되어 타겟 층(102) 위의 전도성 재료(164)의 과잉 부분을 제거한다. 따라서, 전도성 피처가 타겟 층(102) 내에 형성될 수 있다. 타겟 층(102) 내의 전도성 피처가 전도성 라인인 실시예에 있어서, 하드 마스크(108)가 패터닝될 때 희생 재료(136)의 부분 아래에 있었던 영역(도 19a 및 도 19b 참조)은 전도성 라인이 갭 또는 "라인 컷"을 갖는 영역이다.
도 12a 및 도 12b와 관련하여 상술된 바와 같이, 일부 실시예에서, 도 12a 및 도 12b에 도시된 희생 재료(136)의 스트립의 길이는 연장될 수 있거나, 또는 희생 재료(136)의 추가적인 스트립이 형성될 수 있다. 희생 재료(136)의 길이가 연장되었다면, 도 25에 도시된 라인 컷은 추가의 전도성 라인이 도시된 라인 컷을 갖도록 연장될 수 있다. 희생 재료(136)의 다수의 스트립이 형성되었다면,도 25b에 도시된 전도성 라인은 도시된 라인 컷으로부터 오프셋된 추가의 라인 컷을 가질 수 있다. 여기에 설명된 실시예를 채용함으로써, 약 85.5 nm 이상의 라인 컷 피치를 갖는 라인 컷을 갖는 미세 피치 전도성 라인이 형성될 수 있다. 극자외선 리소그래피 시스템이 예를 들어 도 7과 관련하여 상술된 바와 같이 상단 층(132)을 패터닝하기 위해 본원에 논의된 패터닝 공정에 사용되는 경우, 감소된 라인 컷 피치가 달성될 수 있다. 예를 들어, 약 30 nm 이상의 라인 컷 피치가 달성될 수 있다.
본원에 논의된 공정이 다수 회 채용되면, 약 30 nm 또는 48 nm 이상의 라인 컷 피치를 갖는 전도성 라인이 적은 제조 결함 및 증가된 수율으로 형성될 수 있다. 예를 들어, 도 6 내지 도 12a 및 도 12b와 관련하여 상기 논의된 공정들은 패터닝된 희생 재료의 다수의 라인을 형성하기 위해 다수 회 반복될 수 있고, 도 13a 및 도 13b 내지 도 25a 및 도 25b와 관련하여 논의된 추가의 공정들이 후속되어 다수의 인접한 라인 컷을 갖는 전도성 라인을 타겟 층에 전사한다. 추가의 처리로, 약 30 nm 또는 48 nm 이상의 라인 컷 피치가 달성될 수 있다. 그러나, 도 6 내지 도 12a 및 도 12b에 논의된 공정들이 다수 회 반복되고 상호접속 라인의 치수가 감소되기 때문에, 형성된 상호접속 라인의 치수는 타겟 치수로부터 약간 변할 수 있고/있거나 정렬 문제가 발생할 수 있다.
도 26을 참조하면, 타겟 층의 상호 접속 라인을 형성하는 방법(200)이 제공된다. 단계(168)에서, 포토레지스트는 예를 들어 도 1 내지 도 3에 도시된 바와 같이 마스크를 형성하도록 패터닝된다. 단계(170)에서, 예를 들어 도 4에 도시된 바와 같이 에칭 마스크로서 마스크를 사용하여 유전체 층이 에칭된다. 단계(172)에서, 예를 들어 도 6 내지 도 9에 도시된 바와 같이 또다른 포토레지스트가 형성되고 패터닝되어 또다른 마스크를 형성한다. 단계(174)에서, 예를 들어 도 10 내지 도 11에 도시된 바와 같이, 마스크의 개구부 내에 희생 재료가 형성된다. 단계(176)에서, 예를 들어 도 12a 및 도 12b에 도시된 바와 같이 마스크가 제거된다. 일부 실시예에서, 단계(172 내지 176)는 예를 들어 더 작은 라인 커트 피치를 갖는 다수의 라인 컷을 갖는 전도성 라인을 형성하기 위해 다수 회 반복될 수 있다. 단계(178)에서, 예를 들어 도 13a 및 도 13b 내지 도 15a 및 도 15b에 도시된 바와 같이 또다른 포토레지스트가 형성되고 패터닝되어 또다른 마스크를 형성한다. 단계(180)에서, 예를 들어 도 16a 및 도 16b에 도시된 바와 같이 희생 재료를 패터닝하기 위해 마스크가 사용된다. 단계(182)에서, 예를 들어 도 17a 및 도 17b에 도시된 바와 같이 마스크가 제거된다. 단계(184)에서, 예를 들어 도 18a 및 도 18b에 도시된 바와 같이 희생 재료가 박형화된다. 단계(186)에서, 예를 들어 도 19a 및 도 19b에 도시된 바와 같이 하드 마스크 층이 에칭된다. 단계(188)에서, 예를 들어 도 21a 및 도 21b에 도시된 바와 같이 타겟 층을 패터닝하기 위해 금속 하드 마스크 층이 사용된다. 단계(190)에서, 예를 들어도 23 내지 도 25a 및 도 25b에 도시된 바와 같이, 하나 이상의 라인 컷을 갖는 전도성 라인이 타겟 층의 개구부 내에 형성된다.
일부 실시예에 있어서, 본원에 설명된 패터닝 방법은 도 25a 및 도 25b에 도시된 바와 같이 타겟 층의 상호접속 라인을 형성하기 위해 사용될 수 있다. 상호접속 라인은 미세 피치로 형성될 수 있고, 다수의 라인 컷은 작은 라인 컷 피치로 형성될 수 있다. 상호접속 라인은 단순화된 패터닝 공정을 사용하여 증가된 정확성으로 형성될 수 있다. 예를 들어, 타겟 층을 패터닝하기 위해 단일 패터닝 공정을 사용하여 하나 이상의 라인 컷을 갖는 미세 피치 상호접속 라인을 형성하도록 타겟 층이 패터닝될 수 있다. 타겟 층은 단일 패터닝 공정(또는 단순화된 패터닝 공정)에서 패터닝되기 때문에, 패턴의 정확성이 향상될 수 있다. 예를 들어, 타겟 층(102)이 2개 이상의 상이한 공정에서 에칭되면, 타겟 층(102)으로 실제로 에칭되는 패턴은 예를 들어 에칭 마스크를 에칭될 부분과 정확하게 정렬시키는데 어려움이 있기 때문에 원하는 패턴과는 상이할 수 있다. 단일 에칭 단계 및/또는 단순화된 패터닝 공정을 사용하여 타겟 층(102)이 에칭될 때, 증가된 정확성이 가능하다. 이와 같이, 하나 이상의 라인 컷을 갖는 다수의 상호접속 라인은 동일한 치수 또는 실질적으로 동일한 치수를 갖도록 형성될 수 있고, 이는 상호접속 라인의 저항의 더 큰 제어를 가능하게 한다.
일부 실시예에 있어서, 도 1 내지 도 25a 및 도 25b와과 관련하여 상술된 공정은 전력 레일 및/또는 금속섬 구조물을 형성하기 위해 사용될 수 있고, 그러한 전력 레일 및 금속섬 구조물은 도 27 내지 도 30에 도시된다. 예를 들어, 도 27 내지 도 30에 도시된 전력 레일 및 금속섬 구조물은 도 1 내지 도 25a 및 도 25b와 관련하여 상술된 공정를 사용하여 타겟 층(102) 내에 형성될 수 있다. 일부 실시예에 있어서, 복수의 스페이서는 도 1 내지 도 5와 관련하여 상술된 바와 같이 유전체 층 위에 형성될 수 있으며, 복수의 스페이서 중 하나 이상의 스페이서 사이의 갭은 전력 레일을 형성하기 위한 타겟 층 내에 형성될 리세스를 정의하고, 복수의 스페이서 중 다른 스페이서 사이의 갭은 전력 레일에 인접한 복수의 전도성 라인의 형성을 위한 타겟 층 내에 형성될 리세스를 정의하며, 전도성 라인은 전력 레일의 장축에 평행한 방향으로 연장될 것이다. 희생 재료는 유전체 층 상에 형성되고 패터닝될 수 있으며(도 6 내지도 18a 및 도 18b와 관련하여 논의된 바와 같이), 희생 재료는 전도성 라인 및 전력 레일의 방향에 수직인 방향으로 연장되는 복수의 라인 컷을 정의한다. 스페이서 및 희생 재료의 조합은 도 27 내지 도 30에 도시된 구조물을 정의할 수 있다. 희생 재료 및 스페이서의 패턴은 예를 들어 도 19a 및 도 19b 내지 도 22a 및 도 22b에 도시된 바와 같이 타겟 층으로 전사된다. 도 27 내지 도 30에 도시된 구조물을 형성하기 위해, 도 23 내지 도 25a 및 도 25b에 도시된 바와 같이, 전도체가 패터닝된 타겟 층 내에 형성된다.
일부 실시예에 있어서, 도 1 내지 도 25a 및 도 25b와 관련하여 본원에 기재된 방법은 금속섬의 다른 그룹에 정렬될 더 좁은 전력 레일 및/또는 금속섬 그룹을 형성하기 위해 사용될 수 있다. 전력 레일 및 금속섬을 형성하는데 사용되는 공정으로 인해, 형성된 전력 레일 내에 킹크가 존재할 수 있다. 킹크는 전력 레일에 이루어지는 접촉의 신뢰성을 감소시킬 수 있다. 킹크를 피하기 위해, 전력 레일에 대한 접촉은 전력 레일의 에지에 킹크가 존재될 수 있은 "비접촉 구역"의 외부에 있는 전력 레일의 부분을 제한 할 수 있다.
도 27은 본원에 기재된 바와 같은 공정을 사용하여 타겟 층(2316) 내에 형성될 수 있는 전력 레일 및 금속 섬 구조물(2300)을 도시한다. 일부 실시예에 있어서, 타겟 층(2316)은 도 1 내지 도 25a 및 도 25b와 관련하여 기술된 바와 같이 타겟 층(102)과 동일하거나 유사하다. 전력 레일 및 금속섬 구조물(2300)은 전력 레일(2302)을 포함한다. 일부 실시예에 있어서, 전력 레일(2302)은 디바이스에서 Vdd와 같은 전원 또는 접지 소스를 분배하는 것을 도울 수 있다. 예를 들어, 전력 레일(2302)은 전원 또는 접지 노드에 전기적으로 접속될 수 있으며, 전력 레일(2302)에 전기적으로 연결되는 전력 레일(2302)을 따라 상이한 위치에서 콘택(도시되지 않음)이 형성될 수 있고, 그에 따라 전력 레일(2302)을 사용하여 전원 또는 접지 노드에 접속될 수 있다. 여기에 기술된 공정은 비교적 작은 치수를 갖는 전력 레일(2302)을 형성하는데 사용될 수 있다. 예를 들어, 전력 레일(2302)은 일부 실시예에서 약 55 nm 이하의 두께(T4)를 가질 수 있다.
전력 레일 및 금속섬 구조(2300)은 또한 금속섬(2312)을 포함할 수 있다. 일부 실시예에 있어서, 금속섬(2312)은 디바이스에서 전력 및/또는 신호를 분배하기 위해 사용될 수 있다. 도 27에 도시된 바와 같이, 본원에 기재된 공정은 약 85.5 nm 이상의 라인 컷 피치(P2) 및 약 30 nm 이상의 라인 피치(P5)를 갖는 금속섬(2312)의 어레이를 형성하기 위해 사용될 수 있다. 본원에 기재된 공정은 금속섬(2312)의 어레이를 미세 라인 피치 및 미세 라인 컷 피치로 형성되게 할 수 있기 때문에, 보다 많은 수의 금속섬(2312)이 전력 레일(2302)에 인접한 공간 내에 형성될 수 있다. 추가적으로, 본원에 기재된 공정은 금속섬(2312)의 그룹(2304)은 금속섬(2312)의 또다른 그룹(2306)과 잘 정렬된 금속섬(2312)의 그룹(2304)을 형성하기 위해 사용될 수 있다. 일부 실시예에 있어서, 예를 들어 금속섬 그룹(2304) 및 금속섬 그룹(2306)은 동일한 라인 컷[즉, 희생 재료(136)의 동일한 스트립]을 사용하여 형성될 수 있기 때문에, 금속섬 그룹(2304)은 또다른 금속섬 그룹과 잘 정렬된다. 금속섬 그룹(2304)의 금속섬(2312)의 측벽은 금속섬 그룹(2306)의 금속섬(2312)의 측벽과 정렬될 수 있다. 또한, 도 27에 도시된 바와 같이, 본원에 기재된 공정은 약 85.5 nm 이상과 같은 미세 라인 컷 피치(P2)에서 금속섬(2312)의 그룹을 형성하기 위해 사용될 수 있으며, 여기서 각 금속섬(2312)은 그룹 내의 다른 금속섬(2312)과 동일하거나 실질적으로 동일한 치수를 갖는다. 예를 들어, 일부 실시예에 있어서, 각 금속섬(2312)은 각각 약 45 nm 내지 약 60 nm의 길이(L1)를 가질 수 있다.
일부 실시예에 있어서, 본원에 기재된 공정은 도 28에 도시된 바와 같이 타겟 층(2416) 내에 전원 레일 및 금속섬 구조(2400)를 형성하기 위해 사용될 수 있다. 일부 실시예에 있어서, 타겟 층(2416)은 도 1 내지 도 25a 및 도 25b와 관련하여 기재된 바와 같은 타겟 층(102)과 동일하거나 유사하다. 전력 레일 및 금속섬 구조물(2400)은 전력 레일(2402)을 포함한다. 일부 실시예에 있어서, 전력 레일(2402)은 디바이스 내에 Vdd 또는 접지와 같은 전원을 분배하는 것을 도울 수 있다. 전력 레일(2402)은 도 27과 관련하여 상술된 전력 레일(2302)과 유사할 수 있다. 예를 들어, 일부 실시예에 있어서 전력 레일(2402)은 약 55 nm 이하의 두께(T5)를 가질 수 있다. 전력 레일 및 금속섬 구조물(2400)은 또한 금속섬(2412)을 포함할 수 있다. 금속섬(2412)은 도 27과 관련하여 상술된 금속섬(2312)과 유사하거나 동일할 수 있다. 금속섬(2412)은 라인 컷 피치(P3)를 가지고, 그것은 도 27과 관련하여 논의된 라인 컷 피치(P2)와 동일하거나 유사할 수 있다.
도 28를 참조하면, 전력 레일 및 금속섬 구조물(2400)을 형성하기 위해 사용된 본원에 기재된 공정은 전력 레일(2402)로 연장되는 킹크(2414)를 또한 형성할 수 있다. 예를 들어, 공정은 전력 레일 및 금속섬 구조물을 형성하기 위해 사용된 공정은 에칭하기 원하는 하부 층의 특정 부분과 에칭 마스크를 정렬시키는 능력의 제한과 같은 내재된 정확성 제한을 가질 수 있다. 전력 레일 및 금속섬 구조물(2400)을 형성하기 위해 사용된 처리 장비는 부정확성 또는 불완전성을 가질 수 있다. 이와 같이, 본원에 기재된 공정은 전력 레일(2402)의 에지에서 킹크을 형성하는 결과를 가져올 수 있다. 킹크(2414)는, 킹크(2414)가 형성될 수 있는 전력 레일(2402)의 에지 영역에 형성된 전력 레일(2402)에 대한 임의의 물리적 또는 전기적 접속의 신뢰성을 감소시킬 수 있다. 일부 실시예에 있어서, 킹크(2414)는 전력 레일(2402)로 거리(D1)을 연장될 수 있고, 여기서 D1은 약 5 nm 내지 약 8 nm이다.
일부 실시예에 있어서, 하나 이상의 킹크(2414)에 의해 충돌될 수 있는 접촉을 형성함으로써 신뢰성이 감소시키는 것을 회피하기 위해, 킹크(2414)가 형성 될 수 있는 전력 레일(2402)의 에지를 따라 하나 이상의 비접촉 구역(2408)이 포함될 수 있다. 예를 들어, 전력 레일(2402)에 대한 물리적 및/또는 전기적 접속이 전력 레일(2402)의 비접촉 구역(2408) 외부에 형성되도록 반도체 디바이스가 설계 및 형성될 수 있다. 일부 제조 공정에서, 형성되기 전에, 반도체 디바이스는 컴퓨터 기반 처리 시스템[예를 들어, 이하에 상세히 논의되는 도 31의 처리 시스템(300)]을 사용하여 설계될 수 있다. 컴퓨터-기반 처리 시스템은 가상 반도체 디바이스 레이아웃에서 전기적 접속을 라우팅하는데 있어서 설계자를 안내하기 위해 사용될 수 있는 하나 이상의 설계 규칙의 사용을 가능하게 하여, 예를 들어 특정 설계에서 특정 처리 기술에 의해 요구되는 최소 거리가 존중되도록 보장할 수 있다. 일부 실시예에 있어서, 비접촉 구역(2408)은 전력 레일(2402)로의 물리적 및/또는 전기적 접속이 비접촉 구역(2408) 내부에서 제조되는 것을 방지하는 디자인 규칙으로서 포함될 수 있다. 이와 같이, 설계가 마무리되고 계획된 설계에 따라 반도체 디바이스가 형선되면, 전력 레일(2402)에 대한 모든 접촉은 설계 규칙에 따라 비접촉 구역(2408) 외부에서 이루어진다.
일부 실시예에 있어서, 비접촉 구역(2408)은 전력 레일(2402)로 거리(D2)를 연장될 수 있고, 여기서 D2는 약 5 nm 내지 약 5 나노 미터이다. 다수의 비접촉 구역(2408)이 [예를 들어, 전력 레일(2402)의 대향하는 측면 상에] 포함될 수 있거나, 또는 실시예에서는 단일 비접촉 구역(2408)만이 포함될 수 있다.
도 29는 일부 실시예에 따라 타겟 층(2516)에 형성된 전원 레일 및 금속섬 구조물(2500)을 도시한다. 일부 실시예에 있어서, 타겟 층(2516)은 도 1 내지도 25a 및 도 25b와 관련하여 기재된 타겟 층(102)과 동일하거나 유사하다. 전력 레일 및 금속섬 구조물(2500)은 도 1 내지 도 25a 및 도 25b와 관련하여 상술된 공정를 사용하여 형성될 수 있다. 전력 레일 및 금속섬 구조물(2500)은 전력 레일(2502) 및 금속섬(2512)을 포함할 수 있다. 전력 레일(2502)은 전력 레일(2402)과 동일하거나 유사할 수 있고, 금속섬(2512)는 금속섬(2412)와 동일하거나 유사할 수 있다.
일부 실시예에 있어서, 도 1 내지 도 25a 및 도 25b와 관련하여 기재된 공정 중 일부는, 예를 들어 도 6 내지 도 12a 및 도 12b와 관련하여 상술된 공정은 다수 회 사용될 수 있고, 이는 더 작은 라인 컷 피치를 갖는 금속섬(2512)의 형성을 가능하게 할 수 있다. 10 nm 기술 노드에서, 금속섬(2512)은 약 30 nm 내지 48 nm 인 라인 컷 피치(P4)를 가질 수 있다. 일부 실시예에 있어서, 제조 중에 발생할 수 있는 부정확성(그 예는 상기 논의됨)은 피치가 감소될 때 더 문제가 될 수 있다. 일부 실시예에 있어서, 금속섬[예를 들어, 금속섬(2512)]의 피치가 감소될 때, 동일한 치수 또는 실질적으로 유사한 치수를 갖는 다수의 금속섬(2512)을 제조하는 것이 더 어려울 수 있다. 이와 같이, 금속섬(2512)의 피치(P4)가 약 30 nm 내지 48 nm일 때, 금속섬(2512)의 치수는 변할 수 있다. 예를 들어, 특정 금속섬(2512)은 도 27과 관련하여 기재된 금속섬(2312)의 길이(L1)와 동일한 길이(L2)를 가질 수 있다. 다른 금속섬(2512)은 약 10 nm 내지 약 35 nm인 길이(L3)를 가질 수 있다.
상술된 바와 같이, 일부 실시예에 있어서, 도 1 내지 도 25a 및 도 25b와 관련하여 상술된 공정을 사용하여 타겟 층(102) 내에 제조되는 패턴의 정확성은 상이한 처리 단계의 정확성(예를 들어, 패터닝 공정에서 사용되는 패터닝 마스크가 형성되고 패터닝 되는 정확성 및/또는 상부 마스크가 그 패턴을 하부 층에 전사하는 에칭 공정에서 달성될 수 있는 정확성)에 의존한다. 특히, 금속섬(2512)의 타겟 피치가 예를 들어 약 30 nm 내지 48 nm의 피치(P4)까지 감소될 때, 원하는 패턴에서의 약간의 편차가 발생할 수 있다. 약간의 편차는 그룹 또는 금속섬의 약간의 오정렬을 초래할 수 있다. 예를 들어, 도 29에 도시된 바와 같이, 금속섬 그룹(2504)은 금속섬 그룹(2506)으로부터 오프셋된다. 편차는 또한 상술된 바와 같은 킹크(2514)의 형성을 초래할 수 있다. 킹크(2514)는 도 27과 관련하여 기재된 킹크(2414)와 동일하거나 유사할 수 있다. 이와 같이, 비접촉 구역(2508)이 요구될 수 있다. 비접촉 구역(2508)은 도 28과 관련하여 논의된 비접촉 구역(2408)과 동일하거나 유사할 수 있다.
일부 실시예에 있어서, 단일 전력 레일 및 금속섬 구조물은 도 27 내지 도 29와 관련하여 상술된 피처들의 일부 또는 전부를 포함하여 형성될 수 있다. 도 30은 전력 레일 및 금속섬 구조물(2900)을 도시한다. 금속 구조물(2900)은 상이한 사양으로 형성된 다양한 부분들을 포함할 수 있다. 예를 들어, 제 1 부분에서, 전력 레일 및 금속섬 구조물(2900)은 도 27과 관련하여 상술된 전력 레일 및 금속섬 구조물(2300)의 피처를 포함하도록 형성된다. 제 2 부분에서, 전력 레일 및 금속섬 구조물(2900)은 도 28과 관련하여 상술된 전력 레일 및 금속섬 구조물(2400)의 피처를 포함하도록 형성된다. 제 3 부분에서, 전력 레일 및 금속섬 구조물(2900)은 도 29와 관련하여 상술된 전력 레일 및 금속섬 구조물(2300)의 피처를 포함하도록 형성된다.
상술된 바와 같이, 컴퓨터와 같은 처리 시스템이 반도체 디바이스의 가상 레이아웃을 설계하고 최적화하기 위해 사용될 수 있다. 가상 레이아웃이 처리 시스템 상에서 최적화된 후에, 최적화된 레이아웃은 후속하는 반도체 칩의 형성을위한 가이드로서 사용될 수 있다.
도 31을 참조하면, 형성될 반도체 칩의 가상 레이아웃을 도시하는 도면을 생성하기 위해 사용될 수 있는 처리 시스템(300)의 구성요소의 블록도를 에씨한다. 처리 시스템(300)은 비디오 어댑터/그래픽 처리 장치("graphics processing unit, GPU")와 같은 하나 이상의 입/출력 장치가 구비된 프로세서(302)를 포함할 수 있다. 프로세서(302)는 중앙 처리 장치(central processing unit, "CPU")/DSP, 메모리, 및 버스(304)에 접속된 하드웨어 가속기를 포함할 수 있다.
버스(304)는 메모리 버스 또는 메모리 컨트롤러, 주변 버스, 비디오 버스 등을 포함한 임의의 유형의 여러 버스 아키텍처 중 하나 이상일 수 있다. CPU는 임의의 유형의 전자 데이터 프로세서로 형성될 수 있다. 메모리는 정적 랜덤 액세스 메모리(static random access memory, SRAM), 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 동기식 DRAM(synchronous DRAM, SDRAM), 판독 전용 메모리(read-only memory, ROM), 비휘발성 랜덤 액세스 메모리(nonvolatile random access memorym, NVRAM) 등과 같은 임의의 유형의 시스템 메모리로 형성될 수 있다. 일실시예에 있어서, 메모리는 부트-업시 사용하기 위한 ROM 및 프로그램을 실행하는 동안 사용하기 위한 데이터 저장을 위한 DRAM을 포함할 수 있다. 메모리는 사용자가 형성될 반도체 칩의 가상 레이아웃을 보고, 수정하고, 그리고/또는 최적화할 수 있게 하는 프로그램을 저장할 수 있다. 메모리는 형성될 반도체 칩의 가상 레이아웃을 설계, 수정 및/또는 최적화하는데 있어서 사용자를 도와주기 위한 파라미터, 규칙 등을 저장할 수 있다. 예를 들어, 메모리는 특정 기술 또는 공정에 의해 요구되는 최소 거리가 충족됨을 보장하기 위해 사용될 수 있는 하나 이상의 설계 규칙을 저장할 수 있고, 그에 따라 형성될 반도체 칩의 가상 레이아웃을 최적화한다.
비디오 어댑터/GPU는 디스플레이(306)로부터 프로세서로의 외부 입력 및 출력을 커플링하기 위해 인터페이스를 제공한다. 디스플레이(306)는 형성될 반도체 칩의 가상 레이아웃을 디스플레이할 수 있다. 다른 디바이스가 프로세서(302)에 커플링될 수 있고, 추가의 또는 더 적은 인터페이스 카드가 이용될 수 있다. 예를 들어, 직렬 인터페이스 카드(도시되지 않음)는 프린터에 직렬 인터페이스를 제공하기 위해 사용될 수 있다.
프로세서(302)는 또한 셀룰러 통신 네트워크와 같은 네트워크와 통신가능하게 하기 위해 무선 링크, 및/또는 이더넷 케이블과 같은 유선 링크일 수 있는 네트워크 인터페이스(도시되지 않음)를 포함할 수 있다. 네트워크 인터페이스는 프로세스가 네트워크를 통해 원격 유닛과 통신하게 한다. 일 실시예에 있어서, 프로세서(302)는 로컬 영역 네트워크 또는 광역 네트워크에 커플링되어 다른 프로세서, 인터넷, 원격 저장 설비 등과 같은 원격 디바이스에 통신을 제공한다.
처리 시스템(300)은 다른 컴포넌트를 포함할 수 있다는 것을 알아야한다. 예를 들어, 처리 시스템(300)은 전원 공급 장치, 케이블, 마더보드, 착탈식 저장 매체, 케이스 등을 포함할 수 있다. 도시되지는 않았지만, 이들 다른 컴포넌트는 처리 시스템(300)의 일부로 간주된다.
일부 실시예에 있어서, 계획된 반도체 디바이스는 전도성 라인, 상호접속 라인을 포함할 수 있고, 형성될 반도체 칩의 레이아웃은 전도성 라인의 원하지 않는 부분을 제거함으로써 최적화될 수 있다. 예를 들어, 복수의 전도성 라인은 하나 이상의 라인 컷을 가질 수 있고, 일부 실시예에 있어서 도 1 내지 도 25b와 관련하여 상술된 방법을 사용하여 형성될 수 있다. 상기 라인 컷은 전도성 라인의 중간 부분에 만들어질 수 있다. 하나 이상의 라인 컷을 갖는 복수의 전도성 라인이 형성된 후에, 전도성 라인 중 하나 이상의 일부는 불필요하거나 원하지 않을 수 있다. 예를 들어, 도 32에 도시된 바와 같이, 전도성 라인(308)은 전도성 라인(308)의 제 1 단부(312)와 비아(316) 사이 및 제 2 단부(323)와 비어(318) 사이의 전기 접속을 형성하는데 사용될 수 있다. 라인 컷(320)은 비아(316)과 비아(318) 사이에 형성될 수 있다. 도 32로부터 알 수 있는 바와 같이, 라인 컷(320)과 비아(316) 사이에서 연장되는 전도성 라인(308)의 부분(322)은 사용되지 않을 수 있다[예를 들어, 전도성 라인의 이 부분(322)은 주어진 레이아웃에서 임의의 원하는 전기 접속을 위해 요구되지 않을 수 있다). 일부 디바이스들에서, 불필요하거나 원하지 않은 금속 라인은 반도체 디바이스에서 불리할 수 있다. 예를 들어, 불필요하거나 원하지 않은 금속 라인은 반도체 디바이스의 RC 성능을 저하시킬 수 있고, 그리고/또는 반도체 디바이스의 크기 및/또는 풋프린트를 불리하게 증가시킬 수 있다.
일부 실시예에 있어서, 전도성 라인은 불필요하거나 원하지 않은 라인 단부가 형성되지 않는 방식으로 형성될 수 있고, 이는 반도체 디바이스의 RC 성능을 향상시킬 수 있고/있거나 반도체 디바이스의 크기 또는 풋프린트를 감소시킬 수 있다. 도 33a는 가상 레이아웃을 가이드로 사용하여 형성될 수 있는 물리적 전도성 피처(예를 들어, 326, 332)에 비교된 가상 레이아웃(예를 들어, 324, 330)의 비교를 도시한다. 또한, 도 33a는 불필요하거나 원하지 않은 라인 단부가 형성된 반도체 디바이스에서 생략될 수 있게 함으로써, 디바이스의 RC 상수를 향상시키고 그리고/또는 반도체 디바이스의 크기 또는 풋프린트를 감소시키는, 물리적 전도성 라인(도 34 내지 도 47 참조)의 형성 동안에 사용될 수 있는 라인 컷의 타겟 컷 폭을 계산하는데 사용될 수 있는 파라미터를 나타낸다.
도 33a는 가상 레이아웃(324)을 가이드로서 아용하여 형성될 수 있는 물리적 전도성 라인(326) 위에 놓인 가상 레이아웃(324)을 도시한다. 도 33a는 또한 가상 레이아웃(330)을 가이드로서 사용하여 형성될 수 있는 물리적 전도성 라인(332) 위에 놓인 가상 레이아웃(330)을 도시한다. 물리적 전도성 라인(326)에서, 비아(328)와 라인 단부(338) 사이로 연장되는 부분은 사용되지 않으며, 제조되고 있는 반도체 디바이스에서 제거되거나 형성되지 않는 것이 유리할 것이다. 물리적 전도성 라인(332)에서, 비아(334)와 라인 단부(336) 사이에서 연장되는 부분은 사용되지 않으며, 제조되고 있는 반도체 칩에서 제거되거나 형성되지 않는 것이 유리할 것이다.
물리적 전도성 라인(326)과 물리적 전도성 라인(332) 각각에서, EN은 가상 레이아웃에서 타겟 가상 전도성 라인 컷의 폭이고, W는 가상 레이아웃(예를 들어, 328 또는 334) 내의 가상 비아의 에지와 타겟 가상 라인 컷(EN)의 가장 가까운 에지 사이의 최소 거리이다. 일부 실시예에 있어서, W는 특정 기술의 설계 규칙에 의해 규정된 파라미터이며, 예를 들어 반도체 디바이스가 가상 레이아웃을 가이드로서 사용하여 형성될 때 비아(328) 상의 물리적 전도성 라인(326) 및 비아(334) 상의 물리적 전도성 라인(332)이 반도체 디바이스를 형성하는데 사용되는 처리 기술에 의해 도입된 부정확성으로 인해 제거되지 않음을 보장하기 위한 것이다.
도 33a에 도시된 바와 같이, 예를 들어, 여러 처리 기술 또는 처리에서 사용되는 장비에서의 결함 또는 편차에 의해 도입된 부정확성으로 인해, 가상 레이아웃을 가이드로서 사용하여 형성되는 물리적 전도성 라인은 다양한 측면에서 가상 레이아웃과는 상이할 수 있다. 도 33a에서, [가상 레이아웃(324)을 가이드로서 사용하여 형성되었던] 물리적 전도성 라인(326)은 라인 단부(338)가 가상 레이아웃(324)의 계획된 라인 단부에 도달하지 않는 방식으로 형성된다. 일부 실시예에 있어서, 물리적 전도성 라인(326)의 라인 단부(338)와 가상 레이아웃(324)의 계획된 라인 단부 사이의 거리는 최대 거리(S)가 사이할 수 있다. 한편, 물리적 전도성 라인(332)은 라인 단부(336)가 가상 레이아웃(330)의 계획된 전도성 라인을 지나 최대 거리(S)로 연장되도록 형상될 수 있다. 한편, 계획 라인 단부와 실제 전도성 라인의 실제 라인 단부 사이에 +/- S 또는 2S의 변동이 존재할 수 있으며, 여기서 실제 라인 단부는 계획된 라인 단부의 양 측면 상에서 최대 거리(S)까지 형성될 수 있다. 이와 같이, 실제 라인 단부는 계획된 라인 단부의 2S의 바이어스 범위 내에 형성될 수 있다. 일부 실시예에 있어서, S는 약 0 nm 내지 약 5 nm일 수 있다.
일부 실시예에 있어서, 반도체 디바이스의 형성 중에, 계획된 라인 컷을 전도성 라인의 특정 위치와 매칭하는 것이 바람직 할 수 있다. 예를 들어, 라인(EN)의 중심 지점과 교차하도록 계획된 라인 컷의 중심 축을 배치하는 것이 바람직할 수 있다. 그러나, 본원에 논의된 처리 제한으로 인해 정확한 매칭 능력은 제한될 수 있고, 정상 처리에서 약간의 변동이 발생할 수 있다. 도 33b는 실제 디바이스의 형성에서, 계획된 라인 컷(343)의 계획된 중심 축(341)이, 계획된 라인 컷(343)을 가이드로서 사용하여 형성된 실제 라인 컷(347)의 중심 축(345)으로부터 오프셋될 수 있음을 도시한다. 오버레이 거리(V)가 정의될 수 있고, 여기서 V는 라인 컷이 실제 위치와 계획된 위치 사이에서 시프트될 수 있는 X 축을 따른 거리(도 33b에 도시됨)이다. 다시 도 33a를 참조하면, 만들어진 실제 라인 컷(340)은 중심 축(342)이 가상 라인(EN)의 중심 지점으로부터 오프셋되도록 시프트되었음을 도시된다. 도 33b를 참조하면, 실제 제조 공정에서, 라인 컷(347)은 x 축선을 따라 계획된 라인 컷트(343)의 제 1 측면에 대해 거리(V), 또는 x 축을 따라 제 2 측면까지의 거리(V)에 실제 위치될 수 있으며, 제 2 측면은 제 1 측면에 대향한다. 일부 실시예에 있어서, V는 약 0 nm 내지 약 6 nm일 수 있다. V의 값은 라인 컷(340) 및/또는 전도성 라인(326 및 332)을 형성하는데 사용된 처리 장비 및 장비에 의해 도입된 임의의 처리 제한 또는 부정확성에 의존할 수 있다.
타겟 컷팅 폭(CD)의 변동도 또한 고려될 수 있다. 예를 들어, 일부 실시예에 있어서, 타겟 커팅 폭(CD)을 갖는 라인 컷(340)이 특정 전도성 라인의 원하지 않는 라인 단부를 제거하는 것이 바람직하다는 것이 (예를 들어, 가상 레이아웃을 사용하여) 결정될 수 있다. 그러나, 라인 컷(340)이 물리적 전도성 라인의 형성에 사용될 때, 예를 들어 처리 기술의 정확성 제한 또는 처리 장비에서의 변동으로 인해, 라인 컷(340)은 타겟 컷팅 폭(CD)으로부터 약간 변경된 실제 컷팅 폭을 가질 수 있다. 일부 실시예에 있어서, 실제 컷팅 폭은 Z의 양만큼(도시되지 않음) 타겟 컷팅 폭(CD)보다 넓을 수 있다. 일부 실시예에 있어서, 실제 컷팅 폭은 타겟 컷팅 폭(CD)보다 Z의 양만큼 얇을 수 있다. 그와 같이, +/- Z 또는 2Z의 컷팅 폭 변동이 고려될 수 있다. 일부 실시예에 있어서, Z는 약 0 nm 내지 약 1 nm일 수 있다.
일부 실시예에 있어서, 최적 컷팅 폭(CD)은 상기 파라미터에 따라 결정될 수 있다. 최적 컷팅 폭(CD)은 다음의 관계식에 따라 결정될 수 있다: Cut CD = 2X+S+2*(Z^2+V^2)^0.5,
여기서, 2X는 EN, 가상 레이아웃에서 제거하기를 원하는 가상 전도성 라인의 타겟 길이이고, S는 바이어스 범위(2S)의 절반이고, Z는 컷팅 폭 변동(2Z)의 절반이고, V는 라인 컷이 실제 위치와 계획된 위치 사이에서 시프트될 수 있는 거리이다. 결정된 최적 컷팅 폭(CD)은 후술하는 바와 같이(도 34 내지 도 47 참조) 사용되지 않은 라인 단부가 제거된 전도성 라인의 형성에서 사용될 수 있다. 이 관계를 이용하여 결정된 컷팅 폭(CD)을 갖는 라인 컷을 사용하여 형성된 전도성 라인은 전도성 라인을 형성하는 동안 더 넓은 공정 윈도우를 가질 수 있다.
도 34 내지 도 47은 일부 실시예에 따른 전도성 라인의 형성을 도시한다. 도 34에서, 필름 스택(415)은 반도체 기판(402) 위에 형성된다. 필름 스택(415)은 반도체 기판(402) 위에 형성된 유전체 층(404), 유전체 층(404) 위에 형성된 유전체 층(406), 유전체 층(406) 위에 형성된 하드 마스크 층(408), 하드 마스크 층(408) 위에 형성된 제 2 캡(cap) 층(410), 제 2 캡 층(410) 위에 형성된 에칭 정지 층(412), 및 에칭 정지 층(412) 위에 형성된 제 1 캡 층(414)을 포함한다. 각 층은 이하 상세히 논의된다.
도 34에 나타낸 바와 같이, 필름 스택(415)은 반도체 기판(402) 위에 형성된다. 반도체 기판(402)은 실리콘과 같은 반도체 재료로 형성되거나, 도핑되거나 도핑되지 않거나, 또는 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성 층일 수 있다. 반도체 기판(402)은 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 기판 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 트랜지스터, 다이오드, 캐패시터, 레지스터 등과 같은 디바이스(도시되지 않음)는 반도체 기판(402)의 활성 표면 내에 그리고/또는 활성 표면 상에 형성될 수 있다. 하나 이상의 상호접속 라인 및/또는 비아(도시되지 않음)이 반도체 기판(402) 내에 포함될 수 있다. 예를 들어, 비아(416)는 예를 들어 하나 이상의 전도성 라인(도시되지 않음) 및/또는 하나 이상의 전도성 비아(도시되지 않음)을 사용하여 반도체 기판(402) 내의 하나 이상의 디바이스(도시되지 않음)에 전기적으로 접속될 수 있다.
유전체 층(404)은 반도체 기판(402) 위에 형성된다. 일부 실시예에 있어서, 유전체 층(404)은 금속간 유전체(inter-metal dielectric; IMD) 층이다. 이러한 실시예에 있어서, 유전체 층(404)은 예를 들어 3.8보다 작은, 약 3.0보다 작은, 또는 약 2.5보다 작은 유전 상수(k 값)를 갖는 로우-k 유전체 재료를 포함한다. 대안의 실시예에 있어서, 유전체 층(404)은 3.8보다 큰 k 값을 갖는 하이-k 유전체 재료를 포함하는 IMD 층이다. 다른 재료가 사용될 수 있다.
도 34에 도시된 바와 같이, 비아(416)는 유전체 층(404) 위에 형성된다. 일부 실시예에 있어서, 비아(416)는 유전체층(406) 내에 형성될 전도성 라인(도 47 참조)으로부터 반도체 기판(402) 내의 디바이스(도시되지 않음)로의 전기적 접속을 제공할 수 있다. 비아(416)는 예를 들어 본원에 기재된 리소그래피 절차와 같은 허용가능한 리소그래피 절차를 사용하여 유전체 층(404)에 개구부를 형성함으로써 형성될 수 있다. 하나 이상의 라이너가 개구부 내에 퇴적될 수 있다. 그 후, 전도성 재료가 예를 들어 도금 공정을 사용하여 하나 이상의 라이너 상의 개구부 내에 퇴적될 수 있다. 도금 공정이 완료된 후에, 과도한 전도성 재료는 개구부를 과잉 충전할 수 있고, 유전체 층(404)(도시되지 않음)의 상단 표면을 따라 연장될 수 있다. 도 34에 도시된 바와 같이, 화학 기계적 연마 공정과 같은 평탄화 공정이 과잉 전도성 재료를 제거하고 비아(416)의 상단 표면을 유전체 층(404)의 상단 표면과 같은 레벨이 되도록 하기 위해 사용될 수 있다. 다른 공정이 사용될 수 있다.
유전체 층(406)은 유전체 층(404) 위에 형성된다. 일부 실시예에 있어서, 전도성 라인은 유전체 층(404) 내에 형성될 것이다. 전도성 라인은 원하지 않는 라인 단부가 형성되지 않는 방식으로 형성될 수 있다. 유전체 층(406)은 유전체 층(404)과 관련하여 설명된 동일한 또는 유사한 공정을 사용하여 형성될 수 있다. 일부 실시예에 있어서, 유전체 층(404)은 유전체 층(406)과 동일한 재료 조성을 가진다. 다른 실시예에 있어서, 유전체 층(404)은 유전체 층(406)과 상이한 재료 조성을 가진다.
하드 마스크 층(408)은 유전체 층(406) 위에 형성된다. 하드 마스크 층(408)은 금속[예를 들어, 티타늄 질화물, 티타늄, 탄탈룸 질화물, 탄탈룸, 금속 도핑 카바이드(예를 들어, 텅스텐 카바이드) 등] 및/또는 준금속(예를 들어, 실리콘 질화물, 붕소 질화물, 실리콘 카바이드 등)을 포함한 재료로 형성될 수 있고, PVD, 무선 주파수 PVD (RFPVD), 원자 층 증착(ALD) 등에 의해 형성될 수 있다. 다른 공정 및 재료가 사용될 수 있다. 후속 공정 단계들에서, 패턴은 하드 마스크 층(408) 상에 형성된다(도 44a 및 도 44b 참조). 그 후, 하드 마스크 층(408)은 유전체 층(406)을 에칭하기 위한 에칭 마스크로서 사용된다.
제 2 캡 층(410)은 하드 마스크 층(408) 위에 형성된다. 제 2 캡 층(410)은 보로포스포실리케이트 테트라에틸오르토실리케이트(BPTEOS) 또는 도핑되지 않은 테트라에틸오르토실리케이트(TEOS) 산화물 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 일부 실시예에 있어서, 제 2 캡 층(410)은 저온 산화물(LTO)이다. 본원에 사용된 바와 같이, 용어 "LTO"는 비교적 낮은 공정 온도(예를 들어, 200 ℃ 이하)를 사용하여 퇴적된 산화물을 말한다. 제 2 캡 층(410)은 PVD, CVD, ALD, 스핀-온 코팅 등에 의해 형성될 수 있다. 다른 공정 및 재료가 사용될 수 있다.
에칭 정지 층(412)은 제 2 캡 층(410) 위에 형성된다. 일부 실시예에 있어서, 에칭 정지층은 SiC, SiOCx, SiN, SiONx 등을 사용하여 형성될 수 있다. 에칭 정지 층(412)은 제 1 캡 층(414)에 대해 높은 에칭 선택도를 갖는 적합한 재료로 형성될 수 있다. 에칭 정지 층(412)은 PVD, CVD, ALD, 스핀-온 코팅 등에 의해 형성될 수 있다. 다른 공정 및 재료가 사용될 수 있다.
제 1 캡 층(414)은 에칭 정지 층(412) 위에 형성된다. 제 1 캡 층(414)은 BPTEOS 또는 도핑되지 않은 TEOS 산화물 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 일부 실시예에 있어서, 제 1 층(414)은 LTO이다. 제 1 캡 층(414)은 제 2 캡 층(410)과 동일한 재료를 사용하여 형성된다. 다른 실시예에 있어서, 제 1 캡 층(414)은 제 2 캡 층(410)과 상이한 재료로 형성된다. 제 1 캡 층(414)은 PVD, CVD, ALD, 스핀-온 코팅 등에 의해 형성될 수 있다. 다른 공정 및 재료가 사용될 수 있다.
도 35에서, 제 1 캡 층(414)이 개구부(418)를 형성도록 패터닝된다. 개구부(418)는 마스크(420)가 형성될 유전체 층(406)의 영역 위에 놓인다(도 37 참조). 개구부(418)는 상기 도 33과 관련하여 설명된 바와 같이 결정되는 타겟 폭(CD)을 가질 수 있다. 개구부(418)는 예를 들어, 본원에 설명된 바와 같은 수용가능한 리소그래피 공정을 사용하여 형성될 수 있다.
도 36에서, 마스크 재료(421)는 제 1 캡 층(414) 위와 개구부(418) 내에 배치됨으로써 개구부(418)를 마스크 재료(421)로 충전한다. 일부 실시예에 있어서, 마스크 재료(421)는 SiOx, SiNx, SiCx, 금속 산화물, 금속 질화물 등을 포함한다. 일부 실시예에 있어서, 마스크 재료(421)는 하드 마스크 층(408)의 재료에 대해 높은 에칭 선택도를 갖는 임의의 적합한 무기 재료를 포함할 수 있다. 마스크 재료(421)는 PVD, CVD, ALD, 스핀-온 코팅 등에 의해 형성될 수 있다. 다른 공정 및 재료가 사용될 수 있다.
도 37에서, 마스크 재료(421)의 과잉 부분이 제거되어 마스크(420)를 형성한다. 일부 실시예에 있어서, 마스크 재료의 과잉 부분은 화학 기계적 연마 공정과 같은 그라인딩 공정을 사용하여 제거될 수 있다. 다른 실시예에 있어서, 마스크 재료(420)의 과잉 부분을 제거하기 위해 에칭 공정이 사용될 수 있다. 마스크 재료(420)의 과잉 부분이 제거된 후에, 마스크(420)의 상단 및 하단 표면은 제 1 캡 층(414)의 상단 및 하단 표면과 평면이다. 다른 공정 및 재료가 사용될 수 있다.
도 37에 도시된 바와 같이, 제 1 캡 층(414) 및 마스크(420)는 두께(T1)을 가지며, 에칭 정지 층(412)은 두께(T2)를 가진다. 일부 실시예에 있어서, T1은 컷팅 폭(CD)의 절반 이상이고, 컷팅 폭(CD)은 도 33a 및 도 33b와 관련하여 설명된 바와 같이 결정된다. 다르게 말하면, 일부 실시예에 있어서 T1 = 0.5*CD이다. 일부 실시예에 있어서, T1 및 T2의 조합된 두께는 다음 관계식을 만족한다:
T1+T2 = T3*(1+타겟 OE %/sel(하드 마스크 층(408)/에칭 정지 층(412)),
여기서, T1은 제 1 캡층(414)의 두께, T2는 에칭 정지 층(412)의 두께, T3는 하드 마스크 층(408)의 두께, 타겟 OE%는 반도체 디바이스의 제조에 사용된 타겟 과잉 에칭 퍼센티지, sel(하드 마스크 층(408)/에칭 정지 층(412))은 에칭 정지 층(412)과 비교한 하드 마스크 층(408)의 에칭 선택도이다. 상기 관계가 충족되는 경우, 하드 마스크 층이 에칭될 때(도 44a 및 도 44b 참조), 마스크 층(420), 에칭 정지 층(412) 및 제 1 캡 층(414)이 소모될 것이다. 마스크 층(420), 에칭 정지 층(412), 및 제 1 캡 층(414)의 소비 때문에, 에칭 공정이 종료된 후의 하드 마스크 층(408) 및 제 2 캡 층(410)은 실질적으로 균일 한 높이를 가진다. 이와 같이, 전도성 라인을 형성하기 위한 유전체 층(406)의 후속 에칭은 더 적은 실패를 가지고 더 신뢰성 있게 수행될 수 있고, 그리고/또는 에칭 윈도우가 유지되고 바람직하지 않게 감소되지 않을 수 있어, 유전체 층(406) 내의 개구부를 전도성 재료로 충전하는 것이 어려울 수 있다.
도 38에서, 삼중층 마스킹 층(422)은 제 1 캡 층(414) 및 마스크(420) 위에 형성된다. 삼중층은 하단 층(또한 때때로 하부 층이라 함)(422), 하단 층(422) 위의 중간 층(424) 및 중간 층(424) 위의 상단층(426)을 포함한다. 일부 실시예에 따라, 상단 층(426)은 포토레지스트로 형성될 수 있다. 포지티브 또는 네가티브 감광성 재료가 사용될 수 있다. 중간 층(424)은 질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 실리콘 산질화물), 산화물(예를 들어, 실리콘 산화물), 실리콘 리치 포토레지스트 등일 수 있는 무기 재료로 형성될 수 있다. 하단 층(422)은 폴리머 또는 반사 방지형 재료일 수 있다. 중간 층(424)은 상부 층(426) 및 하단 층(422)에 대해 높은 에칭 선택도를 가질 수 있다. 따라서, 상부 층(426)은 중간 층(424)을 패터닝하기 위한 에칭 마스크로서 사용될 수 있고, 중간 층(424)은 하단 층(422)을 패터닝하기 위한 에칭 마스크로서 사용될 수 있다. 다른 재료가 사용될 수 있다.
도 39에서, 상부 층(426)은 개구부(428 및 429)를 형성하도록 패터닝된다. 개구부(429)는 유전체 층(406) 내에 형성될 전도성 라인의 패턴을 가진다. 개구부(428)는, 마스크(420)와 함께, 유전체층(406)이 형성될 또다른 전도성라인의 패턴을 가진다. 도 39에 도시된 바와 같이, 개구부(428)는, 예를 들어 처리 기술의 정확성 제한 또는 반도체를 형성하는데 사용된 장비의 변동으로 인해, 마스크(420)의 측벽으로부터 오프셋된 측벽을 가질 수 있다.
이어서, 도 40을 참조하면, 상부 층(426)의 패턴이 중간 층(424)으로 전사되도록, 패터닝된 상부 층(426)을 에칭 마스크로서 사용되어 중간 층(424)이 에칭된다.
도 41을 참조하면, 중간 층(424)이 에칭된 후에, 하단 층(422)이 패터닝되고, 여기서 중간 층(424)이 에칭 마스크로서 사용된다. 하단 층 (422)의 패터닝 동안, 상부 층(426)이 소모될 수 있다. 하단 층(422)의 패터닝은 마스크 (420)의 상단 표면의 일부분 및 제 1 캡 층(414)의 상단 표면의 일부분을 노출시킨다. 하단 층 (422)을 패터닝한 후에, 중간 층(424)의 임의의 남아있는 부분이 제거될 수 있다.
도 42에서, 그 후 하단 층(422)은 하부 제 1 캡 층(414), 에칭 정지 층(412), 및 제 2 캡 층(410)을 에칭하기 위한 에칭 마스크로서 사용된다. 습식 에칭 또는 건식 에칭과 같은 임의의 적합한 에칭 공정이 사용될 수 있다. 일부 실시예에 있어서, 에칭 공정은 이방성이다. 도 42에 도시된 바와 같이, 마스크(420)는 마스크(420) 아래에 있는 에칭 정지 층(412) 및 제 2 캡 층(410)의 부분(440)이 에칭되는 것을 방지한다. 이와 같이, 후속하여 개구부(428) 내에 형성되는 전도성 라인은 마스크(420)의 형성없이 가질 수 있는 더 작은 치수를 가질 것이다. 따라서, 라인 단부(예를 들어, 사용되지 않는 라인 단부)는 형성되지 않는다.
도 43을 참조하면, 제 1 캡 층(414), 에칭 정지 층(412) 및 제 2 캡 층(410)의 패터닝 후에, 하단 층(422)의 남아있는 부분은 예를 들어 애싱 공정에서 제거된다. 일부 실시예에 있어서, 제 1 캡 층(414), 에칭 저지 층(412) 및 제 2 캡 층(410)의 패터닝은 하단 층을 소비하고, 하단 층(422)을 제거하는 별도의 단계는 생략될 수 있다.
이어서, 하드 마스크 층(408)은 에칭됨으로써 개구부(428 및 429)를 하드 마스크 층(408) 내로 연장시킨다. 도 44a 및 도 44b는 하드 마스크 층(408)이 에칭된 후의 반도체 디바이스(400)의 평면도 및 단면도를 도시한다. 도 44a의 단면도는 도 44b의 평면도에 도시된 라인 A-A'를 따라 취한 것이다. 습식 에칭 또는 건식 에칭과 같은 임의의 적합한 에칭 공정이 마스크 층(408)에 사용될 수 있다. 일부 실시예에 있어서, 에칭 공정은 이방성이다. 마스크 층(408)의 에칭 동안에, 마스크 층(420), 에칭 정지 층(412) 및 제 1 캡 층(414)이 소비된다. 마스크 층(420), 에칭 정지 층(412), 및 제 1 캡 층(414)의 소비 때문에, 에칭 공정이 종료된 후의 하드 마스크 층(408) 및 제 2 캡 층(410)은 실질적으로 균일 한 높이를 가진다. 이와 같이, 전도성 라인을 형성하기 위한 유전체 층(406)의 후속 에칭은 더 적은 실패를 가지고 더 신뢰성 있게 수행될 수 있고, 그리고/또는 에칭 윈도우가 유지되고 바람직하지 않게 감소되지 않을 수 있어, 유전체 층(406) 내의 개구부를 전도성 재료로 충전하는 것이 어려울 수 있다.
도 45a 및 도 45b에서, 하드 마스크 층(408)을 에칭 마스크로서 사용하여 유전체 층(406)이 에칭된다. 에칭 공정은 개구부(428 및 429)를 유전체 층(406) 내로 연장시킨다. 임의의 적한한 에칭 공정이 사용될 수 있다. 일부 실시예에 있어서, 에칭 공정은 이방성이다. 유전체 층(406)의 에칭은 유전체 층(404) 및 비아(416)의 상단 표면을 노출시킨다. 비아(416)는 도 45b에서 직사각형의 상면도를 갖지만, 다른 실시예에서 비아(416)는 원형, 타원형, 다각형, 정사각형 등을 포함한 임의의 적합한 형상을 가질 수 있다.
도 46에서, 개구부(428 및 429)는 전도성 재료(430)로 충전된다. 예를 들어, 일부 실시예에 있어서, 하나 이상의 라이너(도시되지 않음)가 개구부(428 및 429) 내와 하드 마스크 층(408)의 상단 표면 상에 퇴적될 수 있다. 라이너는 TiO, TiN, TaO, TaN 등을 포함할 수 있고, 확산 배리어, 접착 및/또는 시드 층을 제공할 수 있다. 라이너는 PVD, CVD, ALD 등과 같은 임의의 적합한 공정을 사용하여 퇴적될 수 있다. 그 후, 개구부(428 및 429)의 나머지는 예를 들어 도금 공정을 사용하여 전도성 재료(430)로 충전될 수 있다. 라이너 및/또는 전도성 재료(430)는 비아(416)와 접촉한다. 구리 또는 또다른 금속과 같은 임의의 적합한 전도성 재료(430)가 사용될 수 있다. 결과의 구조물이 도 46에 도시된다.
도 47에서, 과잉 전도성 재료(430)는 예를 들어 화학 기계적 연마 공정과 같은 연삭 공정을 사용하여 제거된다. 연삭 공정은 또한 하드 마스크 층(408)의 남아있는 부분을 제거할 수 있다. 연삭 공정이 완료된 후에, 유전체 층(406) 내에 전도성 라인(444)이 형성되었다. 전도성 라인(444)의 상단 표면은 유전체 층(406)의 상단 표면과 평면이다. 마스크(420)의 사용으로 인해, 전도성 라인(444A)은 마스크(420)가 사용되지 않은 경우 전도성 라인(444A)이 가질 수 있는 길이에 비해 감소된 길이를 가진다. 영역(442)은 마스크(420)없이 형성되었지만 반도체 디바이스(400) 내에 형성되지 않았을 전도성 라인(444A)의 섹션을 나타낸다.
후속 공정에서, 전도성 라인의 유무에 관계없이 유전체 층(406) 위에 추가의 유전체 층이 형성될 수 있다. 외부 콘택이 반도체 디바이스(400) 위에 형성되어, 반도체 디바이스(400)가 추가 디바이스에 전기적 그리고/또는 물리적으로 접속될 수 있게 한다.
도 48은 일부 실시예에 따른 방법을 도시한다. 단계(502)에서, 예를 들어 도 33a 및 도 33b와 관련하여 논의 된 바와 같이, 라인 컷의 최적 폭이 결정된다. 단계(504)에서, 예를 들어 도 35에 도시된 바와 같이, 최적 폭을 갖는 개구부가 제 1 캡 층 내에 패터닝된다. 단계(506)에서, 개구부는 예를 들어도 36에 도시된 바와 같이 마스크 재료로 충전된다. 단계(508)에서, 예를 들어 도 37에 도시된 바와 같이 마스크 재료가 평탄화된다. 단계(510)에서, 예를 들어 도 38 내지 도 41에 도시된 바와 같이 포토레지스트가 퇴적되고 패터닝되어 개구부를 형성한다. 단계(512)에서, 예를 들어 도 42에 도시된 바와 같이, 마스크를 사용하여 에칭 공정이 수행된다. 단계 (514)에서, 예를 들어 도 44a 및 도 44b에 도시된 바와 같이 하드 마스크 층이 패터닝된다. 단계(516)에서, 예를 들어 도 45a 및 도 45b에 도시된 바와 같이 유전체 층은 패터닝된 하드 마스크를 사용하여 패터닝된다. 단계 (518)에서, 예를 들어도 46에 도시된 바와 같이, 유전체 층 내의 개구부는 전도성 재료로 충전된다. 단계 (520)에서, 예를 들어 도 47에 도시된 바와 같이 전도성 재료가 평탄화된다.
본원에 기재된 바와 같이, 반도체 디바이스 및 반도체 디바이스를 형성하기 위한 방법이 일부 실시예에 따라 제공된다. 패터닝 공정이 반도체 디바이스의 타겟 층 내에 라인을 패터닝하기 위해 수행된다. 일부 실시예에 있어서, 유전체 층은 포토리소그래피를 이용하여 패터닝되고, 패터닝된 희생 재료(때때로, 리버스 재료라 불림)는 패터닝된 유전체 층 위에 형성된다. 희생 재료가 형성된 후에, 희생 재료는 희생 재료 내에 개구부를 형성함으로써 패터닝된다. 패터닝된 유전체 층 및 희생 재료는 하부 마스크 층을 패터닝하기 위해 사용되고, 결국 단일 패터닝 공정을 사용하여 타겟 층을 패터닝하기 위해 사용된다. 후속하여, 전도성 재료(들)가 로우-k 유전체 층의 개구부 내에 충전되어 상호접속 라인을 정의할 수 있고, 상호접속 라인은 패터닝된 희생 재료에 의해 정의된 바와 같은 라인 컷을 갖는다. 전도성 라인은 다른 유사한 패터닝 공정을 사용하여 달성 가능한 것보다 미세한 피치를 가질 수 있거나, 상호접속 라인은 단순화된 패터닝 공정을 사용하여 더 미세한 피치로 형성될 수 있다. 예를 들어, 타겟 층을 패터닝하기 위해 단일 패터닝 공정을 사용하여 하나 이상의 라인 컷을 갖는 미세 피치 전도성 라인을 형성하도록 타겟 층이 패터닝될 수 있다. 타겟 층은 본원에 설명된 바와 같이 단일 패터닝 공정에서 그리고/또는 단순화된 공정을 사용하여 패터닝되기 때문에, 증가된 패턴 정확성이 성취될 수 있다. 이와 같이, 다수의 상호접속 라인은 동일한 치수 또는 실질적으로 동일한 치수를 갖도록 형성될 수 있고, 이는 상호접속 라인의 저항의 더 큰 제어를 가능하게 한다.
일부 실시예에 있어서, 라인 단부의 라인 컷의 타겟 폭은 예를 들어 본원에서 기재된 바와 같은 가상 레이아웃을 사용하여 결정될 수 있다. 마스크는 결정된 최적 폭을 사용하여 반도체 디바이스를 형성하는 동안 형성될 수 있다. 마스크는 마스크 아래에 놓인 유전체 층의 영역의 패터닝을 방지할 수 있으며, 그에 따라 후속 공정 동안 라인 단부가 유전체 층에 형성되는 것을 방지한다. 본원에 기재된 바와 같이, 반도체 디바이스의 RC 성능은 개선될 수 있고 그리고/또는 디바이스에 요구되는 크기 또는 풋프린트가 감소될 수 있다.
방법이 일부 실시예에 따라 제공된다. 방법은 타겟 층 위에 제 1 마스크 층을 형성하는 단계를 포함한다. 방법은 또한 제 1 마스크 층 위에 복수의 스페이서를 형성하는 단계를 포함한다. 방법은 또한 복수의 스페이서 위에 제 2 마스크 층을 형성하고 제 2 마스크 층을 패터닝하여 제 1 개구부를 형성하는 단계를 포함하고, 평면도에서 개구부의 장축은 복수의 스페이서 중의 스페이서의 장축에 수직인 방향으로 연장된다. 방법은 또한 개구부 내에 희생 재료을 퇴적하는 단계를 포함한다. 방법은 또한 희생 재료를 패터닝하는 단계를 포함한다. 방법은 또한 복수의 스페이서 및 패터닝된 희생 재료를 사용하여 제 1 마스크 층을 에칭하는 단계를 포함한다. 방법은 또한 에칭된 제 1 마스크 층을 사용하여 타겟 층을 에칭하여 타겟 층 내에 제 2 개구부를 형성하는 단계를 포함한다. 방법은 또한 타겟 층 내의 제 2 개구부를 전도성 재료로 충전하는 단계를 포함한다. 일실시예에 있어서, 희생 재료를 패터닝하는 단계는 극자외선 포토리소그래피 공정을 이용하여 희생 재료를 패터닝하는 단계를 포함한다. 일실시예에 있어서, 복수의 스페이서 중 인접한 스페이서 사이의 갭은 85.5 m 이하의 피치를 가진다. 일실시예에 있어서, 희생 재료는 제 1 마스크 층을 형성하기 위해 사용되는 재료에 대해 높은 에칭 선택도를 갖는 무기 재료를 포함한다. 일실시예에 있어서, 희생 재료는 금속 산화물 또는 금속 질화물이다. 일실시예에 있어서, 방법은 또한 재료를 평탄화하는 단계를 포함하고, 평탄화 후에 희생 재료의 상단 표면은 복수의 스페이서의 상단 표면과 같은 레벨이다. 일실시예에 있어서, 희생 재료가 패터닝된 후에, 희생 재료는 인접한 스페이서 사이의 하나 이상의 갭 위에 놓인다. 일실시예에 있어서, 타겟 층 위에 복수의 스페이서를 형성하는 단계는, 페이서 층 위에 삼중층(tri-layer)을 형성하는 단계; 소그래피를 사용하여 삼중층 중 상단 층을 패터닝하는 단계; 패터닝된 상단 층을 통해 삼중층 중 중간 층을 에칭하는 단계; 중간 층을 통해 삼중층 중 하단 층을 에칭하는 단계; 하단 층을 통해 스페이서 층을 에칭함으로써 복수의 스페이서를 형성하는 단계를 포함한다. 일실시예에 있어서, 방법은 또한 도성 재료를 평탄화하여 복수의 상호접속 라인을 형성하는 단계를 포함하고, 복수의 상호접속 라인 중 2개의 인접한 상호접속 라인은 2개의 인접한 상호접속 라인을 분리시키는 물리적인 갭을 가지고, 갭은 희생 재료를 패터닝한 후에 남아있는 희생 재료의 부분 아래에 놓인 영역 내에 배치된다.
방법은 일부 실시예에 따라 제공된다. 방법은 캡 층 위에 제 1 캡 층을 형성하는 단계를 포함하고, 2 캡 층은 제 1 마스크 층 위에 있고, 제 1 마스크 층은 유전체 층 위에 있다. 방법은 또한 제 1 캡 층 내의 개구부를 패터닝하는 단계를 포함하고, 개구부는 타겟 폭을 가진다. 방법은 또한 개구부를 제 1 재료로 충전하여 마스킹 요소를 형성하는 단계를 포함한다. 바업은 또한 제 1 캡 층 위에 제 2 마스크 층을 형성하고 제 2 마스크 층을 패터닝하여 제 1 마스크를 형성하는 단계를 포함하고, 제 1 마스크는 복수의 개구부를 포함한다. 방법은 또한 제 1 마스크 및 마스킹 요소를 사용하여 제 1 캡 층 및 제 2 캡 층을 에칭하는 단계를 포함하고, 마스킹 요소는 제 2 캡 층의 부분이 에칭되는 것을 방지한다. 방법은 또한 제 2 캡 층을 통해 제 1 마스크 층을 패터닝하여 제 2 마스크를 형성하는 단계를 포함한다. 방법은 또한 제 2 마스크를 통해 유전체 층을 패터닝하는 단계를 포함하고, 유전체 층의 패터닝은 유전체 층 아래에 놓인 전도성 피처를 노출시킨다. 방법은 또한 유전체 층 내에 전도성 라인을 형성하는 단계를 포함하고, 전도성 라인은 전도성 피처와 접촉한다. 일실시예에 있어서, 개구부의 타겟 폭은 다음과 같고: 2X+S+2*(Z^2+V^2)^0.5; 여기서, 2X는 가상 레이아웃에서의 상기 개구부의 타겟 폭이고, S는 바이어스 범위(2S)의 절반이고, Z는 커팅 폭 변동(2Z)의 절반이며, V는 실제 위치와 계획된 위치 사이에서 라인 컷이 시프트될 수 있는 거리이다. 일실시예에 있어서, 개구부의 타겟 폭은 처리 시스템을 사용하여 형성될 반도체 디바이스를 가상 설계함으로써 결정된다. 일실시예에 있어서, 마스킹 요소는 제 2 마스크 층의 재료에 대해 높은 에칭 선택도를 갖는 무기 재료로 형성된다. 일실시예에 있어서, 제 1 캡 층의 두께는 개구부의 타겟 폭의 절반 이상이다. 일실시예에 있어서, 에칭 정지 층이 제 1 캡 층과 상기 제 2 캡 층 사이에 배치되고, 제 1 캡 층 및 에칭 정지 층의 조합된 두께는 다음의 관계를 충족하고: T1+T2 = T3*(1+타겟 OE%/SEL); 여기서, T1은 제 1 캡 층의 두께이고, T2는 에칭 정지 층의 두께이며, T3은 제 2 마스크층의 두께이며, 타겟 OE%는 처리 기술에 대한 타겟 과잉 에칭 퍼센티지이고, SEL은 에칭 정지 층에 대한 제 2 마스크 층의 에칭 선택도이다. 일실시예에 있어서, 마스킹 요소는 제 2 마스크 층의 패터닝 동안 소모된다.
디바이스는 일부 실시예에 따라 제공된다. 디바이스는 유전체 층을 포함한다. 디바이스는 또한 유전체 층을 통해 연장되는 전력 레일을 포함하고, 전력 레일의 측벽은 하나 이상의 킹크(kink)를 포함한다. 디바이스는 또한 전력 레일의 제 1 측면 상의 유전체 층 내의 제 1 그룹의 상호접속 라인을 포함한다. 디바이스는 또한 전력 레일의 제 1 측면 상의 유전체 층 내의 제 2 그룹의 상호접속 라인을 포함하고, 하나 이상의 킹크 중 제 1 킹크는 제 1 그룹의 상호접속 라인과 제 2 그룹의 상호접속 라인 사이에서 측면 방향으로 위치결정된다. 일실시예에 있어서, 제 1 그룹의 상호접속 라인과 제 2 그룹의 상호접속 라인 사이의 간격은 85.5 nm 이하이다. 일실시예에 있어서, 디바이스는 또한 전력 레일의 제 2 측면 상의 유전체층 내의 제 3 그룹의 상호접속 라인을 포함하고, 제 2 측면은 제 1 측면과 대향하고 있고, 제 1 그룹의 상호접속 라인의 상호접속 라인의 크기는 제 2 그룹의 상호접속 라인의 상호접속 라인의 크기와 동일하며, 제 1 그룹의 상호접속 라인의 측벽은 제 2 그룹의 상호접속 라인의 측벽과 정렬된다. 일실시예에 있어서, 전력 레일에 대한 모든 접촉은 전력 레일의 에지로부터 최소 거리 이격된다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 방법에 있어서,
타겟 층 위에 제 1 마스크 층을 형성하는 단계;
상기 제 1 마스크 층 위에 복수의 스페이서를 형성하는 단계;
상기 복수의 스페이서 위에 제 2 마스크 층을 형성하고 상기 제 2 마스크 층을 패터닝하여 제 1 개구부를 형성하는 단계 - 평면도에서 상기 개구부의 장축은 상기 복수의 스페이서 중의 스페이서의 장축에 수직인 방향으로 연장됨 - ;
상기 개구부 내에 희생 재료을 퇴적하는 단계;
상기 희생 재료를 패터닝하는 단계;
상기 복수의 스페이서 및 상기 패터닝된 희생 재료를 사용하여 상기 제 1 마스크 층을 에칭하는 단계;
상기 에칭된 제 1 마스크 층을 사용하여 타겟 층을 에칭하여 상기 타겟 층 내에 제 2 개구부를 형성하는 단계;
상기 타겟 층 내의 상기 제 2 개구부를 전도성 재료로 충전하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 희생 재료를 패터닝하는 단계는 극자외선 포토리소그래피 공정 또는 액침 노광 공정을 이용하여 상기 희생 재료를 패터닝하는 단계를 포함하는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 복수의 스페이서 중 인접한 스페이서 사이의 갭은 85.5 nm 이하의 피치를 갖는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 희생 재료는 상기 제 1 마스크 층을 형성하기 위해 사용되는 재료에 대해 높은 에칭 선택도를 갖는 무기 재료를 포함하는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 희생 재료는 금속 산화물, 무기 산화물, 또는 금속 질화물인 것인 방법.
실시예 6. 실시예 1에 있어서,
상기 희생 재료를 평탄화하는 단계
를 더 포함하고, 상기 평탄화 후에 상기 희생 재료의 상단 표면은 상기 복수의 스페이서의 상단 표면과 같은 레벨인 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 희생 재료가 패터닝된 후에, 상기 희생 재료는 인접한 스페이서 사이의 하나 이상의 갭 위에 놓이는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 타겟 층 위에 복수의 스페이서를 형성하는 단계는,
스페이서 층 위에 삼중층(tri-layer)을 형성하는 단계;
리소그래피를 사용하여 상기 삼중층 중 상단 층을 패터닝하는 단계;
상기 패터닝된 상단 층을 통해 상기 삼중층 중 중간 층을 에칭하는 단계;
상기 중간 층을 통해 상기 삼중층 중 하단 층을 에칭하는 단계;
상기 하단 층을 통해 상기 스페이서 층을 에칭함으로써 상기 복수의 스페이서를 형성하는 단계를 포함하는 것인 방법.
실시예 9. 실시예 1에 있어서, 상기 전도성 재료를 평탄화하여 복수의 상호접속 라인을 형성하는 단계를 더 포함하고, 상기 복수의 상호접속 라인 중 2개의 인접한 상호접속 라인은 상기 2개의 인접한 상호접속 라인을 분리시키는 물리적인 갭을 가지고, 상기 갭은 상기 희생 재료를 패터닝한 후에 남아있는 상기 희생 재료의 부분 아래에 놓인 영역 내에 배치되는 것인 방법.
실시예 10. 방법에 있어서,
제 2 캡(cap) 층 위에 제 1 캡 층을 형성하는 단계 - 상기 제 2 캡 층은 제 1 마스크 층 위에 있고, 상기 제 1 마스크 층은 유전체 층 위에 있음 - ;
상기 제 1 캡 층 내의 개구부를 패터닝하는 단계 - 상기 개구부는 타겟 폭을 가짐 - ;
상기 개구부를 제 1 재료로 충전하여 마스킹 요소를 형성하는 단계;
상기 제 1 캡 층 위에 제 2 마스크 층을 형성하고 상기 제 2 마스크 층을 패터닝하여 제 1 마스크를 형성하는 단계 - 상기 제 1 마스크는 복수의 개구부를 포함함 - ;
상기 제 1 마스크 및 상기 마스킹 요소를 사용하여 상기 제 1 캡 층 및 상기 제 2 캡 층을 에칭하는 단계 - 상기 마스킹 요소는 상기 제 2 캡 층의 부분이 에칭되는 것을 방지함 - ;
상기 제 2 캡 층을 통해 상기 제 1 마스크 층을 패터닝하여 제 2 마스크를 형성하는 단계;
상기 제 2 마스크를 통해 상기 유전체 층을 패터닝하는 단계 - 상기 유전체 층의 패터닝은 상기 유전체 층 아래에 놓인 전도성 피처를 노출시킴 - ; 및
상기 유전체 층 내에 전도성 라인을 형성하는 단계 - 상기 전도성 라인은 상기 전도성 피처와 접촉함 -
를 포함하는 방법.
실시예 11. 실시예 10에 있어서, 상기 개구부의 타겟 폭은 다음과 같고:
2X+S+2*(Z^2+V^2)^0.5
여기서, 2X는 가상 레이아웃에서의 상기 개구부의 타겟 폭이고, S는 바이어스 범위(2S)의 절반이고, Z는 커팅 폭 변동(2Z)의 절반이며, V는 실제 위치와 계획된 위치 사이의 라인 컷의 허용오차(tolerance)를 정의하는 것인 방법.
실시예 12. 실시예 11에 있어서, 상기 개구부의 타겟 폭은 처리 시스템을 사용하여 형성될 반도체 디바이스를 가상 설계함으로써 결정되는 것인 방법.
실시예 13. 실시예 11에 있어서, 상기 마스킹 요소는 상기 제 2 마스크 층의 재료에 대해 높은 에칭 선택도를 갖는 무기 재료로 형성되는 것인 방법.
실시예 14. 실시예 11에 있어서, 상기 제 1 캡 층의 두께는 상기 개구부의 타겟 폭의 절반 이상인 것인 방법.
실시예 15. 실시예 11에 있어서, 에칭 정지 층이 상기 제 1 캡 층과 상기 제 2 캡 층 사이에 배치되고, 상기 제 1 캡 층 및 상기 에칭 정지 층의 조합된 두께는 다음의 관계를 충족하고,
T1+T2 = T3*(1+타겟 OE%/SEL);
여기서, T1은 상기 제 1 캡 층의 두께이고, T2는 상기 에칭 정지 층의 두께이며, T3은 상기 제 2 마스크층의 두께이며, 타겟 OE%는 처리 기술에 대한 타겟 과잉 에칭 퍼센티지이고, SEL은 상기 에칭 정지 층에 대한 상기 제 2 마스크 층의 에칭 선택도인 것인 방법.
실시예 16. 실시예 11에 있어서, 상기 마스크 요소는 상기 제 2 마스크 층의 패터닝 동안 소모되는 것인 방법.
실시예 17. 디바이스에 있어서,
유전체 층;
상기 유전체 층을 통해 연장되는 전력 레일 - 상기 전력 레일의 측벽은 하나 이상의 킹크(kink)를 포함함 - ;
상기 전력 레일의 제 1 측면 상의 상기 유전체 층 내의 제 1 그룹의 상호접속 라인;
상기 전력 레일의 제 1 측면 상의 상기 유전체 층 내의 제 2 그룹의 상호접속 라인 - 상기 하나 이상의 킹크 중 제 1 킹크는 상기 제 1 그룹의 상호접속 라인과 상기 제 2 그룹의 상호접속 라인 사이에서 측면 방향으로 위치결정됨 -
을 포함하는 디바이스.
실시예 18. 실시예 17에 있어서, 상기 제 1 그룹의 상호접속 라인과 상기 제 2 그룹의 상호접속 라인 사이의 간격은 85.5 nm 이하인 것인 디바이스.
실시예 19. 실시예 17에 있어서,
상기 전력 레일의 제 2 측면 상의 상기 유전체층 내의 제 3 그룹의 상호접속 라인
을 더 포함하고, 상기 제 2 측면은 상기 제 1 측면과 대향하고 있고, 상기 제 1 그룹의 상호접속 라인의 상호접속 라인의 크기는 상기 제 2 그룹의 상호접속 라인의 상호접속 라인의 크기와 동일하며, 상기 제 1 그룹의 상호접속 라인의 측벽은 상기 제 2 그룹의 상호접속 라인의 측벽과 정렬되는 것인 디바이스.
실시예 20. 실시예 17에 있어서, 상기 전력 레일에 대한 모든 접촉은 상기 전력 레일의 에지로부터 최소 거리 이격되고, 상기 최소 거리는 약 5 nm 내지 약 8 nm인 것인 디바이스.

Claims (10)

  1. 반도체 디바이스를 패터닝하는 방법에 있어서,
    타겟 층 위에 제 1 마스크 층을 형성하는 단계;
    상기 제 1 마스크 층 위에 복수의 스페이서를 형성하는 단계;
    상기 복수의 스페이서 위에 제 2 마스크 층을 형성하고 상기 제 2 마스크 층을 패터닝하여 제 1 개구부를 형성하는 단계 - 평면도에서 상기 개구부의 장축은 상기 복수의 스페이서 중의 스페이서의 장축에 수직인 방향으로 연장됨 - ;
    상기 개구부 내에 희생 재료를 퇴적하는 단계;
    상기 희생 재료를 패터닝하는 단계;
    상기 복수의 스페이서 및 상기 패터닝된 희생 재료를 사용하여 상기 제 1 마스크 층을 에칭하는 단계;
    상기 에칭된 제 1 마스크 층을 사용하여 상기 타겟 층을 에칭하여 상기 타겟 층 내에 제 2 개구부를 형성하는 단계;
    상기 타겟 층 내의 상기 제 2 개구부를 전도성 재료로 충전하는 단계
    를 포함하는 반도체 디바이스를 패터닝하는 방법.
  2. 제 1 항에 있어서, 상기 희생 재료를 패터닝하는 단계는 극자외선 포토리소그래피 공정 또는 액침 노광 공정을 사용하여 상기 희생 재료를 패터닝하는 단계를 포함하는 것인 반도체 디바이스를 패터닝하는 방법.
  3. 제 1 항에 있어서, 상기 희생 재료는 상기 제 1 마스크 층을 형성하기 위해 사용되는 재료에 대해 높은 에칭 선택도를 갖는 무기 재료를 포함하는 것인 반도체 디바이스를 패터닝하는 방법.
  4. 제 1 항에 있어서, 상기 희생 재료는 금속 산화물, 무기 산화물, 또는 금속 질화물인 것인 반도체 디바이스를 패터닝하는 방법.
  5. 제 1 항에 있어서,
    상기 희생 재료를 평탄화하는 단계
    를 더 포함하고, 상기 평탄화 후에 상기 희생 재료의 상단 표면은 상기 복수의 스페이서의 상단 표면과 같은 레벨인 것인 반도체 디바이스를 패터닝하는 방법.
  6. 제 1 항에 있어서, 상기 희생 재료가 패터닝된 후에, 상기 희생 재료는 인접한 스페이서들 사이의 하나 이상의 갭 위에 놓이는 것인 반도체 디바이스를 패터닝하는 방법.
  7. 제 1 항에 있어서, 상기 타겟 층 위에 복수의 스페이서를 형성하는 단계는,
    스페이서 층 위에 삼중층(tri-layer)을 형성하는 단계;
    리소그래피를 사용하여 상기 삼중층 중 상단 층을 패터닝하는 단계;
    상기 패터닝된 상단 층을 통해 상기 삼중층 중 중간 층을 에칭하는 단계;
    상기 중간 층을 통해 상기 삼중층 중 하단 층을 에칭하는 단계;
    상기 하단 층을 통해 상기 스페이서 층을 에칭함으로써 상기 복수의 스페이서를 형성하는 단계를 포함하는 것인 반도체 디바이스를 패터닝하는 방법.
  8. 제 1 항에 있어서, 상기 전도성 재료를 평탄화하여 복수의 상호접속 라인을 형성하는 단계를 더 포함하고, 상기 복수의 상호접속 라인 중 2개의 인접한 상호접속 라인은 상기 2개의 인접한 상호접속 라인을 분리시키는 물리적인 갭을 가지고, 상기 갭은 상기 희생 재료를 패터닝한 후에 남아있는 상기 희생 재료의 부분 아래에 놓인 영역 내에 배치되는 것인 반도체 디바이스를 패터닝하는 방법.
  9. 제 1 항에 있어서, 상기 복수의 스페이서 중 인접한 스페이서들 사이의 갭은 85.5 nm 이하의 피치를 갖는 것인 반도체 디바이스를 패터닝하는 방법.
  10. 삭제
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