JPH0582747A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0582747A JPH0582747A JP3239364A JP23936491A JPH0582747A JP H0582747 A JPH0582747 A JP H0582747A JP 3239364 A JP3239364 A JP 3239364A JP 23936491 A JP23936491 A JP 23936491A JP H0582747 A JPH0582747 A JP H0582747A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- storage electrode
- conductive material
- main part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体装置に関し、極めて簡単な手
段で、スクライブ領域で発生する蓄積電極材料の飛散を
抑止し、蓄積容量をもつ半導体装置の製造歩留りを向上
することを目的とする。 【構成】 製造工程中に導電材料膜（例えば多結晶シリ
コン膜等）を異方性エッチングしてパターン（例えば蓄
積電極１１）を形成し且つ下地のスペーサ層（例えばＳ
ｉＯ2 からなるスペーサ膜１０）を等方性エッチングし
て前記導電材料膜の裏面を露出させる必要がある半導体
素子（例えば１トランジスタ及び１キャパシタからなる
メモリ・セル）を作り込んだチップ（例えばチップ２
２）の周辺及びその近傍（例えばスクライブ領域２３の
一部）を覆うに足る幅をもって前記導電材料膜の一部を
利用して形成された帯状被覆膜（例えば帯状被覆膜１１
Ｂ）を備えてなるよう構成する。
段で、スクライブ領域で発生する蓄積電極材料の飛散を
抑止し、蓄積容量をもつ半導体装置の製造歩留りを向上
することを目的とする。 【構成】 製造工程中に導電材料膜（例えば多結晶シリ
コン膜等）を異方性エッチングしてパターン（例えば蓄
積電極１１）を形成し且つ下地のスペーサ層（例えばＳ
ｉＯ2 からなるスペーサ膜１０）を等方性エッチングし
て前記導電材料膜の裏面を露出させる必要がある半導体
素子（例えば１トランジスタ及び１キャパシタからなる
メモリ・セル）を作り込んだチップ（例えばチップ２
２）の周辺及びその近傍（例えばスクライブ領域２３の
一部）を覆うに足る幅をもって前記導電材料膜の一部を
利用して形成された帯状被覆膜（例えば帯状被覆膜１１
Ｂ）を備えてなるよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばダイナミック・
ランダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）と呼
ばれる半導体記憶装置、或いは、その他の蓄積容量を必
要とする半導体装置の改良に関する。
ランダム・アクセス・メモリ（ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＤＲＡＭ）と呼
ばれる半導体記憶装置、或いは、その他の蓄積容量を必
要とする半導体装置の改良に関する。
【０００２】例えば、ＤＲＡＭは、近年、一段と微細化
が進行しつつあり、従って、１メモリ・セル当たりの占
有面積は少なくなっている。然しながら、ソフト・エラ
ーに対して安定なＤＲＡＭを得る為には、その小さな占
有面積内に充分な容量値の蓄積容量を作り込む必要があ
り、そこで、スタック型やトレンチ型など、三次元構造
の蓄積容量が現れているのであるが、そのような構造の
蓄積容量を安定に形成するには種々と解決しなければな
らない問題がある。
が進行しつつあり、従って、１メモリ・セル当たりの占
有面積は少なくなっている。然しながら、ソフト・エラ
ーに対して安定なＤＲＡＭを得る為には、その小さな占
有面積内に充分な容量値の蓄積容量を作り込む必要があ
り、そこで、スタック型やトレンチ型など、三次元構造
の蓄積容量が現れているのであるが、そのような構造の
蓄積容量を安定に形成するには種々と解決しなければな
らない問題がある。
【０００３】
【従来の技術】一般に、蓄積容量を必要とする半導体装
置の代表であるＤＲＡＭに於いては、１６Ｍビット以降
の蓄積容量として、スタック型の一種であるフィン構造
のものが有望であるとされている。
置の代表であるＤＲＡＭに於いては、１６Ｍビット以降
の蓄積容量として、スタック型の一種であるフィン構造
のものが有望であるとされている。
【０００４】図５は単層フィン構造蓄積容量をもったＤ
ＲＡＭを説明する為の要部切断側面図を表している。図
に於いて、１はｐ−シリコン半導体基板、２はＳｉＯ2
からなるフィールド絶縁膜、３はＳｉＯ2 からなるゲー
ト絶縁膜、４はポリサイドからなるゲート電極（ワード
線）、５はｎ−ソース領域、６はｎ−ドレイン領域、７
はＳｉＯ2 からなる層間絶縁膜、８はポリサイドからな
るビット線、９はＳｉ3 Ｎ4 からなるエッチング停止
膜、１０はＳｉＯ2 からなる絶縁膜、１１は多結晶シリ
コンからなる蓄積電極、１２は蓄積電極１１に於ける多
結晶シリコンからなる第一のフィン、１３は容量誘電体
膜、１４はセル・プレートである多結晶シリコンからな
る対向電極をそれぞれ示している。
ＲＡＭを説明する為の要部切断側面図を表している。図
に於いて、１はｐ−シリコン半導体基板、２はＳｉＯ2
からなるフィールド絶縁膜、３はＳｉＯ2 からなるゲー
ト絶縁膜、４はポリサイドからなるゲート電極（ワード
線）、５はｎ−ソース領域、６はｎ−ドレイン領域、７
はＳｉＯ2 からなる層間絶縁膜、８はポリサイドからな
るビット線、９はＳｉ3 Ｎ4 からなるエッチング停止
膜、１０はＳｉＯ2 からなる絶縁膜、１１は多結晶シリ
コンからなる蓄積電極、１２は蓄積電極１１に於ける多
結晶シリコンからなる第一のフィン、１３は容量誘電体
膜、１４はセル・プレートである多結晶シリコンからな
る対向電極をそれぞれ示している。
【０００５】図６は二層フィン構造蓄積容量をもったＤ
ＲＡＭを説明する為の要部切断側面図を表し、図５に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。図に於いて、１５は蓄積電極１１
に於ける多結晶シリコンからなる第二のフィンを示して
いる。
ＲＡＭを説明する為の要部切断側面図を表し、図５に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。図に於いて、１５は蓄積電極１１
に於ける多結晶シリコンからなる第二のフィンを示して
いる。
【０００６】図７乃至図１４は図５に見られる従来例の
製造工程を解説する為の工程要所に於けるＤＲＡＭの要
部切断側面図を、そして、図１５乃至図２０は同じく工
程要所に於けるＤＲＡＭの要部平面図をそれぞれ表し、
図７乃至図１４は図１５に見られる線Ｚ−Ｚに沿う切断
面で示してあり、以下、これ等の図を参照しつつ説明す
る。尚、図５に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとし、また、図１５乃至
図２０では、簡明にする為、絶縁膜は省略してコンタク
ト・ホールのみを示してある。
製造工程を解説する為の工程要所に於けるＤＲＡＭの要
部切断側面図を、そして、図１５乃至図２０は同じく工
程要所に於けるＤＲＡＭの要部平面図をそれぞれ表し、
図７乃至図１４は図１５に見られる線Ｚ−Ｚに沿う切断
面で示してあり、以下、これ等の図を参照しつつ説明す
る。尚、図５に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとし、また、図１５乃至
図２０では、簡明にする為、絶縁膜は省略してコンタク
ト・ホールのみを示してある。
【０００７】図７及び図１５参照 ７−（１） 例えば、極薄いＳｉＯ2 膜上に形成したＳｉ3 Ｎ4 膜を
耐酸化性マスクとする選択的熱酸化法を適用することに
依って、ｐ−シリコン半導体基板１に厚さ例えば４００
〔ｎｍ〕のＳｉＯ2 からなるフィールド絶縁膜２を形成
する。 ７−（２） 耐酸化性マスクとして用いたＳｉ3 Ｎ4 膜などを除去し
て活性領域を表出させる。尚、図１５では、便宜上、活
性領域をｐ−シリコン半導体基板と同じく記号１で指示
してある。
耐酸化性マスクとする選択的熱酸化法を適用することに
依って、ｐ−シリコン半導体基板１に厚さ例えば４００
〔ｎｍ〕のＳｉＯ2 からなるフィールド絶縁膜２を形成
する。 ７−（２） 耐酸化性マスクとして用いたＳｉ3 Ｎ4 膜などを除去し
て活性領域を表出させる。尚、図１５では、便宜上、活
性領域をｐ−シリコン半導体基板と同じく記号１で指示
してある。
【０００８】７−（３） 熱酸化法を適用することに依って、活性領域を覆う厚さ
例えば１５〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜３
を形成する。 ７−（４） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依って、
厚さ例えば１００〔ｎｍ〕の多結晶シリコン膜、及び、
厚さ例えば１００〔ｎｍ〕のＷＳｉ膜を順に形成する。
例えば１５〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜３
を形成する。 ７−（４） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依って、
厚さ例えば１００〔ｎｍ〕の多結晶シリコン膜、及び、
厚さ例えば１００〔ｎｍ〕のＷＳｉ膜を順に形成する。
【０００９】７−（５） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 （ＷＳｉ用）とＢｒ2 （多結
晶シリコン用）とする反応性イオン・エッチング（ｒｅ
ａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を
適用することに依って、工程７−（４）で形成したＷＳ
ｉ膜及び多結晶シリコン膜のパターニングを行ってワー
ド線であるゲート電極４を形成する。 ７−（６） イオン注入法を適用することに依り、ドーズ量を例えば
５×１０13〔cm-2〕とし、また、イオン加速電圧を４０
〔ｋｅＶ〕として燐（Ｐ）イオンの打ち込みを行ってｎ
−ソース領域５及びｎ−ドレイン領域６を形成する。
ッチング・ガスをＣＣｌ4 （ＷＳｉ用）とＢｒ2 （多結
晶シリコン用）とする反応性イオン・エッチング（ｒｅ
ａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を
適用することに依って、工程７−（４）で形成したＷＳ
ｉ膜及び多結晶シリコン膜のパターニングを行ってワー
ド線であるゲート電極４を形成する。 ７−（６） イオン注入法を適用することに依り、ドーズ量を例えば
５×１０13〔cm-2〕とし、また、イオン加速電圧を４０
〔ｋｅＶ〕として燐（Ｐ）イオンの打ち込みを行ってｎ
−ソース領域５及びｎ−ドレイン領域６を形成する。
【００１０】図８及び図１６参照 ８−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５０〔ｎ
ｍ〕のＳｉＯ2 からなる層間絶縁膜７を形成する。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／ＣＦ4 とするＲＩＥ法を適
用することに依り、層間絶縁膜７及びゲート絶縁膜３の
選択的エッチングを行ってビット線コンタクト・ホール
７Ａを形成し、その内部にｎ−ソース領域５の一部表面
を露出させる。
ｍ〕のＳｉＯ2 からなる層間絶縁膜７を形成する。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／ＣＦ4 とするＲＩＥ法を適
用することに依り、層間絶縁膜７及びゲート絶縁膜３の
選択的エッチングを行ってビット線コンタクト・ホール
７Ａを形成し、その内部にｎ−ソース領域５の一部表面
を露出させる。
【００１１】図９及び図１７参照 ９−（１） ＣＶＤ法を適用することに依って、厚さ例えば１００
〔ｎｍ〕の多結晶シリコン膜、及び、厚さ例えば２００
〔ｎｍ〕のＷＳｉ膜を順に形成する。 ９−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 （ＷＳｉ用）とＢｒ2 （多結
晶シリコン用）とするＲＩＥ法を適用することに依っ
て、工程９−（１）で形成したＷＳｉ膜及び多結晶シリ
コン膜のパターニングを行ってビット線８を形成する。
〔ｎｍ〕の多結晶シリコン膜、及び、厚さ例えば２００
〔ｎｍ〕のＷＳｉ膜を順に形成する。 ９−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ4 （ＷＳｉ用）とＢｒ2 （多結
晶シリコン用）とするＲＩＥ法を適用することに依っ
て、工程９−（１）で形成したＷＳｉ膜及び多結晶シリ
コン膜のパターニングを行ってビット線８を形成する。
【００１２】図１０参照 １０−（１） ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎ
ｍ〕のＳｉ3 Ｎ4 からなるエッチング停止膜９及び厚さ
例えば５０〔ｎｍ〕のＳｉＯ2 からなるスペーサ膜１０
を順に形成する。
ｍ〕のＳｉ3 Ｎ4 からなるエッチング停止膜９及び厚さ
例えば５０〔ｎｍ〕のＳｉＯ2 からなるスペーサ膜１０
を順に形成する。
【００１３】図１１及び図１８参照 １１−（１） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＨＦ3 ／ＣＦ4 とするＲＩＥ法を適
用することに依り、スペーサ膜１０、エッチング停止膜
９、層間絶縁膜７、ゲート絶縁膜３を貫通する蓄積電極
コンタクト・ホール１０Ａを形成し、その内部にｎ−ド
レイン領域６の一部表面を露出させる。
ッチング・ガスをＣＨＦ3 ／ＣＦ4 とするＲＩＥ法を適
用することに依り、スペーサ膜１０、エッチング停止膜
９、層間絶縁膜７、ゲート絶縁膜３を貫通する蓄積電極
コンタクト・ホール１０Ａを形成し、その内部にｎ−ド
レイン領域６の一部表面を露出させる。
【００１４】図１２及び図１９参照 １２−（１） ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎ
ｍ〕の多結晶シリコン膜を形成する。 １２−（２） リソグラフィ技術に於けるレジスト・プロセスとエッチ
ング・ガスをＢｒ2とするＲＩＥ法とを適用することに
依り、前記工程１２−（１）で形成した多結晶シリコン
膜のパターニングを行って蓄積電極１１を形成する。
尚、蓄積電極１１と一体のフィンを第一のフィン１２と
して指示してある。
ｍ〕の多結晶シリコン膜を形成する。 １２−（２） リソグラフィ技術に於けるレジスト・プロセスとエッチ
ング・ガスをＢｒ2とするＲＩＥ法とを適用することに
依り、前記工程１２−（１）で形成した多結晶シリコン
膜のパターニングを行って蓄積電極１１を形成する。
尚、蓄積電極１１と一体のフィンを第一のフィン１２と
して指示してある。
【００１５】図１３及び図１９参照 １３−（１） 例えばエッチャントをＨＦ系溶液とするウエット・エッ
チング法を適用することに依り、ＳｉＯ2 からなるスペ
ーサ膜１０の等方性エッチングを行い、そして、この等
方性エッチングは、蓄積電極１１に於ける第一のフィン
１２の下にあるスペーサ膜１０も完全に除去されるよう
に行うものである。尚、この場合、Ｓｉ3 Ｎ4 からなる
エッチング停止膜９が存在していることから、エッチン
グを行う時間には、それ程注意する必要はない。
チング法を適用することに依り、ＳｉＯ2 からなるスペ
ーサ膜１０の等方性エッチングを行い、そして、この等
方性エッチングは、蓄積電極１１に於ける第一のフィン
１２の下にあるスペーサ膜１０も完全に除去されるよう
に行うものである。尚、この場合、Ｓｉ3 Ｎ4 からなる
エッチング停止膜９が存在していることから、エッチン
グを行う時間には、それ程注意する必要はない。
【００１６】図１４及び図２０参照 １４−（１） ＣＶＤ法を適用することに依り、厚さ例えば６〔ｎｍ〕
のＳｉ3 Ｎ4 からなる容量誘電体膜及び厚さ例えば１
〔ｎｍ〕のＳｉＯ2 からなる容量誘電体膜を形成し、こ
れら両膜で容量誘電体膜１３を構成する。 １４−（２） ＣＶＤ法を適用することに依り、厚さ例えば１５０〔ｎ
ｍ〕の多結晶シリコンからなる対向電極１４を形成す
る。この対向電極１４は、所謂、セル・プレートと呼ば
れているものである。
のＳｉ3 Ｎ4 からなる容量誘電体膜及び厚さ例えば１
〔ｎｍ〕のＳｉＯ2 からなる容量誘電体膜を形成し、こ
れら両膜で容量誘電体膜１３を構成する。 １４−（２） ＣＶＤ法を適用することに依り、厚さ例えば１５０〔ｎ
ｍ〕の多結晶シリコンからなる対向電極１４を形成す
る。この対向電極１４は、所謂、セル・プレートと呼ば
れているものである。
【００１７】１４−（３） この後、通常の技法を適用することに依り、層間絶縁膜
や電極・配線などを形成して完成させる。このようにし
て作製されるＤＲＡＭは、フィン構造蓄積容量を有して
いることから、メモリ・セルの占有面積が小さくても、
充分な電荷を蓄積することができるので、情報の遣り取
りを安定に行うことができる。
や電極・配線などを形成して完成させる。このようにし
て作製されるＤＲＡＭは、フィン構造蓄積容量を有して
いることから、メモリ・セルの占有面積が小さくても、
充分な電荷を蓄積することができるので、情報の遣り取
りを安定に行うことができる。
【００１８】
【発明が解決しようとする課題】前記したところから明
らかなように、フィン構造蓄積容量をもったメモリ・セ
ル、例えば、図５のＤＲＡＭでは、蓄積電極１１の全
面、従って、第一のフィン１２の裏面をも全て蓄積電極
１１の一部として有効に用いる為、予めスペーサ膜１０
を形成し、その上に第一のフィン１２を備えた蓄積電極
１１を形成し、その後、スペーサ膜１０を除去すること
で蓄積電極１１の裏面を表出させ、その蓄積電極１１の
裏面の部分にも容量誘電体膜１３と対向電極１４を形成
するようにして蓄積容量の増大を図っている。
らかなように、フィン構造蓄積容量をもったメモリ・セ
ル、例えば、図５のＤＲＡＭでは、蓄積電極１１の全
面、従って、第一のフィン１２の裏面をも全て蓄積電極
１１の一部として有効に用いる為、予めスペーサ膜１０
を形成し、その上に第一のフィン１２を備えた蓄積電極
１１を形成し、その後、スペーサ膜１０を除去すること
で蓄積電極１１の裏面を表出させ、その蓄積電極１１の
裏面の部分にも容量誘電体膜１３と対向電極１４を形成
するようにして蓄積容量の増大を図っている。
【００１９】従って、フィン構造蓄積容量をもつメモリ
・セルを得るには、前記したスペーサ膜１０を等方性エ
ッチングして除去する工程が不可欠である。然しなが
ら、それに起因してチップに於ける端の部分で新たに問
題が派生する。
・セルを得るには、前記したスペーサ膜１０を等方性エ
ッチングして除去する工程が不可欠である。然しなが
ら、それに起因してチップに於ける端の部分で新たに問
題が派生する。
【００２０】ここで、チップの端の部分とは、チップと
スクライブ領域との境界近傍のことであって、次に、そ
の部分を図示して明確にする。図２１はチップを作り込
んだウエハの要部平面図を表し、そして、図２２は図２
１に於いて破線で描いた円で囲んだ部分の拡大要部切断
側面図を表し、図７乃至図２０に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとす
る。図に於いて、２１はウエハ、２２はチップ、２３は
スクライブ領域をそれぞれ示している。
スクライブ領域との境界近傍のことであって、次に、そ
の部分を図示して明確にする。図２１はチップを作り込
んだウエハの要部平面図を表し、そして、図２２は図２
１に於いて破線で描いた円で囲んだ部分の拡大要部切断
側面図を表し、図７乃至図２０に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとす
る。図に於いて、２１はウエハ、２２はチップ、２３は
スクライブ領域をそれぞれ示している。
【００２１】さて、次に、チップの端の部分で起こる新
たな問題について説明しよう。図２３乃至図２８は図５
に見られる従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図を表している。
たな問題について説明しよう。図２３乃至図２８は図５
に見られる従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図を表している。
【００２２】各図は図８乃至図１３について説明した工
程と全く同じ工程を説明するものであるが、ここで着目
している部分は、チップの端の部分、即ち、チップとス
クライブ領域との境界近傍である。
程と全く同じ工程を説明するものであるが、ここで着目
している部分は、チップの端の部分、即ち、チップとス
クライブ領域との境界近傍である。
【００２３】図２３参照（図８に対応） ２３−（１） ＣＶＤ法を適用することに依り、厚さ例えば１５０〔ｎ
ｍ〕のＳｉＯ2 からなる層間絶縁膜７を形成する。 ２３−（２） 図８について説明した工程では、リソグラフィ技術に於
けるレジスト・プロセス並びにエッチング・ガスをＣＨ
Ｆ3 ／ＣＦ4 とするＲＩＥ法を適用することに依り、層
間絶縁膜７及びゲート絶縁膜３の選択的エッチングを行
ってビット線コンタクト・ホール７Ａを形成し、その内
部にｎ−ソース領域５の一部表面を露出させるのである
が、この際、図２３に見られるチップの端の部分に於い
ても、スクライブ領域２３に開口７Ｂを形成する。
ｍ〕のＳｉＯ2 からなる層間絶縁膜７を形成する。 ２３−（２） 図８について説明した工程では、リソグラフィ技術に於
けるレジスト・プロセス並びにエッチング・ガスをＣＨ
Ｆ3 ／ＣＦ4 とするＲＩＥ法を適用することに依り、層
間絶縁膜７及びゲート絶縁膜３の選択的エッチングを行
ってビット線コンタクト・ホール７Ａを形成し、その内
部にｎ−ソース領域５の一部表面を露出させるのである
が、この際、図２３に見られるチップの端の部分に於い
ても、スクライブ領域２３に開口７Ｂを形成する。
【００２４】ここで、開口７Ｂを形成する理由は、エッ
チングの終点検出に利用する為である。即ち、エッチン
グの終点検出は、エッチング・チャンバ内に於ける雰囲
気ガス成分の変動に依って判定するものであり、従っ
て、エッチング面積が大きいほど検出感度は高くなるの
で、スクライブ領域２３に於いては、層間絶縁膜７を残
しておいたのでは、スクライブが困難になることはあっ
ても、何らの利益ももたらさないので除去してしまうこ
とが普通であり、また、好ましい。
チングの終点検出に利用する為である。即ち、エッチン
グの終点検出は、エッチング・チャンバ内に於ける雰囲
気ガス成分の変動に依って判定するものであり、従っ
て、エッチング面積が大きいほど検出感度は高くなるの
で、スクライブ領域２３に於いては、層間絶縁膜７を残
しておいたのでは、スクライブが困難になることはあっ
ても、何らの利益ももたらさないので除去してしまうこ
とが普通であり、また、好ましい。
【００２５】図２４参照（図９に対応） ２４−（１） ＣＶＤ法を適用することに依って、厚さ例えば１００
〔ｎｍ〕の多結晶シリコン膜、及び、厚さ例えば２００
〔ｎｍ〕のＷＳｉ膜を順に形成する。 ２４−（２） 図９について説明した工程では、リソグラフィ技術に於
けるレジスト・プロセス並びにエッチング・ガスをＣＣ
ｌ4 （ＷＳｉ用）とＢｒ2 （多結晶シリコン用）とする
ＲＩＥ法を適用することに依って、工程２４−（１）
（図９に関しては工程９−（１））で形成したＷＳｉ膜
及び多結晶シリコン膜のパターニングを行ってビット線
８を形成するのであるが、スクライブ領域２３に於いて
は、エッチング・ストッパとなるものが存在しないか
ら、ｐ−シリコン半導体基板１がエッチングされてしま
い、従って、段差１Ａが生成されてしまう。
〔ｎｍ〕の多結晶シリコン膜、及び、厚さ例えば２００
〔ｎｍ〕のＷＳｉ膜を順に形成する。 ２４−（２） 図９について説明した工程では、リソグラフィ技術に於
けるレジスト・プロセス並びにエッチング・ガスをＣＣ
ｌ4 （ＷＳｉ用）とＢｒ2 （多結晶シリコン用）とする
ＲＩＥ法を適用することに依って、工程２４−（１）
（図９に関しては工程９−（１））で形成したＷＳｉ膜
及び多結晶シリコン膜のパターニングを行ってビット線
８を形成するのであるが、スクライブ領域２３に於いて
は、エッチング・ストッパとなるものが存在しないか
ら、ｐ−シリコン半導体基板１がエッチングされてしま
い、従って、段差１Ａが生成されてしまう。
【００２６】図２５参照（図１０に対応） ２５−（１） ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎ
ｍ〕のＳｉ3 Ｎ4 からなるエッチング停止膜９及び厚さ
例えば５０〔ｎｍ〕のＳｉＯ2 からなるスペーサ膜１０
を順に形成する。
ｍ〕のＳｉ3 Ｎ4 からなるエッチング停止膜９及び厚さ
例えば５０〔ｎｍ〕のＳｉＯ2 からなるスペーサ膜１０
を順に形成する。
【００２７】図２６参照（図１１に対応） ２６−（１） 図１１について説明した工程では、リソグラフィ技術に
於けるレジスト・プロセス並びにエッチング・ガスをＣ
ＨＦ3 ／ＣＦ4 とするＲＩＥ法を適用することに依り、
スペーサ膜１０、エッチング停止膜９、ゲート絶縁膜３
を貫通する蓄積電極コンタクト・ホール１０Ａを形成
し、その内部にｎ−ドレイン領域６の一部表面を露出さ
せるのであるが、スクライブ領域２３に於いても、前記
説明した工程２３−（２）に於ける理由と全く同じ理由
で開口１０Ｂを形成する。
於けるレジスト・プロセス並びにエッチング・ガスをＣ
ＨＦ3 ／ＣＦ4 とするＲＩＥ法を適用することに依り、
スペーサ膜１０、エッチング停止膜９、ゲート絶縁膜３
を貫通する蓄積電極コンタクト・ホール１０Ａを形成
し、その内部にｎ−ドレイン領域６の一部表面を露出さ
せるのであるが、スクライブ領域２３に於いても、前記
説明した工程２３−（２）に於ける理由と全く同じ理由
で開口１０Ｂを形成する。
【００２８】図２７参照（図１２に対応） ２７−（１） ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎ
ｍ〕の多結晶シリコン膜を形成する。 ２７−（２） 図１２について説明した工程では、リソグラフィ技術に
於けるレジスト・プロセス及びエッチング・ガスをＢｒ
2 とするＲＩＥ法を適用することに依り、前記工程２７
−（１）で形成した多結晶シリコン膜のパターニングを
行って第一のフィン１２をもった蓄積電極１１を形成す
るのであるが、スクライブ領域２３では、前記説明した
工程２４−（２）に於ける理由と全く同じ理由でｐ−シ
リコン半導体基板１がエッチングされてしまい、従っ
て、段差１Ｂが生成され、その結果、その段差１Ｂ及び
さきに生成された段差１Ａに起因して多結晶シリコンか
らなる残渣１１Ａが発生する。この残渣１１Ａの発生
は、前記工程２７−（１）で形成した多結晶シリコン膜
をパターニングして第一のフィン１２をもつ蓄積電極１
１とする際に異方性エッチングを利用する為、不可避で
ある。
ｍ〕の多結晶シリコン膜を形成する。 ２７−（２） 図１２について説明した工程では、リソグラフィ技術に
於けるレジスト・プロセス及びエッチング・ガスをＢｒ
2 とするＲＩＥ法を適用することに依り、前記工程２７
−（１）で形成した多結晶シリコン膜のパターニングを
行って第一のフィン１２をもった蓄積電極１１を形成す
るのであるが、スクライブ領域２３では、前記説明した
工程２４−（２）に於ける理由と全く同じ理由でｐ−シ
リコン半導体基板１がエッチングされてしまい、従っ
て、段差１Ｂが生成され、その結果、その段差１Ｂ及び
さきに生成された段差１Ａに起因して多結晶シリコンか
らなる残渣１１Ａが発生する。この残渣１１Ａの発生
は、前記工程２７−（１）で形成した多結晶シリコン膜
をパターニングして第一のフィン１２をもつ蓄積電極１
１とする際に異方性エッチングを利用する為、不可避で
ある。
【００２９】図２８参照（図１３に対応） ２８−（１） 図１３について説明した工程では、例えばエッチャント
をＨＦ系溶液とするウエット・エッチング法を適用する
ことに依り、ＳｉＯ2 からなるスペーサ膜１０の等方性
エッチングを行って完全に除去するのであるが、スクラ
イブ領域２３では、特に、段差１Ａに起因する残渣１１
Ａがリフト・オフされる。
をＨＦ系溶液とするウエット・エッチング法を適用する
ことに依り、ＳｉＯ2 からなるスペーサ膜１０の等方性
エッチングを行って完全に除去するのであるが、スクラ
イブ領域２３では、特に、段差１Ａに起因する残渣１１
Ａがリフト・オフされる。
【００３０】前記説明したところから理解されようが、
リフト・オフされた残渣１１Ａは浮遊することになり、
それがチップ部分に付着すると、少なくとも複数のメモ
リ・セルが動作不良になり、付着の仕方如何に依って
は、１チップ分ＤＲＡＭ全体が不良品になってしまうこ
とがある。前記したようなことは、ＤＲＡＭに限られ
ず、また、フィン構造に限られず、蓄積容量を必要とす
る半導体装置であれば必ず起こり得る問題である。
リフト・オフされた残渣１１Ａは浮遊することになり、
それがチップ部分に付着すると、少なくとも複数のメモ
リ・セルが動作不良になり、付着の仕方如何に依って
は、１チップ分ＤＲＡＭ全体が不良品になってしまうこ
とがある。前記したようなことは、ＤＲＡＭに限られ
ず、また、フィン構造に限られず、蓄積容量を必要とす
る半導体装置であれば必ず起こり得る問題である。
【００３１】本発明は、極めて簡単な手段で、スクライ
ブ領域で発生する蓄積電極材料の飛散を抑止し、蓄積容
量をもつ半導体装置の製造歩留りを向上しようとする。
ブ領域で発生する蓄積電極材料の飛散を抑止し、蓄積容
量をもつ半導体装置の製造歩留りを向上しようとする。
【００３２】
【課題を解決するための手段】図１は本発明の原理を解
説する為の工程要所に於けるＤＲＡＭの要部平面図を表
し、図５乃至図２８に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。図１に見
られるように、本発明では、蓄積電極１１（図５或いは
図６）を形成する為の導電材料膜を利用してチップ２２
の周辺及びスクライブ領域２３の一部を覆う帯状被覆膜
１１Ｂを形成するものである。このようにするには、蓄
積電極を形成する為の導電材料膜を形成し、それをパタ
ーニングしてフィンをもつ蓄積電極１１とする際、マス
クの構成を改変して前記帯状被覆膜１１Ｂも残るように
すれば良い。
説する為の工程要所に於けるＤＲＡＭの要部平面図を表
し、図５乃至図２８に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。図１に見
られるように、本発明では、蓄積電極１１（図５或いは
図６）を形成する為の導電材料膜を利用してチップ２２
の周辺及びスクライブ領域２３の一部を覆う帯状被覆膜
１１Ｂを形成するものである。このようにするには、蓄
積電極を形成する為の導電材料膜を形成し、それをパタ
ーニングしてフィンをもつ蓄積電極１１とする際、マス
クの構成を改変して前記帯状被覆膜１１Ｂも残るように
すれば良い。
【００３３】このようなことから、本発明に依る半導体
装置に於いては、 （１）製造工程中に導電材料膜（例えば多結晶シリコン
膜等）を異方性エッチングしてパターン（例えば蓄積電
極１１）を形成し且つ下地のスペーサ層（例えばＳｉＯ
2 からなるスペーサ膜１０）を等方性エッチングして前
記導電材料膜の裏面を露出させる必要がある半導体素子
（例えば１トランジスタ及び１キャパシタからなるメモ
リ・セル）を作り込んだチップ（例えばチップ２２）の
周辺及びその近傍（例えばスクライブ領域２３の一部）
を覆うに足る幅をもって前記導電材料膜の一部を利用し
て形成された帯状被覆膜（例えば帯状被覆膜１１Ｂ）を
備えてなることを特徴とするか、或いは、
装置に於いては、 （１）製造工程中に導電材料膜（例えば多結晶シリコン
膜等）を異方性エッチングしてパターン（例えば蓄積電
極１１）を形成し且つ下地のスペーサ層（例えばＳｉＯ
2 からなるスペーサ膜１０）を等方性エッチングして前
記導電材料膜の裏面を露出させる必要がある半導体素子
（例えば１トランジスタ及び１キャパシタからなるメモ
リ・セル）を作り込んだチップ（例えばチップ２２）の
周辺及びその近傍（例えばスクライブ領域２３の一部）
を覆うに足る幅をもって前記導電材料膜の一部を利用し
て形成された帯状被覆膜（例えば帯状被覆膜１１Ｂ）を
備えてなることを特徴とするか、或いは、
【００３４】（２）前記（１）に於いて、前記導電材料
膜が多結晶シリコン膜であって且つ異方性エッチングし
てパターン化された前記導電材料膜が前記半導体素子に
含まれる蓄積容量に於ける蓄積電極であることを特徴と
するか、或いは、
膜が多結晶シリコン膜であって且つ異方性エッチングし
てパターン化された前記導電材料膜が前記半導体素子に
含まれる蓄積容量に於ける蓄積電極であることを特徴と
するか、或いは、
【００３５】（３）前記（１）に於いて、前記導電材料
膜が多結晶シリコン膜であって且つ異方性エッチングし
てパターン化された前記導電材料膜が１トランジスタ及
び１キャパシタからなるメモリ・セルの蓄積容量に於け
るフィン構造蓄積電極であることをを特徴とする。
膜が多結晶シリコン膜であって且つ異方性エッチングし
てパターン化された前記導電材料膜が１トランジスタ及
び１キャパシタからなるメモリ・セルの蓄積容量に於け
るフィン構造蓄積電極であることをを特徴とする。
【００３６】
【作用】前記手段を採ることに依り、導電材料膜を異方
性エッチングしてから下地のスペーサ層を除去しても、
チップなどの周辺で前記導電材料膜の残渣が飛散するこ
とは皆無となり、従って、その残渣が半導体装置の他の
部分に被着して動作不良を惹起するなどの問題は解消さ
れて製造歩留りは大きく向上する。また、この結果を得
る為に必要とされる手段は、前記導電材料膜を異方性エ
ッチングする際のマスクに於けるパターンに簡単な改変
を加えるのみで良いから、その実現は容易であって何ら
の困難もない。
性エッチングしてから下地のスペーサ層を除去しても、
チップなどの周辺で前記導電材料膜の残渣が飛散するこ
とは皆無となり、従って、その残渣が半導体装置の他の
部分に被着して動作不良を惹起するなどの問題は解消さ
れて製造歩留りは大きく向上する。また、この結果を得
る為に必要とされる手段は、前記導電材料膜を異方性エ
ッチングする際のマスクに於けるパターンに簡単な改変
を加えるのみで良いから、その実現は容易であって何ら
の困難もない。
【００３７】
【実施例】図２及び図３は本発明一実施例を製造する場
合を解説する為の工程要所に於けるＤＲＡＭの要部切断
側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、図５乃至図２８に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。とこ
ろで、以下に説明する製造工程が前記説明した従来の技
術と相違するところは、多結晶シリコン膜をパターニン
グして蓄積電極を形成する段階であり、その他の工程は
殆ど変わりないので説明を省略し、図２６について説明
した工程が終了した後の工程から説明する。
合を解説する為の工程要所に於けるＤＲＡＭの要部切断
側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、図５乃至図２８に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。とこ
ろで、以下に説明する製造工程が前記説明した従来の技
術と相違するところは、多結晶シリコン膜をパターニン
グして蓄積電極を形成する段階であり、その他の工程は
殆ど変わりないので説明を省略し、図２６について説明
した工程が終了した後の工程から説明する。
【００３８】図２参照 ２−（１） ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎ
ｍ〕の多結晶シリコン膜を形成する。尚、この多結晶シ
リコン膜は蓄積電極１１（図５或いは図６を参照）を形
成する為のものであることは云うまでもない。 ２−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、多結晶シリコン膜上に蓄積電極パターン
をもつレジスト膜を形成すると共にスクライブ領域２３
に於いては、チップ周辺及びその近傍を囲むように覆う
帯状のレジスト膜２４を形成する。
ｍ〕の多結晶シリコン膜を形成する。尚、この多結晶シ
リコン膜は蓄積電極１１（図５或いは図６を参照）を形
成する為のものであることは云うまでもない。 ２−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、多結晶シリコン膜上に蓄積電極パターン
をもつレジスト膜を形成すると共にスクライブ領域２３
に於いては、チップ周辺及びその近傍を囲むように覆う
帯状のレジスト膜２４を形成する。
【００３９】２−（３） レジスト膜２４をマスクとし且つエッチング・ガスをＢ
ｒ2 とするＲＩＥ法を適用することに依り、前記工程２
−（１）で形成した多結晶シリコン膜の異方性エッチン
グを行う。これに依って、チップ内のメモリ・セル部分
では多結晶シリコンからなる蓄積電極１１が形成され、
スクライブ領域２３では図示のように同じく多結晶シリ
コンからなる帯状被覆膜１１Ｂが形成される。
ｒ2 とするＲＩＥ法を適用することに依り、前記工程２
−（１）で形成した多結晶シリコン膜の異方性エッチン
グを行う。これに依って、チップ内のメモリ・セル部分
では多結晶シリコンからなる蓄積電極１１が形成され、
スクライブ領域２３では図示のように同じく多結晶シリ
コンからなる帯状被覆膜１１Ｂが形成される。
【００４０】図３参照 ３−（１） 例えばエッチャントをＨＦ系溶液とするウエット・エッ
チング法を適用することに依り、ＳｉＯ2 からなるスペ
ーサ膜１０の等方性エッチングを行う。この工程を経る
ことに依って、チップ内のメモリ・セル部分では、前記
したように蓄積電極１１に於けるフィンの裏側までもが
表出されるのであるが、スクライブ領域２３に於いて
は、帯状被覆膜１１Ｂの幅を充分に広く採ってあること
から、図に矢印２５で指示してあるようにスペーサ膜１
０の一部が除去されて空所が生成されるのみであって、
従来の技術に於けるような多結晶シリコンからなる残渣
のリフト・オフが行われることはない。
チング法を適用することに依り、ＳｉＯ2 からなるスペ
ーサ膜１０の等方性エッチングを行う。この工程を経る
ことに依って、チップ内のメモリ・セル部分では、前記
したように蓄積電極１１に於けるフィンの裏側までもが
表出されるのであるが、スクライブ領域２３に於いて
は、帯状被覆膜１１Ｂの幅を充分に広く採ってあること
から、図に矢印２５で指示してあるようにスペーサ膜１
０の一部が除去されて空所が生成されるのみであって、
従来の技術に於けるような多結晶シリコンからなる残渣
のリフト・オフが行われることはない。
【００４１】３−（２） この後は、図１４、図２０について説明した工程及び前
記工程１４−（３）に於いて説明したような工程を経て
完成させる。前記した実施例に於いては、主にＤＲＡＭ
のチップについて説明したが、一般に、スクライブ領域
２３には、ステッパ用のアライメント・マークや各種検
査用のパターンなど多くのパターンが存在し、これも蓄
積電極材料膜の残渣が飛散する原因となる。
記工程１４−（３）に於いて説明したような工程を経て
完成させる。前記した実施例に於いては、主にＤＲＡＭ
のチップについて説明したが、一般に、スクライブ領域
２３には、ステッパ用のアライメント・マークや各種検
査用のパターンなど多くのパターンが存在し、これも蓄
積電極材料膜の残渣が飛散する原因となる。
【００４２】図４はステッパ用のアライメント・マーク
に対して本発明を実施した場合について説明する為のウ
エハの要部平面図を表し、図２、図３、図２１に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。図に於いて、（Ａ）は各チップ２２間
に在るスクライブ領域２３にステッパ用のアライメント
・マーク２６が設けられている様子を表し、（Ｂ）はア
ライメント・マーク２６に本発明を実施したものを取り
出し且つ拡大して表してあり、記号１１Ｃは図２につい
て説明した帯状被覆膜１１Ｂと同様な帯状被覆膜を指示
している。本実施例は、勿論、チップ周辺から蓄積電極
材料膜の残渣が飛散するのを抑止する前記措置と同時に
実施するものであり、このようにすることで、蓄積電極
材料膜の残渣飛散は完全に防止される。
に対して本発明を実施した場合について説明する為のウ
エハの要部平面図を表し、図２、図３、図２１に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。図に於いて、（Ａ）は各チップ２２間
に在るスクライブ領域２３にステッパ用のアライメント
・マーク２６が設けられている様子を表し、（Ｂ）はア
ライメント・マーク２６に本発明を実施したものを取り
出し且つ拡大して表してあり、記号１１Ｃは図２につい
て説明した帯状被覆膜１１Ｂと同様な帯状被覆膜を指示
している。本実施例は、勿論、チップ周辺から蓄積電極
材料膜の残渣が飛散するのを抑止する前記措置と同時に
実施するものであり、このようにすることで、蓄積電極
材料膜の残渣飛散は完全に防止される。
【００４３】
【発明の効果】本発明に依る半導体装置に於いては、製
造工程中に導電材料膜を異方性エッチングしてパターン
を形成し且つ下地のスペーサ層を等方性エッチングして
前記導電材料膜の裏面を露出させる必要がある半導体素
子を作り込んだチップの周辺及びその近傍を覆うに足る
幅をもって前記導電材料膜の一部を利用して形成された
帯状被覆膜を備える。
造工程中に導電材料膜を異方性エッチングしてパターン
を形成し且つ下地のスペーサ層を等方性エッチングして
前記導電材料膜の裏面を露出させる必要がある半導体素
子を作り込んだチップの周辺及びその近傍を覆うに足る
幅をもって前記導電材料膜の一部を利用して形成された
帯状被覆膜を備える。
【００４４】前記構成を採ることに依り、導電材料膜を
異方性エッチングしてから下地のスペーサ層を除去して
も、チップなどの周辺で前記導電材料膜の残渣が飛散す
ることは皆無となり、従って、その残渣が半導体装置の
他の部分に被着して動作不良を惹起するなどの問題は解
消されて製造歩留りは大きく向上する。また、この結果
を得る為に必要とされる手段は、前記導電材料膜を異方
性エッチングする際のマスクに於けるパターンに簡単な
改変を加えるのみで良いから、その実現は容易であって
何らの困難もない。
異方性エッチングしてから下地のスペーサ層を除去して
も、チップなどの周辺で前記導電材料膜の残渣が飛散す
ることは皆無となり、従って、その残渣が半導体装置の
他の部分に被着して動作不良を惹起するなどの問題は解
消されて製造歩留りは大きく向上する。また、この結果
を得る為に必要とされる手段は、前記導電材料膜を異方
性エッチングする際のマスクに於けるパターンに簡単な
改変を加えるのみで良いから、その実現は容易であって
何らの困難もない。
【図１】本発明の原理を解説する為の工程要所に於ける
ＤＲＡＭの要部平面図である。
ＤＲＡＭの要部平面図である。
【図２】本発明一実施例を製造する場合を解説する為の
工程要所に於けるＤＲＡＭの要部切断側面図である。
工程要所に於けるＤＲＡＭの要部切断側面図である。
【図３】本発明一実施例を製造する場合を解説する為の
工程要所に於けるＤＲＡＭの要部切断側面図である。
工程要所に於けるＤＲＡＭの要部切断側面図である。
【図４】ステッパ用のアライメント・マークに対して本
発明を実施した場合について説明する為のウエハの要部
平面図である。
発明を実施した場合について説明する為のウエハの要部
平面図である。
【図５】単層フィン構造蓄積容量をもったＤＲＡＭを説
明する為の要部切断側面図を表している。
明する為の要部切断側面図を表している。
【図６】二層フィン構造蓄積容量をもったＤＲＡＭを説
明する為の要部切断側面図である。
明する為の要部切断側面図である。
【図７】従来例の製造工程を解説する為の工程要所に於
けるＤＲＡＭの要部切断側面図である。
けるＤＲＡＭの要部切断側面図である。
【図８】従来例の製造工程を解説する為の工程要所に於
けるＤＲＡＭの要部切断側面図である。
けるＤＲＡＭの要部切断側面図である。
【図９】従来例の製造工程を解説する為の工程要所に於
けるＤＲＡＭの要部切断側面図である。
けるＤＲＡＭの要部切断側面図である。
【図１０】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図である。
於けるＤＲＡＭの要部切断側面図である。
【図１１】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図である。
於けるＤＲＡＭの要部切断側面図である。
【図１２】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図である。
於けるＤＲＡＭの要部切断側面図である。
【図１３】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図である。
於けるＤＲＡＭの要部切断側面図である。
【図１４】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図である。
於けるＤＲＡＭの要部切断側面図である。
【図１５】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部平面図である。
於けるＤＲＡＭの要部平面図である。
【図１６】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部平面図である。
於けるＤＲＡＭの要部平面図である。
【図１７】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部平面図である。
於けるＤＲＡＭの要部平面図である。
【図１８】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部平面図である。
於けるＤＲＡＭの要部平面図である。
【図１９】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部平面図である。
於けるＤＲＡＭの要部平面図である。
【図２０】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部平面図である。
於けるＤＲＡＭの要部平面図である。
【図２１】チップを作り込んだウエハの要部平面図であ
る。
る。
【図２２】図２１に於いて破線で描いた円で囲んだ部分
の拡大要部切断側面図である。
の拡大要部切断側面図である。
【図２３】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図を表している。
於けるＤＲＡＭの要部切断側面図を表している。
【図２４】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図を表している。
於けるＤＲＡＭの要部切断側面図を表している。
【図２５】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図を表している。
於けるＤＲＡＭの要部切断側面図を表している。
【図２６】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図を表している。
於けるＤＲＡＭの要部切断側面図を表している。
【図２７】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図を表している。
於けるＤＲＡＭの要部切断側面図を表している。
【図２８】従来例の製造工程を解説する為の工程要所に
於けるＤＲＡＭの要部切断側面図を表している。
於けるＤＲＡＭの要部切断側面図を表している。
１ ｐ−シリコン半導体基板 １Ａ 段差 １Ｂ 段差 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ｎ−ソース領域 ６ ｎ−ドレイン領域 ７ 層間絶縁膜 ７Ａ ビット線コンタクト・ホール ８ ビット線 ９ エッチング停止膜 １０ スペーサ膜 １０Ａ 蓄積電極コンタクト・ホール １１ 蓄積電極 １１Ａ 残渣 １１Ｂ 帯状被覆膜 １１Ｃ 帯状被覆膜 １２ 第一のフィン １３ 容量誘電体膜 １４ 対向電極 ２１ ウエハ ２２ チップ ２３ スクライブ領域 ２４ レジスト膜 ２５ 空所 ２６ アライメント・マーク
Claims (3)
- 【請求項１】製造工程中に導電材料膜を異方性エッチン
グしてパターンを形成し且つ下地のスペーサ層を等方性
エッチングして前記導電材料膜の裏面を露出させる必要
がある半導体素子を作り込んだチップの周辺及びその近
傍を覆うに足る幅をもって前記導電材料膜の一部を利用
して形成された帯状被覆膜を備えてなることを特徴とす
る半導体装置。 - 【請求項２】前記導電材料膜が多結晶シリコン膜であっ
て且つ異方性エッチングしてパターン化された前記導電
材料膜が前記半導体素子に含まれる蓄積容量に於ける蓄
積電極であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】前記導電材料膜が多結晶シリコン膜であっ
て且つ異方性エッチングしてパターン化された前記導電
材料膜が１トランジスタ及び１キャパシタからなるメモ
リ・セルの蓄積容量に於けるフィン構造蓄積電極である
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239364A JPH0582747A (ja) | 1991-09-19 | 1991-09-19 | 半導体装置 |
| US08/293,209 US5502332A (en) | 1991-09-19 | 1994-08-19 | Semiconductor device having a belt cover film |
| US08/451,216 US5580812A (en) | 1991-09-19 | 1995-05-26 | Semiconductor device have a belt cover film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239364A JPH0582747A (ja) | 1991-09-19 | 1991-09-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582747A true JPH0582747A (ja) | 1993-04-02 |
Family
ID=17043667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3239364A Pending JPH0582747A (ja) | 1991-09-19 | 1991-09-19 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5502332A (ja) |
| JP (1) | JPH0582747A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097054A (en) * | 1997-04-18 | 2000-08-01 | Nec Corporation | Semiconductor memory device and method of manufacturing the same |
| JP2007235159A (ja) * | 1998-10-14 | 2007-09-13 | Fujitsu Ltd | 半導体装置 |
| JP2007258732A (ja) * | 1998-10-14 | 2007-10-04 | Fujitsu Ltd | 半導体装置 |
| US20230143956A1 (en) * | 2020-03-30 | 2023-05-11 | Nsk Ltd. | Steering device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910880A (en) | 1997-08-20 | 1999-06-08 | Micron Technology, Inc. | Semiconductor circuit components and capacitors |
| US6191443B1 (en) * | 1998-02-28 | 2001-02-20 | Micron Technology, Inc. | Capacitors, methods of forming capacitors, and DRAM memory cells |
| US6730559B2 (en) | 1998-04-10 | 2004-05-04 | Micron Technology, Inc. | Capacitors and methods of forming capacitors |
| JP3139678B2 (ja) | 1998-11-09 | 2001-03-05 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP2000294771A (ja) * | 1999-04-02 | 2000-10-20 | Fuji Electric Co Ltd | プレーナ型半導体装置 |
| US6368971B2 (en) * | 1999-07-07 | 2002-04-09 | United Microelectronics Corp. | Method of manufacturing bottom electrode of capacitor |
| US7005695B1 (en) | 2000-02-23 | 2006-02-28 | Micron Technology, Inc. | Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region |
| US6664582B2 (en) * | 2002-04-12 | 2003-12-16 | International Business Machines Corporation | Fin memory cell and method of fabrication |
| KR100472411B1 (ko) * | 2002-08-09 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치의 제조방법 및 오버레이 검사마크를 가진반도체 장치 |
| US10559492B2 (en) * | 2017-11-15 | 2020-02-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Patterning methods for semiconductor devices and structures resulting therefrom |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01218197A (ja) * | 1988-02-25 | 1989-08-31 | Matsushita Electric Ind Co Ltd | Ｃａｔｖ端末装置設置試験方法 |
| JPH03109765A (ja) * | 1989-09-25 | 1991-05-09 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364078A (en) * | 1978-08-15 | 1982-12-14 | Synertek | Edge barrier of polysilicon and metal for integrated circuit chips |
| JPS5817621A (ja) * | 1981-07-24 | 1983-02-01 | Seiko Epson Corp | 半導体装置 |
| JPS6018945A (ja) * | 1983-07-12 | 1985-01-31 | Seiko Epson Corp | 半導体装置 |
| JPS6276639A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体集積回路装置 |
| JPH01122114A (ja) * | 1987-11-05 | 1989-05-15 | Mitsubishi Electric Corp | 半導体装置、半導体装置用ウエハおよび半導体装置の製造方法 |
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| JPH01141436A (ja) * | 1987-11-27 | 1989-06-02 | Sony Corp | フレーム同期化方法 |
| JPH01154552A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
| JP2905500B2 (ja) * | 1988-07-27 | 1999-06-14 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5136354A (en) * | 1989-04-13 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device wafer with interlayer insulating film covering the scribe lines |
| JP2890538B2 (ja) * | 1989-10-24 | 1999-05-17 | ソニー株式会社 | 半導体装置 |
| US5160987A (en) * | 1989-10-26 | 1992-11-03 | International Business Machines Corporation | Three-dimensional semiconductor structures formed from planar layers |
| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| KR930009583B1 (ko) * | 1990-11-29 | 1993-10-07 | 삼성전자 주식회사 | 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법 |
| JPH05183121A (ja) * | 1991-04-01 | 1993-07-23 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US5374577A (en) * | 1992-12-21 | 1994-12-20 | Industrial Technology Research Institute | Polysilicon undercut process for stack DRAM |
-
1991
- 1991-09-19 JP JP3239364A patent/JPH0582747A/ja active Pending
-
1994
- 1994-08-19 US US08/293,209 patent/US5502332A/en not_active Expired - Fee Related
-
1995
- 1995-05-26 US US08/451,216 patent/US5580812A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01218197A (ja) * | 1988-02-25 | 1989-08-31 | Matsushita Electric Ind Co Ltd | Ｃａｔｖ端末装置設置試験方法 |
| JPH03109765A (ja) * | 1989-09-25 | 1991-05-09 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097054A (en) * | 1997-04-18 | 2000-08-01 | Nec Corporation | Semiconductor memory device and method of manufacturing the same |
| KR100304134B1 (ko) * | 1997-04-18 | 2001-10-19 | 가네꼬 히사시 | 반도체 기억장치 및 그의 제조방법 |
| US6368934B1 (en) | 1997-04-18 | 2002-04-09 | Nec Corporation | Semiconductor memory device and method of manufacturing the same |
| JP2007235159A (ja) * | 1998-10-14 | 2007-09-13 | Fujitsu Ltd | 半導体装置 |
| JP2007258732A (ja) * | 1998-10-14 | 2007-10-04 | Fujitsu Ltd | 半導体装置 |
| US20230143956A1 (en) * | 2020-03-30 | 2023-05-11 | Nsk Ltd. | Steering device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5580812A (en) | 1996-12-03 |
| US5502332A (en) | 1996-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2194338C2 (ru) | Полупроводниковое запоминающее устройство с конденсаторами, образованными над и под транзистором ячейки памяти (варианты), и способ его изготовления | |
| KR960004443B1 (ko) | 커패시터를 갖는 반도체 장치 및 그 제조방법 | |
| JPH0582747A (ja) | 半導体装置 | |
| KR930007192B1 (ko) | 디램셀의 적층형캐패시터 및 제조방법 | |
| KR100255064B1 (ko) | 반도체 기판상에 캐패시터를 형성하는 방법 | |
| JP2557592B2 (ja) | 半導体メモリセルの製造方法 | |
| CN112397509A (zh) | 电容阵列结构及其形成方法、半导体存储器 | |
| WO2021185040A1 (zh) | 半导体结构的形成方法及半导体结构 | |
| JP4159624B2 (ja) | 微細コンタクトホールを有する半導体メモリ装置の製造方法 | |
| JPH0629463A (ja) | 半導体素子の製造方法 | |
| JP3200974B2 (ja) | 半導体記憶装置の製造方法 | |
| US20030073280A1 (en) | Semiconductor device and fabrication process therefor | |
| JP3172998B2 (ja) | 半導体装置及びその製造方法 | |
| KR20010059284A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| JP4938211B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| US6133090A (en) | Method of fabricating cylindrical capacitor | |
| US20230039149A1 (en) | Semiconductor device and method of fabricating the same | |
| JP3165693B2 (ja) | スタックトキャパシタ型ｄｒａｍ | |
| KR960006747B1 (ko) | 스택캐패시터 제조방법 | |
| JPH09331043A (ja) | 半導体記憶装置の製造方法 | |
| US20050090086A1 (en) | Method of fabricating self-aligned contact structures | |
| KR0166491B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0166030B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR960011662B1 (ko) | 스택캐패시터 제조방법 | |
| KR0140476B1 (ko) | 반도체 소자의 저장전극 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970826 |