JPH05183121A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH05183121A
JPH05183121A JP3067496A JP6749691A JPH05183121A JP H05183121 A JPH05183121 A JP H05183121A JP 3067496 A JP3067496 A JP 3067496A JP 6749691 A JP6749691 A JP 6749691A JP H05183121 A JPH05183121 A JP H05183121A
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capacitor
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Hiroshi Fujioka
洋 藤岡
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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Abstract

(57)【要約】 【目的】 半導体装置上に形成されるキャパシタの製造
方法，特に，ＤＲＡＭのスタックトキャパシタの製造方
法に関し, フィン型キャパシタの蓄積電極の膜厚を薄く
して素子表面の凹凸を緩和することを目的とする。 【構成】 半導体基板１上に形成されたフィン構造を有
するスタックト型キャパシタ２において，キャパシタ２
の蓄積電極３が, 多結晶シリコン膜４で被覆された炭化
珪素を含む化合物５によって形成され，不純物を含有す
ることにより導電性を付与されているように，また，前
記多結晶シリコン膜４への不純物のドーピングを，前記
炭化珪素を含む化合物５からの熱拡散により行うように
構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方
法，特に，ＤＲＡＭのスタックトキャパシタの製造方法
に関する。
【０００２】近年，高集積化，高速化に伴い，半導体プ
ロセスにおいても微細化，多層化の技術の進歩は著し
く，メモリ素子においても，キャパシタの占有面積を小
さく，かつ，大容量とする必要がある。
【０００３】
【従来の技術】図５は従来例の説明図である。図におい
て，22はSi基板, 23は Si3N4膜, 24はポリSi膜, 25は蓄
積電極, 26はSi3N4膜, 27はポリSi膜, 28は対向電極, 2
9はフィン型スタックトキャパシタである。
【０００４】従来，フィン型スタックトキャパシタの蓄
積電極25は, 図５（ａ）に示すように，多結晶シリコン
（ポリSi膜）24のみの単層で形成されていた。
【０００５】
【発明が解決しようとする課題】しかし，このようなポ
リSi膜24は加工中，或いは，酸化熱処理中に変形した
り，折れたりしやすいため，ポリSi膜24の厚さを 1,000
Å以上と厚くしなければ実用に耐えなかった。
【０００６】このため, 図５（ｂ）に示すように，ＤＲ
ＡＭ等に多用されるフィン型スタックトキヤパシタ29の
ような立体的な構造では，蓄積電極25の厚さが厚いと,
多層フィンの高さがますます高くなり, 素子表面のアル
ミニウム(Al)等の多層配線膜が, ゲート電極等との段差
によって生ずる断線障害等の原因により，歩留りのアッ
プ，品質の向上に困難が付きまとっていた。
【０００７】本発明は, 以上の点を鑑み, フィン型スタ
ックトキャパシタ29の蓄積電極25の膜厚を薄くして素子
表面の凹凸を緩和することを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２はキャパシ
タ，３は蓄積電極，４はポリSi膜，５は SiCを含む化合
物,6は誘電体膜,7は対向電極である。
【０００９】上記の問題点は，熱的に安定な炭化珪素(S
iC) 及びその化合物をポリSi膜で被覆した材料を使用す
ることにより解決される。SiC 及びSiCH, SiCHF,SiCF
等の炭化珪素化合物は不純物のドーピングによって非常
に低抵抗化できる。
【００１０】また熱的に非常に安定であり，1,000 ℃以
上の酸化工程でも十分に強度があるために, 蓄積電極の
厚さを薄くできる。また, ポリSi膜でコートすることに
より, キャパシタ電気特性はポリSi膜単層の電極と同じ
にできる。
【００１１】即ち, 本発明の目的は，図１（ｂ）に示す
ような，半導体基板１上に形成されたフィン構造を有す
るスタックト型キャパシタ２において，図１（ａ）に示
すように，該キャパシタ２の蓄積電極３が, ポリSi膜４
で被覆された SiCを含む化合物５によって形成され，不
純物を含有することにより導電性を付与されていること
により，また，前記ポリSi膜４への不純物のドーピング
を，前記 SiCを含む化合物５からの熱拡散により行うこ
とにより達成される。
【００１２】
【作用】SiCを含む化合物はポリSi膜に比べて強度的,
熱的に安定であり, 電極の厚さを薄く出来る。このた
め, 多層フィン構造でも素子表面の凹凸が小さくなり,
Al等の配線工程が簡単となる。
【００１３】
【実施例】図２, 図３は本発明の一実施例の工程順模式
断面図, 図４は本発明と従来例のキャパシタ容量の比較
例である。
【００１４】図において，８はSi基板，９は Si3N4膜，
10はSiO2膜, 11は SiC膜, 12は開口部, 13は SiC膜, 14
は蓄積電極, 15はポリSi膜, 16はSiO2膜, 17は Si3N
4膜, 18は誘電体膜, 19はポリSi膜, 20は対向電極，21
はフィン型スタックトキヤパシタである。
【００１５】本発明をＤＲＡＭのフィン型スタックトキ
ャパシタに適用した一実施例について，図２により説明
する。図２（ａ）に示すように，Si基板８上にＭＯＳ型
の素子をゲート電極まで形成すしたSi基板８上に，窒化
シリコン(Si3N4) 膜９を全面に被覆する。
【００１６】図２（ｂ）に示すように， Si3N4膜９上
に, CVD 法により通常の条件でSiO2膜10を 1,000Åの厚
さに, 下記に示す条件でｎ型の多結晶SiC 膜11を500 Å
の厚さに, 上面と下面がSiO2膜10となるように, 順に，
交互に連続して堆積した後,SiO2膜10, SiC 膜11及び Si
3N4膜９をパタニングして，キャパシタ電極形成領域にS
i基板８が露出するように，開口部12を形成する。
【００１７】ここで，SiC 膜11はアセチレン(C2H2)を10
sccm, トリクロロシラン(SiHCl3)を50sccm, 水素(H2)を
15slm , フォスフィン(PH3) を0.1sccm, 塩化水素(HC
l) を30sccmの割合で供給し, 基板温度1,000 ℃, 圧力2
0Torrの条件で成長する。
【００１８】そして，この際 SiC膜11に導入する不純物
として, フォスフィン(PH3) を 0.1sccmの割合で同時に
供給する。図２（ｃ）に示すように，Si基板８上全面に
SiC膜13を被覆する。
【００１９】更に，図２（ｄ）に示すように，SiC 膜1
1,13 及びSiO2膜10をパタニングして，キャパシタ形成
領域以外のSiC 膜11,13 及びSiO2膜10をエッチング除去
する。SiO2膜10は通常ドライエッチングで行い,SiC膜11
は RIE法により塩素(Cl2) が10sccm, 四塩化炭素(CCl4)
が５sccm チャンバ内圧力 0.3Torr, 放電出力13.56MHz
で800Wのエッチング条件で行った。
【００２０】そして，図２（ｅ）に示すように SiC膜11
間のSiO2膜10をエッチング除去して，多層フィン構造の
蓄積電極14を形成する。この後，図３（ｆ）に示すよう
に，ポリSi膜15をSiH2Cl2 を50sccm, H2を3slm, PH3 を
0.1 sccm,HClを30sccm, 基板温度800 ℃, 圧力２Torrの
条件でCVD 法によりSiC 膜11上にのみ選択的に 200Åの
厚さに成長する。
【００２１】続いて，図３（ｇ）に示すように，ポリSi
膜15の表面を50Å程度酸化して,SiO2膜16に変換する。
この時, ｎ型 SiC膜11中にドープされた不純物である燐
（Ｐ）が熱拡散して, 表面のポリSi膜15中に熱拡散し
て, ポリSi膜15も低抵抗化される。
【００２２】図３（ｈ）に示すように，このSiO2膜16上
に, CVD法により誘電体膜18としてSi3N4膜17を50Åの
厚さに被覆する。ここで, キャパシタ21のSiO2膜16と S
i3N4膜17よりなる誘電体膜18の換算膜厚は60Åであっ
た。図３（ｉ）に示すように，対向電極20として, ポリ
Si膜19を300 Åの厚さに被覆し, 小面積大容量フィン型
スタックトキャパシタ21が完成する。
【００２３】上記の工程で, 本発明と比較のために, Si
C 膜を使用しないで， 900Åの厚さのポリSi膜のみで蓄
積電極のフィンを形成した従来例とキャパシタ容量の比
較例を図４に示す。
【００２４】図４（ａ）に示すように，本発明のSiC 膜
を用いた蓄積電極は安定して薄い蓄積電極のフィンを有
するキャパシタが得られるのに対して, 図４（ｂ）に示
すように，従来のポリSi膜のみの場合は, 容量のばらつ
きが多く不安定であった。
【００２５】
【発明の効果】以上説明したように, 本発明によれば,
大容量のキャパシタが安定して形成でき, １Ｇ以上の超
高集積ＤＲＡＭの実現に寄与するところが大きい。
【図面の簡単な説明】
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図（その
１）
【図３】 本発明の一実施例の工程順模式断面図（その
２）
【図４】 本発明と従来例のキヤパシタ容量の比較例
【図５】 従来例の説明図
【符号の説明】
１ 半導体基板 ２ キャパシタ ３ 蓄積電極 ４ ポリSi膜 ５ SiCを含む化合物 ６ 誘電体膜 ７ 対向電極 ８ Si基板 ９ Si3N4膜 10 SiO2膜 11 SiC膜 12 開口部 13 SiC膜 14 蓄積電極 15 ポリSi膜 16 SiO2膜 17 Si3N4膜 18 誘電体膜 19 ポリSi膜 20 対向電極 21 フィン型スタックトキヤパシタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板(1) 上に形成されたフィン構
    造を有するスタックト型キャパシタ(2) において， 該キャパシタ(2) の蓄積電極(3) が, 多結晶シリコン膜
    (4) で被覆された炭化珪素を含む化合物(5) によって形
    成され，不純物を含有することにより導電性を付与され
    ていることを特徴とする半導体装置。
  2. 【請求項２】 前記請求項１記載の半導体装置の製造に
    際して， 前記多結晶シリコン膜(4) への不純物のドーピングを，
    前記炭化珪素を含む化合物(5) からの熱拡散により行う
    ことを特徴とする半導体装置の製造方法
JP3067496A 1991-04-01 1991-04-01 半導体装置とその製造方法 Withdrawn JPH05183121A (ja)

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