KR960003498B1

KR960003498B1 - 반도체장치의 캐패시터 제조방법

Info

Publication number: KR960003498B1
Application number: KR1019920010546A
Authority: KR
Inventors: 전영권
Original assignee: 금성일렉트론주식회사; 문정환
Priority date: 1992-06-18
Filing date: 1992-06-18
Publication date: 1996-03-14
Also published as: TW222349B; DE4320060A1; KR940001398A; JPH0697371A; DE4320060B4; JP3288805B2; US5480824A

Abstract

내용 없음.

Description

반도체장치의 캐패시터 제조방법

제1도는 종래 반도체장치의 캐패시터 제조공정도.

제2도는 본 발명에 따른 캐패시터 제조공정도.

제3도는 본 발명에 따른 실시예의 캐패시터의 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

20,40 : 실리콘기판 21,41 : 제1산화막

22,42 : 제1질화막 23,43 : 제2산화막

24,44 : 제1폴리실리콘 25,45 : 제3산화막

26,46 : 제2폴리실리콘 27 : 융기부

28,48,48',48'' : 제3폴리실리콘 29,49 : 제4산화막

30,50 :다중테 31,51 : 제4폴리실리콘

32,52 : 축전전극 47 : 함몰부

53,53',53'' : 제5산화막 54 : 폴리플러그

본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히 캐패시터의 축전전극을 자기정합(Self-Align)에 의해 세겹 이상의 이중 실린더형태가 되도록 하여 메모리 캐패시터의 충전용량을 극대화하고, 메모리셀의 고집적화에 적당하도록 한 반도체장치의 캐패시터 제조방법에 관한 것이다.

일반적으로 사용되는 링(Ring)구조를 갖는 스택(Stacked) 캐패시터 셀의 제조방법은 제1도에 도시된 바와 같이, 실리콘기판(1) 위에 산화막(3)과 질화막(3)을 차례로 증착한 후 패터닝하여 콘택홀을 형성한다. (a도). 그 다음 b도에서와 같이 콘택홀과 질화막(3) 위에 폴리실리콘(4)을 데포지션한 후 산화막(5)을 증착하고, 상기 산화막(5)을 패터닝하여 폴리실리콘(4)의 에치마스크가 되도록 준비한 이후에 폴리실리콘(4)을 에치하여 부분적으로 식각한다 (c도).

그 다음 d도에서와 같이 산화막(6)을 데포지션한 후, 상기 산화막을 에치백하여 측벽에 사이드월(7)이 형성되도록 한 다음 e도와 같이 폴리실리콘(8)을 증착하고, 에치백함으로써 측벽에 폴리실리콘(8)을 형성하여 링전극으로 이용될 수 있도록 준비한다. 그 이후에는 f도와 같이 산화막(5)과 사이드월(7)을 HF 완충용액(Buffered HF)으로 습식식각 제거하여 축전전극(9)을 형성한다.

이때, 질화막(3)이 에치스톱(Etch Stop)의 역할을 한다. 그 다음 g도에서와 같이 상기 축전전극(9)위에 유전체막(10)을 입힌 후 셀 플레이트(11)를 형성하여 캐패시터 제조공정을 완료하게 된다.

상기와 같은 종래의 캐패시터 제조방법은 제1c도에 도시된 공정에서 폴리실리콘을 부분식각하여 박막 폴리실리콘을 만드는 경우에 에치스톱을 조절하기가 어렵고 메인과 링전극만으로는 충전용량 증대에 한계가 있게 됨으로써 메모리셀을 고집적화 하기에는 많은 문제점이 발생하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 캐패시터가 형성될 부위에 융기부 또는 함몰부를 형성하여 식각선택비가 다르고 재질이 서로 다른 두 층을 교대로 적층한 후 에치백하여 두 물질 중에서 식각속도가 상대적으로 느린 임의의 한 물질이 다중의 테 형태로서 잔류되도록 하고, 이 잔류막을 에치마스크로 이용하여 이 잔류막과 다른 식각 선택비를 갖는 하부의 임의의 층(폴리실리콘이나 비정질 실리콘)을 식각하여 하부의 임의의 층을 다중 실린더구조의 형태로 가공함에 따라 충전용량을 극대화 할 수 있도록 한 것이다.

본 발명의 목적은 반도체장치의 캐패시터 제조방법에 있어서, 실리콘 기판에 제1산화막과 제1질화막, 제2산화막을 차례로 증착하고 패터닝하여 캐패시터의 축전전극과 접속될 부위에 콘택홀을 형성한 후, 제1폴리실리콘과 제3산화막을 데포지션한 다음 제2폴리실리콘을 증착한 후 패터닝하여 융기부를 형성하는 공정과, 상기 공정 후 융기부 위에 제3폴리실리콘과 제4산화막을 각각 교대로 다수층으로 적층하는 공정과, 상기 공정 후 제3폴리실리콘과 제4산화막의 적층막을 에치백하여 제3폴리실리콘이 다중의 테 형태로서 잔류되도록 하는 공정과, 상기 공정 후 다중의 테를 마스크로 하여 계속해서 제3산화막을 에치백하여 다중의 실린더를 형성하는 공정과, 상기 공정 후 제4폴리실리콘을 데포지션한 후 제4폴리실리콘의 중착두께 이상으로 에치백하는 공정과, 상기 공정 후 제3산화막을 습식식각하여 다층구조의 실린더 형태로서 축전전극을 형성하는 공정과, 상기 공정 후 축전전극에 유전체막과 셀플레이터를 형성하는 공정으로 된 반도체장치의 캐패시터 제조방법을 제공하는 데 있다.

이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.

제2도는 본 발명에 따른 반도체장치의 캐패시터 제조방법의 일실시예를 도시한 것으로서, 먼저 제2a도에 도시된 바와 같이, 실리콘기판(20)에 메모리셀 트랜지스터의 콘택이 형성될 부위에 제1산화막(21)과, 제1질화막(22) 및 제2산화막(23)을 차례로 증착하고 패터닝하여 콘택홀을 형성한 후 제1폴리실리콘(24)(또는 비정질 실리콘)을 통상의 저압 증착법((LP CVD)으로 3000Å두께 이하로 데포지션한 다음 제3산화막(25)(또는 질화막 등의 폴리실리콘과 식각 선택비가 큰 절연막)을 5000Å이하의 두께로 증착하고 제2폴리실리콘(26)을 2000Å이하의 두께로 데포지션한 후 패터닝하여 융기부(27)를 형성한다.

상기 공정이 완료되면 제2b도에서와 같이, 제2폴리실리콘의 융기부(27) 위에 제3폴리실리콘(28)과 제4산화막(29)(또는 질화막 등의 폴리실리콘과 식각선택비가 큰 절연막)을 각각 500Å이하의 두께를 갖도록 교대로 다수층으로 적층한다.

그 다음 제2c도에서와 같이 CF₄등의 F이온을 포함한 가스를 이용하여 제3폴리실리콘(28)이 제4산화막(29)보다 식각속도가 느리게 되도록 조절하며 식각하여, 제3폴리실리콘층이 다중 테(30) 형태로서 잔류되도록 한다.

이어서 제2d도에서와 같이, 상기의 다중 테(30)를 마스크로 하여 제3산화막(25)을 비등방성 에치하여 하부의 제1폴리실리콘(24)에 의해 에치 스톱작용을 하게 하고, 내부기둥과 이를 둘러싼 다중의 실린더형태를 형성한다.

상기 공정이 완료되면 제2e도에서와 같이, 다중의 실린더에 제4폴리실리콘(31)을 데포지션한다.

이어서 f도와 같이 제4폴리실리콘(31)의 증착두께 이상으로 에치백하여 콘택부의 제2산화막(23)에 의해 에치스톱되도록 함으로써 제2산화막(23)의 표면이 나타나게 한다.

그 다음 g도에서와 같이 제2산화막 및 제2산화막을 HF를 포함한 용액으로 습식식각하여 제거하게 되면 다중구조의 실린더 형태로서 축전전극(32)을 가공하고, 그 이후에는 통상적인 방법으로 축전전극에 유전체막과 셀 플레이터를 형성하여 메모리셀 캐패시터 제작을 완료하게 된다.

제3도는 본 발명에 따른 반도체 제조장치의 캐패시터 제조방법을 함몰부를 이용한 다른 실시예를 나타낸 것으로서, 반도체장치의 캐패시터 제조방법에 있어서, 실리콘기판에 제1산화막과 제1질화막, 제2산화막을 차례로 증착하고 패터닝하여 콘택홀을 형성한 후 제1폴리실리콘을 데포지션한 다음 그 위에 다시 제3산화막, 제2폴리실리콘과 제4산화막을 차례로 증착하는 공정과, 상기 공정 후 제4산화막을 패터닝하여 함몰부를 형성하는 과정과, 상기 공정 후 함몰부와 제4산화막에 제3폴리실리콘과 제5산화막을 차례로 데포지션하여 다수층으로 적층한 다음 최상층을 에치백하여 폴리플러그를 형성하는 공정과, 상기 공정 후 제3폴리실리콘과 제4산화막의 적층막을 에치백하여 제3폴리실리콘이 다중의 테 형태로서 잔류되도록 하는 공정과, 상기 공정 후 제3폴리실리콘을 마스크로 하여 계속해서 제3산화막을 에치백하여 다중의 실린더를 형성하는 공정과, 상기 공정 후 제4폴리실리콘을 데포지션한 후, 제4폴리실리콘의 중착두께 이상으로 에치백하는 공정과, 상기 공정 후 제3산화막을 습식식각하여 다층구조의 실린더형태로서 축전전극을 형성하는 공정과, 상기 공정 후 축전 전극에 유전체막과 셀 플레이터를 형성하는 공정으로 이루어져 있다.

이하 첨부된 제3도를 참고로 설명하면 다음과 같다.

즉, 제3a도에서와 같이, 실리콘기판(40)상에서 메모리셀 트랜지스터와 캐패시터의 콘택이 형성될 부위에 제1산화막(41)과 제1질화막(42) 그리고 제2산화막(43)을 통상의 저압증착법으로 3000Å두께 이하로 증착한 후 제3산화막(45)을 5000Å이하의 두께로 증착하고, 그 위에 다시 제2폴리실리콘(46)을 1000Å이하의 두께로 데포지션한 후 제4산화막(49)을 2000Å이하의 두께로 증착한다.

그 다음 제3b도에서와 같이, 제4산화막(49)을 패터닝하여 함몰부(47)를 형성한다.

이어서 제3c도와 같이, 제3폴리실리콘(48, 48', 48'')과 제5산화막(53, 53', 53'')을 2000Å∼5000Å의 두께를 갖도록 다수층으로 적층하고, 최상부에 폴리실리콘을 증착한 후에, 폴리실리콘을 O₂와 CF₄가스를 이용하여 에치백하여, 폴리플러그(54)를 형성시킨다.

그 이후 제3d도에서와 같이, CF₄등의 F^-를 포함하는 가스를 이용하여 제3폴리실리콘과 제5산화막의 적층을 에치백하며, 이 때 제3폴리실리콘이 제5산화막보다 식각속도가 느리게 되도록 조절하여 제3폴리실리콘의 다중 테(5) 형태로서 잔류되도록 한다.

즉, 부분적으로 제3폴리실리콘의 두께가 두꺼운 단차(step) 부분의 제3폴리실리콘이 선택적으로 잔류된다.

그 다음 e도에서와 같이 다중테(5)를 마스크하여 제3산화막(45)을 에치하게 되면 하부의 제1폴리실리콘(44)에 의해 에치스톱 작용을 하게 되어 내부기둥과 이를 둘러싼 다중의 실린더 형태로서 가공된다.

상기 공정이 완료되면 제3f도에서와 같이, 다중의 실린더에 제4폴리실리콘(51)을 데포지션한다.

그 다음 제3g도와 같이, 제4폴리실리콘(51)을 증착두께 이상으로 에치백하여 콘택부의 제2산화막(43)에 의해 에치스톱되도록 함으로써 제2산화막(43)의 표면이 나타나게 한다.

그 다음 제3h도에서와 같이, 제2산화막(43) 및 제3산화막(45)을 HF를 포함한 용액으로 습식식각하여 제거하게 되면 다중구조의 실린더형태로서 축전전극(52)을 가공하고, 그 이후에는 통상적인 방법으로 축전전극에 유전체막과 셀플레이터를 형성하여 메모리셀 캐패시터 제작을 완료하게 된다.

이상에서 상술한 바와 같이 본 발명은 종래와 같은 문제점을 해결하기 위하여 융기부나 함몰부를 형성하여 식각선택비가 다르고 재질이 서로 다른 두 층을 교대로 적층한 후 에치백하여 두 물질 중에서 식각속도가 상대적으로 느린 임의의 한 물질이 같은 중심을 갖는 다중의 테 형태로서 잔류되도록 하고, 이 잔류막을 에치마스크로 이용하여 잔류막과 다른 식각선택비를 갖는 하부의 임의의 층(폴리실리콘이나 비정질 실리콘)을 식각하여 하부의 임의의 층을 다중 실린더 구조의 형태로 가공함으로써 축전전극을 자기정합(Self-Align)에 의해 세겹 이상의 다중 실린더 형태가 되도록 하여 메모리 캐패시터의 충전용량을 극대화되어 반도체의 고집적화에 기여할 수 있는 것이다.

Claims

반도체장치의 캐패시터 제조방법에 있어서, 실리콘 기판에 제1산화막과 제1질화막, 제2산화막을 차례로 증착하고 패터닝하여 콘택홀을 형성한 후, 제1폴리실리콘과 제3산화막을 데포지션한 다음 제2폴리실리콘을 증착한 후 패터닝하여 융기부를 형성하는 공정과, 상기 공정 후 융기부 위에 제3폴리실리콘과 제4산화막을 각각 교대로 다수층으로 적층하는 공정과, 상기 공정 후 제3폴리실리콘과 제4산화막의 적층막을 에치백하여 제3폴리실리콘이 다중의 테 형태로서 잔류되도록 하는 공정과, 상기 공정 후 다중의 테를 마스크로 하여 계속해서 제3산화막을 에치하여 다중의 실린더를 형성하는 공정과, 상기 공정 후 제4폴리실리콘을 데포지션한 후 제4폴리실리콘의 증착두께 이상으로 에치백하는 공정과, 상기 공정 후 제3산화막을 습식식각하여 다중구조의 실린더 형태로서 측전전극을 형성하는 공정과, 상기 공정 후 축전전극에 유전체막과 셀플레이터를 형성하는 공정으로 된 반도체장치의 캐패시터 제조방법.
제1항에 있어서, 상기 융기부에 재질이 서로 다른 제3폴리실리콘과 제4산화막을 교대로 다수층 적층하여 식각 선택비가 서로 다르도록 한 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
제1항에 있어서, 상기 다중의 테를 형성하는 공정은 F^-이온은 포함한 가스를 이용하여 제3폴리실리콘과 제4폴리실리콘을 에치백한 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
반도체장치의 캐패시터 제조방법에 있어서, 실리콘기판에 제1산화막과 제1질화막, 제2산화막을 차례로 증착하고 패터닝하여 콘택홀을 형성한 후 제1폴리실리콘을 데포지션한 다음 그 위에 다시 제2폴리실리콘과 제5산화막을 차례로 증착하는 공정과, 상기 공정 후 제5산화막을 패터닝하여 함몰부를 형성하는 과정과, 상기 공정 후 함몰부와 제5산화막에 제3폴리실리콘과 제4산화막을 차례로 데포지션하여 다수층으로 적층한 다음 폴리슬러그를 형성하는 공정과, 상기 공정 후 제3폴리실리콘과 제4산화막의 적층막을 에치백하여 제3폴리실리콘이 다중의 테 형태로서 잔류되도록 하는 공정과, 상기 공정 후 제3폴리실리콘을 마스크로 하여 계속해서 제3산화막을 에치하여 다중의 실린더를 형성하는 공정과, 상기 공정 후 제4폴리실리콘을 데포지션한 후, 제4폴리실리콘의 증착두께 이상으로 에치백하는 공정과, 상기 공정 후 제3산화막을 습식식각하여 다중구조의 실린더 형태로서 축전전극을 형성하는 공정과, 상기 공정 후 축전전극에 유전체막과 셀 플레이터를 형성하는 공정으로 이루어진 반도체장치의 캐패시터 제조방법
제4항에 있어서, 상기 함몰부에 재질이 서로 다른 제3폴리실리콘과 제4산화막을 교대로 다수층 적층하여 식각 선택비가 서로 다르도록 한 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.