KR940001398A - 반도체장치의 캐패시터 제조방법 및 그 구조 - Google Patents

반도체장치의 캐패시터 제조방법 및 그 구조 Download PDF

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Abstract

본 발명은 촉전전극을 자기정합(Self-Align)에 의해 세겹이상의 이중 실린더형태가 되도록하여 메모리 캐폐시터의 충전용량을 극대화하여 메모리셀의 고접적화에 적당하도록 한 반도체장치의 캐패시터 제조방법 및 그 구조에 관한 것으로서, 기판에 융기부나 ㅎ마몰부를 형성하는 공정과, 식가선택비가 다르고 재질이 서로 다른 두 물질을 교대로 적충하고 에치백하여 임의의 한 물질이 같은 중심을 갖는 다증의 태형태로서 잔류시키는 공정과, 이 잔류막을 에치마스크로 이용하여 상기 잔류막과 다른 식각선택비를 갖는 하부의 임의의 층을 식각하여 상기 하부의 임의의 층을 다중 실린더 구조로 가공하는 공정을 포함한 것으로서, 메모리 캐패시터의 용량을 극대화하여 고집적화에 적당하도록 한 것이다.

Description

반도체장치의 캐패시터 제조방법 및 그 구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 캐패시터 제조공정도.
제3도는 본 발명에 따른 실시예의 캐패시터의 제조공정도.

Claims (5)

  1. 반도체장치의 캐패시터 제조방법에 있어서, 실리콘 기판에 제1산화막과 제1질화막, 제2산화막을 차례로 증착하고 패터닝하여 콘택홀을 형성한 후, 제1폴리실리콘과 제3산화막을 데포지션한 다음 제2폴리실리콘을 증착한 후 패터닝하여 융기부를 형성하는 공정과, 상기 공정 후 융기부 위에 제3폴리실리콘과 제4산화막을 각각 교대로 다수층으로 적층하는 공정과, 상기 공정 후 제3폴리실리콘과 제4산화막의 적층막을 에치백하여 제3폴리실리콘이 다중의 테 형태로서 잔류되도록 하는 공정과, 상기 공정 후 다중의 테를 마스크로 하여 계속해서 제3산화막을 에치하여 다중의 실린더를 형성하는 공정과, 상기 공정 후 제4폴리실리콘을 데포지션한 후 제4폴리실리콘의 증착두께 이상으로 에치백하는 공정과, 상기 공정 후 제3산화막을 습식식각하여 다중구조의 실린더 형태로서 측전전극을 형성하는 공정과, 상기 공정 후 축전전극에 유전체막과 셀플레이터를 형성하는 공정으로 된 반도체장치의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 융기부에 재질이 서로 다른 제3폴리실리콘과 제4산화막을 교대로 다수층 적층하여 식각 선택비가 서로 다르도록 한 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 다중의 테를 형성하는 공정은 F-이온은 포함한 가스를 이용하여 제3폴리실리콘과 제4폴리실리콘을 에치백한 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  4. 반도체장치의 캐패시터 제조방법에 있어서, 실리콘기판에 제1산화막과 제1질화막, 제2산화막을 차례로 증착하고 패터닝하여 콘택홀을 형성한 후 제1폴리실리콘을 데포지션한 다음 그 위에 다시 제2폴리실리콘과 제5산화막을 차례로 증착하는 공정과, 상기 공정 후 제5산화막을 패터닝하여 함몰부를 형성하는 과정과, 상기 공정 후 함몰부와 제5산화막에 제3폴리실리콘과 제4산화막을 차례로 데포지션하여 다수층으로 적층한 다음 폴리슬러그를 형성하는 공정과, 상기 공정 후 제3폴리실리콘과 제4산화막의 적층막을 에치백하여 제3폴리실리콘이 다중의 테 형태로서 잔류되도록 하는 공정과, 상기 공정 후 제3폴리실리콘을 마스크로 하여 계속해서 제3산화막을 에치하여 다중의 실린더를 형성하는 공정과, 상기 공정 후 제4폴리실리콘을 데포지션한 후, 제4폴리실리콘의 증착두께 이상으로 에치백하는 공정과, 상기 공정 후 제3산화막을 습식식각하여 다중구조의 실린더 형태로서 축전전극을 형성하는 공정과, 상기 공정 후 축전전극에 유전체막과 셀 플레이터를 형성하는 공정으로 이루어진 반도체장치의 캐패시터 제조방법
  5. 제4항에 있어서, 상기 함몰부에 재질이 서로 다른 제3폴리실리콘과 제4산화막을 교대로 다수층 적층하여 식각 선택비가 서로 다르도록 한 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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