KR950009740B1 - 메모리 캐패시터 제조방법 및 그 구조 - Google Patents

메모리 캐패시터 제조방법 및 그 구조 Download PDF

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Abstract

내용 없음.

Description

메모리 캐패시터 제조방법 및 그 구조
제1도는종래의 요철부를 갖는 캐패시터 제조공정도.
제2도는 본 발명의 캐패시터 제조공정도.
* 도며의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 절연막
3 : 폴리실리콘 4 : 폴리실리콘 요철부
5 : 질화막 6 : 산화막
7 : 폴리아미드
본 발명은 메모리 캐패시터의 제조방법 및 그 구조에 관한 것으로 특히, 캐패시터의 면적 증가 및 균일도(Uniformity)향상에 적합하도록 한 캐패시터에 관한 것이다.
종래에는 폴리실리콘 표면에 요철부를 갖도록 하는 방법등을 사용하여 캐패시터의 면적을 증가시키고자 하였다.
제1도는 그와같은 종래기술 중 하나로서, 그 제조방법을 설명하면 다음과 같다.
먼저 제1a도와 같이, 반도체(실리콘) 기판(1)위에 필요한 회로 요소등을 형성한 다음 절연막(2)을 입히고 PHOTO LITHOGAPHY공정으로 이 절연막(2)의 소정부분을 식각하여 캐패시터 콘택을 형성한다. 이어서 600℃에서 저압증착법(LPCVD)으로 도우핑된 폴리실리콘(3)을 증착하고 캐패시터의 노드 일부를 패터닝한다.
계속해서 제1b도와 같이, 1.0torr압력과 550℃정도의 온도에서 헬륨(He)으로 희석된 SiH4(20%) 가스를 사용하여 표면에 요철부를 갖는 폴리실리콘(4)을 증착하고, 제1c도와 같이 HBr가스를 사용하여 이방성 건식식각 RECTIVE 10mETCH으로 에치백하여 캐패시터 노드를 패터닝한다.
그 후 캐패시터 유전체막을 입히고 플레이트 전극을 폴리실리콘으로 형성하여 캐패시터를 제작한다.
이와같이 폴리실리콘 표면에 반구형의 많은 요철부를 형성하여 노드 표면적을 증가시키는 데에는 한계가 있다. 즉, 평면적인 캐패시터의 노드에 비해 요철부가 있는 노드의 형태를 반구형으로 가정할 때 노드의 표면적 비는
2πr2/πr2=2
약 2배의 표면적 증가를 가져오며 그 이상은 불가능하다.
본 발명은 종래 기술에서 시도한 캐패시터 노드(저장전극) 표면적 증가의 한계를 극복하기 위한 것으로서, 그 구조 및 제조방법을 첨부된 도면 제2도를 참조하여 상술하면 다음과 같다.
먼저 제조방법을 보면, 미리 워드선을 형성한 후, 제2a도와 같이, 실리콘기판(1)위의 필요한 회로 요소를 형성한 후 절연막(2)을 덮고 소정부위를 식각하여 캐패시터 노드 콘택홀(31)을 형성한다. 이어서 도우핑된 폴리실리콘을 500℃이상의 온도에서 저압증착법(LPCVD)으로 2000Å이상의 두께로 증착한다. 계속해서 제2b도와 같이, 실리콘 질화막(5)과 실리콘 산화막(6)을 차례로 증착한 후 패터닝하여 폴리실리콘(3) 위의 캐패시터 노드 전극을 형성될 부위에 윈도우(55)를 형성한다. 이어서 제2c도와 같이, 폴리실리콘(3), 질화막 및 산화막의 노출된 표면에 1000Å두께로 반구형 폴리실리콘(4)를 데포지션하여 요철부(42,44)를 형성한다.
이 공정에서 ⅰ) SiH4를 사용할 경우에는 0.1-10torr의 압력과 560-600℃온도에서 폴리실리콘 요철부를 형성하고, ⅱ) Si2H6를 사용할 경우에는 0.1-1torr의 압력과 570-610℃온도에서 폴리실리콘 요철부를 형성한다.
그 후 제2d도와 같이, 200~1000Å의 두께로 화학기상증착(CVD) 산화막(62)을 증착하고 에치백하여 상기 폴리실리콘 요철부(42)에 선택적으로 산화막(62)을 잔류시킨다.
그 후 제2e도와 같이, 잔류된 산화막(62)을 마스크로 사용하여 하부의 폴리실리콘(3)을 이방성 건식식각하여 다수의 폴리실리콘 돌기(32)를 형성한다. 이어서 제2f도와 같이, 산화막(6,62)을 습식식각하여 제거한 후 폴리실리콘(3) 및 질화막(5)과 식각선택비가 큰 식각선택비가 큰 식각비율이 크게 차이나는 폴리이미드(7)(Polymide)를 형성하고 에치백하여 질화막(5)의 표면이 드러나게 한다. 계속해서 제2g도와 같이, 질화막(5)을 습식식각으로 제거한 후, 상기 폴리이미드(7)를 마스크로 이용하여 폴리실리콘(3)을 식각하여 캐패시터의 노드전극을 패터닝하고, 제2h도와 같이 폴리이미드막을 습식식각으로 제거하여 캐패시터 노드(36)을 형성한다.
이와같은 공정으로 완성된 캐패시터 노드(36)의 레이아웃이 제2i도에 도시되어 있다.
이후 공정은 종래의 방법으로 캐패시터의 유전막을 노드전극(36)표면에 입히고 그 위에 캐패시터의 플레이트 전극을 형성하여 메모리 캐패시터제조를 완료한다.
제2h도 및 제2i도에 도시된 바와같이, 본 발명의 캐패시터 노드전극 구조는, 노드 콘택 상부에 실린더 모양의 캐패시터 노드가 놓이며, 실린더안에는 다수의 폴리실리콘 돌기가 기판에 대해 수직 방향으로 바둑판 모양으로 형성되어 있다. 즉 본 발명의 캐패시터는 저장전극 콘택상부에 형성된 다수의 폴리실리콘돌기와, 다수의 폴리실리콘돌기가 형성된 영역의 외주면을 감싸면서 형성된 폴리실리콘실린더와, 다수의 폴리실리콘돌기와 폴리실리콘실린더의 표면에 형성된 유전막과, 유전막상에 형성된 플레이트전극을 포함하여 이루어진다.
따라서 캐패시터 노드의 표면적을 획기적으로 증가시키고, 노드 패터닝을 할 때 폴리실리콘의 과도한 식각을 방지할 수 있다.

Claims (5)

  1. 메모리 캐패시터 제조방법에 있어서, 반도체기판위에 절연막을 입히고 소정개소를 식각하여 캐패시터 노드 콘택홀을 형성하고 도우핑된 폴리실리콘을 소정의 두께로 증착하는 단계(a)와, 계속해서 질화막과 산화막을 차례로 증착한 후 패터닝하여 폴리실리콘위에 캐패시터의 노드전극이 형성부위에 윈도우를 형성하는 단계(b)와, 상기 폴리실리콘, 질화막 및 산화막의 노출된 표면에 소정의 두께로 반구형 폴리실리콘을 데포지션하여 요철부를 형성하는 단계(c)와, 상기 폴리실리콘 요철부가 형성된 위에 소정의 두께로 산화막을 입히고 에치백하여 상기 폴리실리콘 요철부에 선택적으로 산화막을 잔류시키는 단계(d)와, 상기 잔류된 산화막을 마스크로 사용하여 하부의 폴리실리콘을 소정의 깊이로 이방성 건식식각하여 다수의 폴리실리콘 돌기를 형성하는 단계(e)와, 상기 잔류된 산화막을 제거하고, 폴리실리콘 및 그 상부의 질화막과 식각 선택비가 큰 폴리이미드(Polymide)를 데포지션하고 에치백하여 상기 질화막의 표면이 드러나게 하는 단계(f)와, 상기 질화막을 습식식각으로 제거하고, 상기 폴리이미드를 마스크로 사용하여 폴리실리콘을 이방성 건식 식각하며, 상기 폴리이미드막을 습식식각하여 제거하는 단계(g)를 포함하는 것을 특징으로 하는 메모리 캐패시터 제조방법.
  2. 제1항에 있어서, 단계(a)이 도핑된 폴리실리콘 500℃이상의 온도에서 저압증착법(LPCVD)으로 2000Å이상의 두께로 증착하는 것을 특징으로 하는 메모리 캐패시터 제조방법.
  3. 제1항에 있어서, 단계(c)에서 폴리실리콘 요철부는 SiH4를 사용하여 0.1~10torr의 압력과 560~600℃의 온도에서 1000Å의 두께로 형성하는 것을 특징으로 하는 메모리 캐패시터 제조방법.
  4. 제1항에 있어서, 단계(c)에서 폴리실리콘 요철부는 Si2H4를 사용하여 0.1~1torr의 압력과 570~600℃의 온도에서 1000Å의 두께로 형성하는 것을 특징으로 하는 메모리 캐패시터 제조방법.
  5. 메모리 캐패시터 구조에 있어서, 캐패시터의 저장전극 콘택상부에 형성된 다수의 폴리실리콘돌기와, 상기 다수의 폴리실리콘 돌기가 형성된 영역의 외주면을 감싸면서 형성된 폴리실리콘실린더와, 상기 다수의 폴리실리콘 돌기와 상기 폴리실리콘실린더의 표면에 형성된 유전막과, 상기 유전막상에 형성된 플레이트전극을 포함하여 이루어진 메모리 캐패시터.
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