KR930008584B1 - 반도체 메모리 셀 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 공정 단면도.
제 2 도는 본 발명의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드산화막
3 : 게이트 4 : CVD 산화막
5 : 제 1 폴리실리콘 6 : 절연막
7 : 제 2 폴리실리콘 8 : 질화막
9 : 커패시터 유전막 10 : 제 3 폴리실리콘
본 발명은 메모리 셀 제조방법에 관한 것으로, 특히 커패시터의 폴리실리콘 패드와 노드폴리실리콘을 동시에 식각하여 자기정합(Self-Align) 방법으로 패터닝(Patterning)하므로써 오버레이 어큐러시(Overlay Accuracy)를 향상시키고 커패시터의 영역의 증가에 의한 축전용량을 증대시키기에 적당하도록 한 것이다.
종래의 노블 스택(Noble Stacked) 커패시터 셀(NSC)의 제조공정은 제 1a 도와 같이 먼저 기판(21)위에 게이트(22)와 CVD산화막(23)을 형성하고 매몰 콘택을 형성하기 위한 식각을 하며, 마스크용 질화막(24)을 형성한 후 패터닝한다. 다음에 (B)와같이 폴리실리콘(25)을 형성하고 패터닝하여 폴리실리콘 패드를 형성한후 (C)와 같이 산화막(26)을 화학증착법(CVD)으로 형성하고 패터닝하며 폴리실리콘(27)을 화학증착법으로 형성한 후 포토레지스트를 도포하여 평탄화한다.
그리고 (D)와 같이 폴리실리콘(27)을 증착 두께만큼 이방성 건식식각한 후 포토레지스트를 제거하여 스토리지 노드 폴리실리콘을 패터닝한다. 이어서 스토리지노드 폴리실리콘(27) 표면에 커패시터 유전막(도시되지 않음)을 형성한다.
또한, (E)(F)와 같이 다시 폴리실리콘(28)을 형성하고 패터닝하여 플레이트 폴리실리콘을 패터닝한 후 BPSG 등의 절연막(29)을 증착하고 콘택식각한 다음 텅스텐 플러그를 도포하여 비트라인(30)을 형성한다. 그러나, 상기와 같은 종래의 기술에 있어서는 폴리실리콘(25) 패드와 노드용 폴리실리콘(27)을 각각 식각하므로 오정합(Misalign)에 의한 오버레이 어큐러시가 나빠지기 쉬우며 포토레지스트 등의 공정을 거쳐야 하므로 공정이 복잡해지는 결점이 있다.
본 발명은 상기와 같은 종래의 결점을 해결하기 위한 것으로, 폴리실리콘 패드와 스토리지 노드 폴리실리콘을 동시에 마스크없이 패터닝하여 공정을 단순화시킴과 아울러 오버레이 어큐러시를 향상시키는데 그 목적이 있다. 이와같은 목적을 달성하기 위한 본 발명은 스위칭 트랜지스터와 커패시터로 구성되는 메모리셀에 있어서, 폴리실리콘 패드와 스토리지 노드 폴리실리콘을 동시에 마스크없이 자기정합 방법으로 패터닝함을 특징으로 한다.
이하에서 본 발명의 실시예을 첨부된 도면 제 2 도에 의하여 상술하면 다음과 같다. 먼더 (A)와 같이 기판(1)위에 필드산화막(2)과 게이트(3) 및 CVD산화막(4)을 형성하고 상기 CVD산화막(4)을 선택적으로 식각하여 소정영역에 매몰콘택을 형성한다. 다음에 (B)와 같이 상기 결과물 전면에 제 1 폴리실리콘(5)과 SOG(Spin On Glass) 또는 폴리이미드(Polyimide)로 된 평탄화용 절연막(6)을 차례로 형성한 후, 상기 평탄화용 절연막을 소정 패턴으로 패터닝한 다음 (C)와 같이 결과물 전면에 제 2 폴리실리콘(7)과 질화막(8)을 차례로 형성한다.
그리고 (D)와 같이 이방성 건식식각에 의하여 상기 질화막(8)의 두께이상으로 상기 질화막(8) 에치-백(Etch-back)한 후, 이에따라 노출되는 제 2 폴리실리콘(7)과 제 1 폴리실리콘(5)을 (E)와 같이 평탄부상에 가장 두껍게 증착된 폴리실리콘 두께이상으로 폴리실리콘(7)을 에치-백하면 제 1 폴리실리콘(5)으로 된 폴리실리콘 패드와 제 2 폴리실리콘(7)으로 된 스토리지 노드 폴리실리콘이 동시에 마스크없이 패터닝된다.
이는 상기 질화막(8)의 에치백에 의해 형성된 질화막 측벽(8)이 제 2 폴리실리콘(7)의 측면을 막는 마스크 역할을 하므로 별도의 마스크 공정없이 패터닝이 이루어지게 되는 것이다. 이후 평탄화용 절연막(6)을 (F)와 같이 습식식각에 의해 제거한다. 이때 평탄화용 절연막이 SOG인 경우에는 폴리실리콘과 하지 CVD산화막(4)보다 식각속도가 빠른 100 : 1 HF 등의 희석불산용액을 식각액으로 사용하고, 평탄화용 절연막이 폴리이미드인 경우에는 NaOH나 H2SO4등을 포함하는 용액을 식각액으로 사용하여 습식식각한다.
이어서 (G)와 같이 상기 측벽의 질화막(8)을 습식식각으로 제거한 후 결과물상에 유전막(9)을 형성한 다음, (H)와 같이 제 3 폴리실리콘(10)을 형성하고 패터닝하여 셀 플레이트 전극(10)을 형성한다. 그리고 (I)와 같이 BPSG 등의 절연막(11)을 결과물 전면에 형성하고 소정영역에 콘택을 형성한 후 비트라인(12)을 형성한다.
이상과 같이 본 발명에 의하면 폴리실리콘 패드와 스토리지 노드 폴리실리콘을 마스크없이 동시에 패터닝하므로 오버레이 어큐러시를 향상시킬 수 있으며, 기존의 NSC 셀 공정보다 공정이 단순해지는 효과가 있다.
Claims (2)
- 트랜지스터가 형성된 반도체기판상에 CVD산화막(4)을 형성한 후 선택적으로 식각하여 소정영역에 매몰콘택을 형성하는 공정과, 결과물 전면에 제 1 폴리실리콘(5)과, 평탄화용 절연막(6)을 차례로 형성하는 공정, 상기 평탄화용 절연막(6)을 소정패턴으로 패터닝하는 공정, 결과물 전면에 제 2 폴리실리콘(7)과 질화막(8)을 차례로 형성하는 공정, 상기 질화막(8)을 에치백하는 공정, 상기 제 2 폴리실리콘(7)을 에치백하는 공정, 상기 평탄화용 절연막을 제거하는 공정, 상기 남아 있는 질화막을 제거하는 공정, 결과물상에 커패시터 유전막(9)을 형성하는 공정, 및 상기 커패시터 유전막(9)상에 플레이트전극(10)을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 메모리셀 제조방법.
- 제 1 항에 있어서, 상기 질화막(8)은 증착된 질화막 두께이상으로 에치백하고 제1 및 제 2 폴리실리콘은 평탄부에서 가장 두껍게 증착된 두께이상으로 에치백하는 것을 특징으로 하는 반도체 메모리셀 제조방법.
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