KR0165409B1 - 반도체 장치의 커패시터 및 그 제조방법 - Google Patents

Abstract

반도체 장치의 커패시터 및 그 제조방법에 관하여 기재되어 있다. 본 발명에 따른 커패시터는 반도체 기판, 상기 기판 상부에 형성된 스토리지 전극, 상기 기판과 스토리지 전극 사이에 형성된 언더컷, 상기 언더컷 내에 형성되고 상기 스토리지 전극의 외측 바닥면과 접촉되어 형성된 절연층, 상기 스토리지 전극 표면과 상기 절연층 표면에 형성된 유전체막, 및 상기 유전체막 상에 형성된 플레이트 전극을 구비한다. 따라서 Ta₂O₅막을 유전체막으로 사용하는 경우, 누설전류 증가 등의 전기적 특성의 열화를 방지할 수 있으므로 신뢰성 있는 커패시터의 제조가 가능하다.

Description

반도체 장치의 커패시터 및 그 제조방법

제1도는 종래의 전형적인 원통형 구조의 커패시터를 도시한 단면도.

제2도는 스토리지 전극의 하부에 실리콘질화막이 형성된 원통형 커패시터를 도시한 단면도.

제3도는 본 발명의 제1 실시예에 따른 원통형 커패시터를 도시한 단면도.

제4도 내지 제7도는 본 발명에 의한 원통형 커패시터 제조방법의 제1 실시예를 도시한 공정순서도.

제8도는 본 발명의 제2실시예에 따른 원통형 커패시터를 도시한 단면도.

본 발명은 반도체 메모리 장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 Ta₂O₅를 유전체막으로 채용한 경우의 커패시터 및 그 제조방법에 관한 것이다.

메모리 셀의 면적 감소에 따른 셀커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 되는데, 셀커패시턴스의 감소 문제는 메모리 셀의 독출 능력을 저하시키고 소프트에러율을 증가시킬 뿐만아니라 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 하기 때문에 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 하는 문제이다.

통상 약 1.5μm²의 메모리 셀 면적을 가지는 64Mb DRAM에 있어서는 일반적인 2차원적인 스택형 메모리셀을 사용한다면 오산화 탄탈륨(Ta₂O₅)과 같은 고유전율의 물질을 사용하더라도 충분한 커패시턴스를 얻기가 힘들기 때문에 3차원적 구조의 스택형 커패시터를 제안하여 셀커패시턴스의 향상을 도모하고 있다.

상기 3차원적인 스택형 커패시터 구조중에서, 특히, 원통구조(Cylindrical Capacitor)는 원통의 외면뿐만아니라 내면까지 유효 커패시터 영역으로 이용할 수 있기 때문에 주로 채택되고 있다.

제1도는 종래의 전형적인 원통형 구조의 커패시터를 도시한 단면도이다.

제1도를 참조하면, 참조부호 1은 반도체 기판을, 3은 절연층을, 5는 식각저지층을, 7은 절연물 스페이서를, 9는 원통형 스토리지 전극을, C는 언더컷을 각각 나타낸다.

상기 원통형 구조 커패시터의 커패시턴스를 증가시키기 위해 유전체막으로 고유전 물질, 특히 오산화 탄탈륨(Ta₂O₅)을 사용하는 경우, 그 전극물질로는 내화금속, 예컨대 티타늄질화물(TiN)을 사용하는 것이 바람직한 것으로 알려져 있다. 티타늄질화물을 사용한 플레이트 전극은 통상 스퍼터링방법으로 형성하는데, 종래와 같이 언더컷이 형성된 경우, 스퍼터링방법에 의해 형성된 티타늄질화막의 스텝커버리지가 매우 불량하게 된다. 그 결과, 언더컷 부위에서 티타늄질화막의 박막화로 인한 오산화 탄탈륨막의 누설전류 증가 등 커패시터의 전기적 특성이 저하된다.

따라서, 이러한 문제의 해결을 위한 커패시터 구조가 제2도 이에 도시되어 있다.

제2도는 스토리지 전극의 하부에 실리콘질화막이 형성된 원통형 커패시터를 도시한 단면도이다. 제1도에서와 동일한 참조부호는 동일 요소를 나타낸다.

제2도를 참조하면, 참조부호 1은 반도체 기판을, 3은 절연층을, 5는 식각저지층을, 6은 실리콘질화막을, 7은 절연물 스페이서를 9는 원통형 스토리지 전극을 각각 나타낸다.

상기 구조에 따르면, 이스토리지 전극 아래에 언더컷이 발생되지 않는다. 이는, 스토리지 전극(9) 하부에 실리콘질화막(6)이 형성되어 있으므로, 원통형 커패시터 제조에 사용되는 실리콘산화막 마스크를 제거하기 위해 BOE(Buffered Oxide Etchant)를 사용하더라도 실리콘질화막(6)이 제거되지 않기 때문이며, 따라서 언더컷으로 인한 스텝커버리지 불량에 의해 발생되는 문제점을 방지할 수 있다.

그러나, 상기 구조는 아래와 같은 문제점을 가지고 있다.

첫째, 제2도의 a 부분과 같이 스토리지 전극 식각시에 마이크로 로딩 효과(micre loading effect)에 의해 셀 영역의 에지 부위에서 실리콘질화막의 오버-에치가 발생될 수 있다.

둘째, 유전율이 높은 실리콘질화막이 웨이퍼 전면에 증착되어 있으므로 기생 커패시턴스가 증가되고, 결과적으로 신호지연(RC time delay) 불량이 유발된다.

셋째, 스트레스가 큰 실리콘질화막이 500∼1500Å의 두께로 두껍게 증착되어 있기 때문에 후속 공정 진행시 실리콘질화막의 기계적인 크랙(mechanical crack)이 발생될 가능성이 있다.

따라서, 본 발명의 목적은 상기 문제점을 해결할 수 있는 원통형 커패시터를 제공하는 것이다.

본 발명의 다른 목적은 상기 원통형 커패시터를 제조하는 데 적합한 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명에 따른 커패시터는,

반도체 기판;

상기 기판 상부에 형성된 스토리지 전극;

상기 기판과 스토리지 전극 사이에 형성된 언더컷;

상기 언더컷 내에 형성되고 상기 스토리지 전극의 외측 바닥면과 접촉되어 형성된 절연층;

상기 스토리지 전극 표면과 상기 절연층 표면에 형성된 유전체막; 및

상기 유전체막 상에 형성된 플레이트 전극을 구비한다.

여기에서, 상기 절연층은 Ta₂O₅로 100∼1500Å의 두께를 갖도록 형성된 것이 바람직하며, 상기 스토리지 전극은 단순 스택형, 원통형(cylinder) 및 이중 원통형(double cylinder)의 3차원 구조에서 선택된 어느 하나의 구조인 것이 바람직하다.

상기 다른 목적을 달성하기 위하여 본 발명에 따른 커패시터 제조방법은,

반도체 기판 상에 식각 저지층을 형성하는 단계;

상기 식각 저지층 상부에 제1 절연층 및 제2 절연층을 형성하는 단계;

반도체 기판 상부에 적층되어 있는 상기 층들을 부분적으로 식각하여 스토리지 전극을 기판과 접촉시키는 콘택 홀을 형성하는 단계;

콘택홀이 형성되어 있는 상기 결과물 상에 스토리지 전극 형성을 위한 도전층을 형성하는 단계;

상기 도전층 상부에 스토리지 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계;

상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 도전층 및 제2 절연층을 패터닝함으로써 그 하부에 상기 제2 절연층이 형성된 스토리지 전극을 형성하는 단계; 및

상기 제1 절연층을 부분적으로 식각하여 상기 제2 절연층 하부에 언더컷을 형성하는 단계를 구비한다.

이때, 상기 제2 절연층은 Ta₂O₅로 100∼1500Å의 두께를 갖도록 형성하고, 스퍼터링(sputtering) 및 저압화학기상증착법(LPCVD) 중의 한 방법으로 형성하는 것이 바람직하다.

또한, 상기 제2 절연층 및 도전층을 패터닝하는 단계 이후에 제1 절연층을 부분적으로 식각하여 상기 제2 절연층 하부에 언더컷을 형성하는 단계를 더 구비할 수 있다.

상기 다른 목적을 달성하기 위하여 본 발명에 따른 커패시터 제조방법은 또한,

반도체 기판상에 식각 저지층을 형성하는 단계;

상기 식각 저지층 상부에 제1 절연층 및 제2 절연층을 형성하는 단계;

반도체 기판 상부에 적층되어 있는 상기 층들을 부분적으로 식각하여 스토리지 전극을 기판과 접촉시키는 콘택 홀을 형성하는 단계;

콘택 홀이 형성되어 있는 상기 결과물 상에 스토리지 전극 형성을 위한 도전층을 형성하는 단계;

상기 도전층 상부에 스토리지 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계;

상기 포토레지스트 패턴의 측벽에 산화물 스페이서를 형성하는 단계;

상기 산화물 스페이서 및 포토레지스트 패턴을 식각마스크로 사용하여 원통형 전극과 바깥쪽에 해당하는 상기 도전층 및 제2 절연층을 부분적으로 식각하는 단계;

상기 포토레지스트 패턴을 제거하는 단계;

상기 산화물 스페이서를 식각마스크로 사용하여 원통형 전극의 안쪽에 해당하는 상기 도전층의 일부를 식각함으로써 그 하부에 제2 절연층이 형성된 원통형 스토리지 전극을 형성하는 단계; 및

상기 산화물 스페이서를 제거함과 동시에 상기 제1 절연층을 부분적으로 식각하여, 상기 제2절연층 하부에 언더컷을 형성하는 단계를 구비한다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.

제3도는 본 발명의 제1 실시예에 따른 원통형 커패시터를 도시한 단면도이다.

제3도를 참조하면, 참조부호 10은 반도체 기판을, 12는 하부층과의 절연 및 평탄화를 목적으로 형성된 평탄화층, 14는 식각저지층을, 16은 제1 절연층을, 18은 제2 절연층을, 20은 절연물 스페이서를, 23은 스토리지 전극 패턴을, 29는 유전체막을, 30은 플레이트 전극을 각각 나타낸다.

여기에서, 상기 평탄화층(12)은 예컨대 BPSG로 형성될 수 있으며, 상기 식각저지층(14)은 실리콘질화물로, 상기 제1 절연층(16)은 실리콘산화물로 형성될 수 있다. 또한 상기 제2 절연층(18)은 고유전물질, 예컨대 Ta₂O₅로 형성된 것이 바람직하다.

상기 제2 절연층은 스토리지 전극 패턴(23) 중 외측 바닥면에만 형성되어 있으므로, 언더컷 부분에서의 유전체막 두께가 증가된다. 이에의해, 언더컷 부분에서의 전기적 특성의 열화 특히, 누설전류 증가를 방지할 수 있다. 이와 같이, 제2도에 도시된 실리콘질화막(6)을 형성하지 않고도, 언더컷 부분에서 발생되는 누설전류를 감소시킬 수 있으므로, 실리콘질화막으로 인해 발생되던 종래의 문제점들 즉, 기생 커패시턴스의 증가 및 이로인한 RC 시간지연이나, 크랙(crack)의 가능성을 방지할 수 있다.

제4도 내지 제7도는 본 발명에 의한 원통형 커패시터 제조방법의 제1 실시예를 도시한 공정순서도이다. 계속해서 소개되는 도면 제4도 내지 제6도에 있어서, 상기 제3도의 동일한 참조번호는 동일한 물질을 나타낸다.

제4도는 스토리지전극을 소오스에 접촉시키기 위한 콘택홀(h)을 형성하는 단계를 도시한다. 반도체기판(10)에 소오스, 드레인 및 게이트를 구비하는 트랜지스터(도시되지 않음)를 형성하고, 상기 트랜지스터의 절연 및 상기 트랜지스터 제조공정에 의해 그 표면에 단차가 발생한 상기 반도체기판의 표면을 평탄화시킬 목적으로 평탄화층(12)을 형성한다. 이어서, 상기 평탄화층(12) 상부에, 예컨대 실리콘질화물(SiN)을 도포하여 식각저지층(14)을 형성한 다음, 상기 식각저지층(14) 상에, 예컨대 산화물을 도포하여 제1 절연층(16)을 형성한다. 계속해서 제1 절연층(16)이 형성되어 있는 상기 결과물 상에, 절연물, 예컨대 오산화 탄탈륨(T₂aO₅)을 증착하여 제2 절연층(18)을 형성한다.

여기에서,상기 식각저지층(16)은 그 상부의 제1 절연층(16) 제거시 하부층의 손상을 방지할 목적으로, 상기 제1 절연층(16)과는 다른 식각율을 가지는 물질, 통상 상기 제1 절연층(16)에 비해 그 식각율이 훨씬 낮은 물질로 형성하며, 70Å 정도의 두께로 형성하는 것이 바람직하다.

상기 제2 절연층(18)은 Ta₂(OC₂H₅)₅와 O₂를 400∼500℃의 온도, 바람직하게는 430℃ 정도의 온도에서 LPCVD 방법을 이용하여 100∼1500Å의 두께로 증착한다.

다음에, 상기 기판(10) 상에 적층되어 있는 상기 제2 절연층(18), 제1 절연층(16), 식각저지층(14), 및 평탄화층(12)을 부분적으로 식각하여 스토리지전극을 소오스(도시되지 않음)와 접촉시키기 위한 콘택홀(h)을 형성한다. 콘택홀(h)이 형성된 상기 결과물 상에 절연층을 형성한 다음 이방성식각하여 상기 콘택홀의 내벽에 스페이서(20)를 형성한다.

제5도는 원통형 스토리지전극 형성을 위한 도전층(22) 및 산화물 스페이서(26)를 형성하는 단계를 도시한다. 콘택홀(h)이 형성되어 있는 상기 결과물 전면에, 상기 콘택홀을 채우고 상기 제2 절연층(18)을 기준으로 일정한 두께를 가지도록 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 도포하여 도전층(22)을 형성한다. 이어서, 포토레지스트를 상기 도전층(22)상에 도포하여 포토레지스트패턴(24)을 형성한 다음, 상기 포토레지스트패턴 측벽에 산화물 스페이서(26)를 형성한다.

제6도는 원통형 커패시터의 스토리지 전극 패턴(23)을 형성하는 단계를 도시한다.

상기 산화물 스페이서(26) 및 포토레지스트 패턴(24)을 식각마스크로 이용하여 상기 제1 절연층(16)이 노출될때까지 상기 도전층(22) 및 제2 절연층(18)을 식각한 다음, 상기 포토레지스트패턴(24)을 제거한다. 계속해서, 상기 산화물 스페이서를 식각마스크로 사용하여 상기 도전층(22)을 식각함으로써 스토리지 전극 패턴(23)을 형성한다.

이때, 상기 식각공정에 의해 상기 제2 절연층(18)은 상기 스토리지 전극 패턴(23)의 하부에만 잔존하게 된다. 상기 제2 절연층을 구성하는 Ta₂O₅막은 일반적으로 건식식각은 용이하게 되지만 BOE 또는 HF 등의 에쳔트에는 식각되지 않는 성질이 있다. 이러한 특성을 이용하면 제2 절연층(18)을 상기 스토리지 전극의 하부의 언더컷이 형성될 부분에만 잔류하도록 용이하게 식각할 수 있다. 상기 제2 절연층(18)에 의해 언더컷이 형성될 부분의 유전막 두께가 증가되므로 전기적 특성의 열화를 방지할 수 있다. 또한, 스토리지 전극 패턴(23) 하부의 언더컷 부위를 제외한 나머지 부분에 형성된 상기 제2 절연층(18)은 상기 스토리지 전극 식각시에 동시에 제거되므로 기생 커패시턴스의 증가 및 이로인한 RC 시간지연을 막을 수 있다.

제7도는 산화물 스페이서(26)을 제거하는 단계를 도시한다.

스토리지 전극 패턴(23)의 상부에 형성되어 있는 상기 산화물 스페이서(26)를 예컨대 BOE(Buffered Oxide Etchant) 용액을 사용한 습식식각을 이용하여 제거한다. 통상 상기 제1 절연층(16)이 산화물로 형성되기 때문에 상기 BOE 용액에 의해 제1 절연층(16)의 일부도 제거된다. 따라서, 상기 스토리지 전극 패턴(23) 하부에 언더컷(c)이 형성된다.

이어서, 도시되지 않았지만, 스토리지 전극 패턴(23)이 형성되어 있는 상기 결과물 전면에, 예컨대 Ta₂O₅와 같은 고유전물질을 도포하여 유전체막을 형성하고, 유전체막이 형성되어 있는 결과물 전면에 도전물질, 예컨대 티타늄질화물을 증착하여 플레이트전극을 형성함으로써 커패시터를 완성한다.

제8도는 본 발명의 제2 실시예에 따른 원통형 커패시터를 도시한 단면도이다. 상기 도면에 있어서, 상기 제3도에서와 동일한 참조부호는 동일 요소를 나타낸다.

제8도를 참조하면, 참조부호 10은 반도체 기판을, 12는 하부층과의 절연 및 평탄화를 목적으로 형성된 평탄화층, 14는 식각저지층을, 16은 제1 절연층을, 18은 제2 절연층을, 20은 절연물 스페이서를, 25는 스토리지 전극 패턴을, 29는 유전체막을, 30은 플레이트 전극을 각각 나타낸다.

상기 제2 실시예는 상기 스토리지 전극 패턴이 일반적인 단순 스택형인 것을 제외하고는 상기 제1 실시예와 동일하다.

상기 제2 실시예의 제조방법을 간략히 설명하면, 상기 제5도의 스토리지 전극 형성을 위한 도전층(22) 형성 단계까지 상기 제1 실시예와 동일하게 진행한 다음, 상기 도전층(22)을 패터닝하여 일반적인 단순 스택형 구조를 갖는 스토리지 전극 패턴(25)을 형성한다. 이어서 상기 제1 절연층(16)의 일부를 식각하여 상기 스토리지 전극 패턴 하부에 언더컷(u)을 형성한다. 계속해서 상기 제1 실시예에서와 마찬가지로, Ta₂O₅와 같은 고유전물질을 도포하여 유전체막(도시되지 않음)을 형성하고, 도전물질, 예컨대 티타늄질화물을 증착하여 플레이트전극(도시되지 않음)을 형성함으로써 커패시터를 완성한다.

상술한 바와 같이 본 발명에 따른 원통형 커패시터는,

첫째, Ta₂O₅막을 스토리지 전극의 외측 바닥면에 형성하여 언더컷에서의 유전체막 두께를 증가시킴으로써, Ta₂O₅막을 유전체막으로 사용하는 경우 발생되는 누설전류 증가 등의 전기적 특성 열화를 방지할 수 있다.

둘째, 제2도에 도시된 실리콘질화막(6)을 형성하지 않고, 대신 Ta₂O₅막을 스토리지 전극의 외측 바닥면 즉, 언더컷 내부에만 한정적으로 형성하기 때문에, 실리콘질화막으로 인해 발생되던 종래의 문제점들 즉, 기생 커패시턴스의 증가 및 이로인한 RC 시간지연이나, 크랙의 발생 가능성을 미연에 방지할 수 있으며, 셀영역과 주변영역의 경계부분에서 마이크로 로딩 효과에 의한 실리콘질화막 오버-에치 불량도 방지된다.

본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시가능함은 명백하다.

Claims (14)

1. 반도체 기판; 상기 기판 상부에 형성된 스토리지 전극; 상기 기판과 스토리지 전극 사이에 형성된 언더컷; 상기 언더컷 내에 형성되고 상기 스토리지 전극의 외측 바닥면과 접촉되어 형성된 절연층; 상기 스토리지 전극 표면과 상기 절연층 표면에 형성된 유전체막; 및 상기 유전체막 상에 형성된 플레이트 전극을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터.
2. 제1항에 있어서, 상기 절연층은 Ta₂O₅로 형성된 것을 특징으로 하는 반도체 장치의 커패시터.
3. 제1항에 있어서, 상기 절연층은 100∼1500Å의 두께인 것을 특징으로 하는 반도체 장치의 커패시터.
4. 제1항에 있어서, 상기 스토리지 전극은 원통형(cylinder) 또는 이중 원통형(double cylinder) 구조인 것을 특징으로 하는 반도체 장치의 커패시터.
5. 제1항에 있어서, 상기 스토리지 전극은 단순 스택형 구조인 것을 특징으로 하는 반도체 장치의 커패시터.
6. 반도체 기판 상에 식각 저지층을 형성하는 단계; 상기 식각 저지층 상부에 제1 절연층 및 제2 절연층을 형성하는 단계; 반도체 기판 상부에 적층되어 있는 상기 층들을 부분적으로 식각하여 스토리지 전극을 기판과 접촉시키는 콘택 홀을 형성하는 단계; 콘택홀이 형성되어 있는 상기 결과물 상에 스토리지 전극 형성을 위한 도전층을 형성하는 단계; 상기 도전층 상부에 스토리지 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 도전층 및 제2 절연층을 패터닝함으로써 그 하부에 상기 제2 절연층이 형성된 스토리지 전극을 형성하는 단계; 및 상기 제1 절연층을 부분적으로 식각하여 상기 제2 절연층 하부에 언더컷을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
7. 제6항에 있어서, 상기 제2 절연층은 Ta₂O₅로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
8. 제6항에 있어서, 상기 제2 절연층은 100∼1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
9. 제6항에 있어서, 상기 제2 절연층은 스퍼터링(sputtering) 및 저압화학기상증착법(LPCVD) 중의 한 방법으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
10. 반도체 기판 상에 식각 저지층을 형성하는 단계; 상기 식각 저지층 상부에 제1 절연층 및 제2 절연층을 형성하는 단계; 반도체 기판 상부에 적층되어 있는 상기 층들을 부분적으로 식각하여 스토리지 전극을 기판과 접촉시키는 콘택 홀을 형성하는 단계; 콘택홀이 형성되어 있는 상기 결과물 상에 스토리지 전극 형성을 위한 도전층을 형성하는 단계; 상기 도전층 상부에 스토리지 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 측벽에 산화물 스페이서를 형성하는 단계; 상기 산화물 스페이서 및 포토레지스트 패턴을 식각마스크로 사용하여 원통형 전극의 바깥쪽에 해당하는 상기 도전층 및 제2 절연층을 부분적으로 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 산화물 스페이서를 식각마스크로 사용하여 원통형 전극의 안쪽에 해당하는 상기 도전층의 일부를 식각함으로써 그 하부에 제2 절연층이 형성된 원통형 스토리지 전극을 형성하는 단계; 및 상기 산화물 스페이서를 제거함과 동시에 상기 제1 절연층을 부분적으로 식각하여, 상기 제2 절연층 하부에 언더컷을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
11. 제10항에 있어서, 상기 제2 절연층은 Ta₂O₅로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
12. 제10항에 있어서, 상기 제2 절연층은 100∼1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
13. 제10항에 있어서, 상기 제2 절연층은 스퍼터링(sputtering) 및 저압화학기상증착법(LPCVD) 중의 어느 한 방법으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
14. 제10항에 있어서, 상기 원통형 스토리지 전극을 형성하는 단계 이후 상기 산화물 스페이서를 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.