KR0183728B1 - 반도체장치의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
지지층을 갖는 스토리지전극을 가지는 캐패시터 및 그의 제조방법에 관한 것으로, 소정의 접촉구를 통해 반도체 기판에 형성된 소오스영역과 접속하는 스토리지전극과 그 하부에 형성된 제1절연층을 가지는 반도체장치에 있어서, 상기 제1 절연층의 상면과 상기 스토리지전극의 하면과의 사이에 형성되고, 상기 접촉구의 에지에서부터 상기 스토리지전극의 에지까지의 거리의 1/3 이상의 길이를 갖는 제2절연층을 가짐으로, 스토리지전극의 하면까지 이용하는 캐패시터에 있어서, 스토리지전극의 넘어짐으로 인한 반도체소자의 특성 저하 및 수율감소를 억제할 수 있다.
Description
제1도 내지 제3도는 종래의 기술에 의한 반도체장치의 캐패시터를 나타낸다.
제4도 내지 제7도는 제1도의 캐패시터를 형성하는 단계를 나타낸다.
제8도 내지 제10도는 본 발명에 따른 캐패시터를 나타낸다.
제11도 내지 제15도 제8도의 캐패시터의 형성단계를 나타낸다.
본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로, 특히 절연 지지물을 갖는 스토리전극을 가지는 캐패시터 및 그의 제조방법에 관한 것이다.
메모리셀의 면적감소에 따른 셀캐패시턴스의 감소는 디램셀의 집적도 증가에 심각한 장애요인이 되고 있다. 캐패시턴스가 감소되면 메모리셀의 독출능력이 저하되고 소프트에러율이 증가될 뿐만 아니라, 저전압에서의 소자의 동작특성이 나쁘게 되어 과다한 전력소모를 초래한다. 이러한 문제를 해결하기 위해 스택캐패시터구조를 변형한 3차원구조의 핀구조, 박스구조, 원통형구조 등의 여러 가지 캐패시터구조가 64M 이상의 디램에서 사용되고 있다.
특히, 스토리지전극의 유효면적을 증가시키기 위해 스토리지전극의 상면 및 측면뿐만 아니라 하면도 이용하는 캐패시터가 1989년 도시바사의 SSDM p141-144(제목:A new stacked capacitor cell with thin box structured storage node)와, 본 출원과 동일 출원인에 의한 대한민국 특허 제 082507호(대응하는 미국특허 제 5,330,614호)에 개시되어 있다.
제1도 내지 제7도는 대한민국 특허 제 082507호의 캐패시터 및 그 제조방법을 나타낸다.
제1도를 참고로 살펴보면, 필드산호막(12)에 의해 활성영역과 비활성영역으로 나누어지는 반도체기판(10)에 소오스영역(14), 드레인영역(16), 상기 드레인영역(16)에 접속하는 비트라인(20)과 상기 소오스와 드레인영역사이에 위치하는 게이트전극(18)이 형성되어 있다. 게이트 전극이 형성된 기판 위에 소정의 트랜지스터를 다른 소자와 절연시키기 위한 절연층(19), 반도체 기판을 평탄화 시키기 위한 평탄화층(40)과 식각저지층(42)이 형성되어 있다. 스토리지전극(100)은 상기 절연층(19), 평탄화층(40) 및 식각저지층(42)내에 형성된 접촉구를 통해 상기 소오스영역과 접촉한다. 스토리지전극의 하면은 식각저지층의 상면과 소정거리 떨어져 있어, 스토리지전극의 상면 및 측면 이외에 그 하면도 캐패시턴스를 증가시키기 위해 사용된다. 스토리지전극(100)위에 유전층(110) 및 도전층(120)이 증착되어 있다.
제2도에서는 스토리지전극을 드레인영역에 접촉시키는 접촉구내에서 스토리지전극의 측벽에 스페이서가 형성되어 있다. 제3도에서는 스토리지전극의 상부를 2개 이상의 원통기둥으로 만들어 유효캐패시턴스를 증가시킨 것이다.
제4도 내지 제7도는 제1도의 캐패시터를 제조하는 방법을 나타낸다.
소오스영역, 드레인영역, 비트라인 및 게이트전극이 형성된 기판위에 절연층(19), 평탄화층(19), 식각저지층(42) 및 스페이서층(44)을 순차적으로 도포한다(제4도). 결과물 상에 제1도전층(46)을 형성하고 소정의 마스크패턴을 이용하여 상기 제1도전층(46)위에 포토레지스트막(47)을 도포한다. 상기 포토레지스트막을 이용하여 제1도전층을 식각한다(제5도). 포토레지스트막을 제거하고 제1도전층의 측벽에 스페이서(80)를 형성한다(제6도). 스페이서를 마스크로 이용하여 스페이서층(44)이 노출될 때가지 상기 제1도전층을 식각한다(제7도). 그후 상기 스페이서(80)와 스페이서층(44)을 제거하고, 결과물상에 유전층과 다른 도전층을 도포하여 캐패시터를 형성한다.
위와 같은 캐패시터는, 스토리전극의 하면을 캐패시터의 유효면적을 사용하기 위해서는 스페이서층(44)을 제거해야한다. 그런데, 스토리지전극패턴 형성시 미스얼라인이 발생하면, 트랜지스터의 소오스영역과의 접속을 위한 접속창을 중심으로 언더컷 형성이 좌우 비대칭된다. 따라서, 한족으로 스토리지 전극이 넘어져 페일(fail)이 유발된다. 또한 COB(Capcitor over Bit line)구조로 디램셀을 형성할 시 스토리지전극과 트랜지스터의 소오스영역과의 접촉창의 폭이 좁은 상태에서 캐피시턴스를 증가시키기 위해 스토리지전극의 풀리실리콘의 두께를 두껍게 형성하면, 언더컷 형성시 스토리지전극이 넘어지는 수가 있다.
따라서, 본 발명의 목적은, 스토리전극의 하면을 유효캐패시터로 이용하는 반도체장치에 있어서 발생하는 스토리지전극의 무너짐을 방지하는 스토리지전극을 가지는 캐패시터를 제공함에 있다.
본 발명의 다른 목적은, 이와 같은 스토리지전극을 가지는 캐패시터의 제조방법을 제공함에 있다.
본 발명의 제1목적을 달성하기 위해, 소정의 접촉구를 통해 반도체 기판에 형성된 소오스영역과 접속하는 스토리지전극과 그 하부에 형성된 제1절연층을 가지는 반도체장치에 있어서, 반도체 장치의 캐패시터는 상기 제1 절연층의 상면과 상기 스토리지전극의 하면과의 사이에 형성되고, 상기 접촉구의 에지에서부터 상기 스토리지전극의 에지까지의 거리보다 작은 길이를 갖는 제2절연층을 가진다.
위의 스토리지전극은, 상기 접촉구를 충진시키는 하부원통전극과 상기 제 2절연층 위에 형성된 상부원통형전극으로 구성되거나, 상기 접촉구를 충진시키는 하부원통형 전극과 상기 제2절연층 위에 형성된 상부원통형전극으로 구성되거나, 상기 접촉구내에 형성된 하부원통전극과 상기 제2절연층 위에 형성된 상부원통형전극으로 이루어지고, 상기 하부원통전극의 측면과 상기 접촉구의 측벽 사이에 절연층이 형성되거나. 상기 접촉구내에 형성된 하부원통전극과 상기 제2절연층 위에 형성된 상부원통형전극으로 이루어지고, 상기 하부원통전극의 측면과 상기 접촉구의 측벽 사이에 절연층이 형성되어 있으며, 상기 상부전극은 2개 이상의 원통기둥형전극으로 이루어질 수 있다.
또한, 상기 제2절연층의 길이가 상기 접촉구의 에지에서부터 상기 스토리지전극의 에지까지의 거리의 1/3 이상이며, 상기 제1절연층과 제2절연층은 식각비가 다르며, 특히 상기 제1절연층은 산화막 또는 질화산화막이고, 상기 제2절연층은 산화막일 수 있다.
본 발명의 제2목적을 달성하기 위해, 반도체장치의 캐패시터의 제조방법은, 반도체 기판에 제1절연층과 제2절연층을 순차적으로 형성하는 단계, 상기 제1절연층과 제2절연층의 소정부분을 식각하여 접촉구를 형성하는 단계, 상기 접촉구를 충진시키도록 결과물 상에 제1도전물질을 도포하는 단계, 소정의 마스크를 이용하여 제1스토리지전극패턴을 형성하는 단계, 상기 제2절연층의 소정부분을 제거하여, 상기 스토리지전극패턴의 하면과 상기 제1절연층 상면 사이에 절연 지지물을 형성하는 단계, 결과물 상에 유전층을 형성하는 단계, 및 상기 유전층 전면에 제2도전물질을 도포하는 단계를 구비한다.
이때, 상기 절연 지지물의 길이가 상기 제2절연층의 길이의 1/3이상이고, 상기 제1절연층과 제2절연층은 식각비가 다르며, 특히 상기 제1절연층은 산화막 또는 질화산화막이고, 상기 제2절연층은 산화막일 수 있다.
추가로, 상기 절연 지지물의 형성단계 후, 상기 제1스토리지전극패턴의 소정부분에 형성된 마스크패턴을 이용하여 상기 제1스토리지전극패턴을 식각하여 제2스토리지전극패턴을 형성하는 단계, 상기 마스크패턴을 제거한 뒤, 상기 제2스토리지전극패턴의 측벽에 스페이서를 형성하는 단계, 및 상기 스페이서를 마스크로 이용하여 상기 제2스토리지전극패턴을 식각하여 원통형 스토리지전극을 형성하는 단계를 더 구비하거나, 상기 접촉구의 형성단계 후, 상기 접촉구의 측벽에 제1스페이서를 형성하는 단계를 구비하고, 상기 절연 지지물형성단계 후, 상기 제1스토리지전극패턴의 소정부분 형성된 마스크패턴을 이용하여 상기 제1스토리지전극패턴을 식각하여 제2스토리지전극패턴을 형성하는 단계, 상기 마스크패턴을 제거한 뒤, 상기 제2스토리지전극패턴의 측벽에 제2스페이서를 형성하는 단계, 및 상기 제2스페이서를 마스크로 이용하여 상기 제2스토리지전극패턴을 식각하여 원통기둥형 스토리지전극을 형성하는 단계를 더 구비할 수 있다. 여기서 상기 원통형 스토리지전극내에 1개 이상의 원통형 전극을 더 구비할 수 있다.
종래에는 스토리지전극의 하면과 식각저지층의 상면 사이에 있는 절연층을 전부 제거하였으나, 본 발명에서는 상기 절연층의 일부를 남겨놓으므로, 잔여 절연막을 절연 지지물으로 이용할 수 있다. 따라서, 스토리지전극의 하면까지 유효캐패시턴스로 이용하는 반도체 장치에 있어서, 스토리지전극의 무너짐을 방지할 수 있다.
이하, 본 발명을 도면을 참조하여 상세히 설명한다.
제8도는 본 발명의 제1실시예, 제9도는 본 발명의 제2실시예, 제10도는 본 발명의 제3실시예로, 구조면에서는 각각 제1도, 제2도 및 제3도의 캐패시터와 대부분 같다. 종래의 캐패시터와 본 발명의 캐패시터의 차이는 절연 지지물(44')이 스토리지전극(100)의 하면과 식각저지층(42)의 상면 사이에 형성되어 있다는 것이다. 절연 지지물은 절연층으로 이루어지는데, 이 절연 지지물을 형성하기 위해서는 식각저지층과 절연 지지물이 될 절연층과의 식각비가 달라야 한다. 절연 지지물이 될 절연층의 식각률 및 두께 그리고 스토리지전극의 두께 등에 따라 절연 지지물의 두께 및 길이가 달라질 수 있으며, 본 발명의 실시예에서는 절연 지지물의 길이가 평탄화층(40) 및 식각저지층(42)내에 형성된 접촉구의 에지에서부터 스토리지전극(100)의 에지까지의 거리의 1/3이상이다.
제8도의 캐패시터의 제조방법이 제11도 내지 제15도에 나타나있다
제11도는 종래의 공정과 같은 것으로, 소오스영역, 드레인 영역, 게이트전극 및 비트라인 등이 형성된 반도체기판 위에 절연층, 평탄화층 및 식각저지층을 형성하고, 상기 식각저지층(42)과 지지용 절연층(44)의 소정부분을 식각하여 소오스영역과의 접촉을 위한 접촉구를 형성한다. 다음 결과물 상에 상기 접촉구를 충진시키도록 도전층(46)을 도포한다. 여기서 평탄화층으로는 3500Å의 BPSG(Borophosphosilicate glass)을 사용하고, 식가저지층으로 2000Å 실리콘질화막(SiN) 또는 고온산화막 등을 사용한다. 도전층으로는 7000Å의 폴리실리콘을 사용하며, 상기 막질에 전도도를 부여하기 위해 불순물이온주입공정을 행 할 수 있다/
제12도는 스토리지전극패턴과 절연 지지물을 형성하는 단계를 나타낸다. 소정의 마스크패턴을 이용하여 상기 도전층(46)을 패터닝하여 스토리지패턴(46')을 형성한다. 지지용 절연층(44)을 분당 식각량이 1600Å인 BOE(Buffered Oxide Etchant)에 45초 정도 습식식각하여 1200Å 정도 식각된 절연 지지물(44')을 형성한다. 상기 절연 지지물은 처음의 절연층의 길이의 3/1이상이 된다. 다음 스토리지전극이 형성된 결과물에 유전층과 도전층을 도포하여 캐패시터를 형성한다.
제13도 이후의 단계는 캐패시터의 유효면적을 증가시키는 방법으로 추가로 실시할 수 있다. 제13도는 제5도의 단계와 대응되는 것으로, 패턴(70)을 이용하여 스토리지전극패턴(46')을 시간식각한다. 제14도는 제6도와 대응되는 것으로, 패턴(70)을 제거하고 스토리지전극패턴(46')의 측벽에 스페이서(80)를 형성한다. 제15도는 스토리지전극을 최종적으로 완성하는 것으로, 상기 스페이서(80)를 마스크로 이용하여 상기 스토리지전극패턴(46')을 식각한다. 추후, 결과물 전면에 유전물질과 플레이트전극용의 도전물질을 순차적으로 도포하여 캐패시터를 완성한다.
또한, 본 발명의 제2 및 제3실시예는, 제11도와 제12도의 방법을 사용한 후 제2도 및 제3도를 제조하는 방법을 채용함으로서 실현될 수 있다.
유효캐패시턴스를 증가시키기 위해 스토리지전극의 하면까지 이용하는 캐패시터에 있어서, 스토리지전극의 넘어짐으로 인한 반도체소자의 특성 저하 및 수율감소를 억제할 수 있다.
본 발명을 특별한 실시예에 한정하여 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 사상범위내의 각종 변형이 가능함은 해당 분야의 당업자에게 자명하다.
Claims (8)
- 소오스 영역이 형성된 반도체 기판상에 형성된 절연층; 상기 절연층상에 형성된 식각 저지층; 상기 식각 저지층 및 절연층내에 형성되어 상기 소오스 영역을 노출시키는 접촉구; 및 상기 접촉구를 충진하면서 상기 식각 저지층 상부에 상기 식각 저지층과 소정 거리 이격되어 형성된 스토리지 전극으로 구성된 반도체 장치에 있어서, 상기 식각 저지층과 상기 스토리지전극의 하면 사이에 상기 접촉구의 에지에서부터 상기 스토리지전극의 에지가지의 거리보다 작은 길이로 형성되어 상기 스토리지 전극을 지지하는 절연 지지물을 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터.
- 제1항에 있어서, 상기 스토리지 전극이, 상기 접촉구를 충진시키는 하부 원통 전극과 상기 절연 지지물위에 형성된 상부 원통기둥형 전극으로 이루어짐을 특징으로 하는 반도체 장치의 캐패시터.
- 제1항 또는 제2항에 있어서, 상기 절연 지지물의 길이가 상기 접촉구의 에지에서부터 상기 스토리지 전극의 에지까지의 거리의 1/3이상임을 특징으로 하는 반도체 장치의 캐패시터.
- 제1항 또는 제2항에 있어서, 상기 식각 저지층과 상기 절연 지지물의 식각비가 다름을 특징으로 하는 반도체장치의 캐패시터.
- 반도체장치의 캐패시터의 제조 방법에 있어서, 반도체 기판상에 절연층, 식각 저지층 및 지지용 절연층을 순차적으로 형성하는 단계, 상기 지지용 절연층, 식각 저지층 및 절연층의 소정부분을 식각하여 접촉구를 형성하는 단계, 상기 지지용 절연층상에 형성되고 상기 접촉구를 충진시키는 제1스토리지 전극 패턴을 형성하는 단계, 상기 지지용 절연층의 소정부분을 제거하여, 상기 제1스토리지전극패턴의 하면과 상기 식각 저지층 사이에 절연 지지물을 형성하는 단계, 결과물 상에 유전층을 형성하는 단계, 및 상기 유전층 전면에 도전물질을 도포하는 단계를 구비함을 특징으로 하는 반도체장치의 캐패시터 제조방법.
- 제5항에 있어서, 상기 절연 지지물의 길이가 상기 접촉구의 에지에서부터 상기 스토리지전극의 에지까지의 거리의 1/3이상임을 특징으로 하는 반도체장치의 캐패시터 제조방법.
- 제5항 또는 제6항에 있어서, 상기 식각 저지층과 상기 지지용 절연층은 식각비가 다름을 특징으로 하는 반도체장치의 캐패시터.
- 제11항에 있어서, 상기 절연 지지물의 형성 단계 후, 상기 제1스토리지 전극 패턴의 소정 부분에 형성된 마스크 패턴을 이용하여 상기 제1스토리지 전극 패턴을 식각하여 제2스토리지 전극 패턴을 형성하는 단계; 상기 마스크 패턴을 제거한 뒤, 상기 제2스토리지 전극 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 마스크로 이용하여 상기 제2스토리지 전극 패턴을 식각하여 원통 기둥형 스토리지 전극을 형성하는 단계를 더 구비함을 특징으로 하는 반도체 장치의 캐패시터 제조 방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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