KR0124576B1 - 반도체 메모리장치의 커패시터 및 이의 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리장치의 커패시터 및 이의 제조방법에 관한 것으로, 메모리셀 트랜지스터의 소오스(또는 드레인)영역에 접속되어 형성된 기둥부(A)와, 상기 기둥부(A)상에 기둥부의 직경보다 큰 직경을 가지고 형성된 원판형태의 밑면부(B), 상기 밑면부(B)의 가장자리에 수직방향으로 일정높이를 가지고 형성된 원통형태의 외측 벽면부(C), 및 상기 외측 벽면부(C)의 안쪽에 외측 벽면부와 일정거리를 두고 형성된 원통형태의 내측 벽면부(D)로 구성된 이중 실린더 구조의 커패시터 스토리지노드를 포함하고 구성되는 것을 특징으로 하는 반도체 메모리장치의 커패시터를 제공함으로써 대용량의 커패시터 구현을 가능하게 한다.

Description

반도체 메모리장치의 커패시터 및 이의 제조방법

제1도는 종래의 실린더구조의 스토리지노드를 갖춘 커패시터 형성방법을 도시한 공정순서도.

제2도는 본 발명의 실린더구조의 스토리지노드를 갖춘 커패시터 형성방법을 도시한 공정순서도.

제3도는 본 발명의 커패시터의 스토리지노드 부위를 나타낸 개략적인 사시도.

* 도면의 주요부분에 대한 부호의 설명

9 : 절연층 10 : 제1식각저지층

11 : 버퍼층 14 : 제1도전층

15 : 제2식각저지층 16 : 제2도전층

17 : 포토레지스트패턴 18 : 제1측벽

19 : 제2측벽 20 : 제3측벽

21 : 커패시터 스토리지노드

본 발명의 반도체 메모리장치의 커패시터 및 이의 제조방법에 관한 것으로, 특히 이중 실린더구조를 가지는 커패시터 및 이의 제조방법에 관한 것이다.

반도체 메모리장치가 고집적화되어 감에 따라 반도체 메모리장치를 구성하는 커패시터가 차지하는 면적도 줄어들게 되어 커패시터 용량이 감소하게 되었다.

이에 따라 작은 면적내에서도 소자의 동작에 필요한 충분한 커패시터 용량을 확보하기 위해 여러가지 커패시터구조가 제안되어 왔다.

이중, 3차원구조의 커패시터의 대표적인 예로서 실린더구조의 커패시터 제조방법을 제1도를 참조하여 설명하면 다음과 같다.

먼저, 제1도(a)에 도시된 바와 같이 필드산화막(2)에 의해 활성영역과 소자분리영역으로 구분된 반도체기판(1)상에 일반적인 MOS트랜지스터 제조공정에 의해 게이트전극(3)과 소오스 및 드레인영역으로 이루어진 셀트랜지스터를 형성한 후, 그 전면에 절연층(4)을 형성한다. 이어서 상기 절연층(4)을 선택적으로 식각하여 상기 셀트랜지스터의 소오스 또는 드레인영역을 노출시키는 콘택홀을 형성한 후, 결과물 전면에 제1폴리실리콘층(5)을 1500－2000Å두께로 형성하고, 이 위에 산화막(6)을 5000－6000Å두께로 형성한 다음 커패시터 스토리지노드 형성용 마스크를 적용한 포토리소그래피공정을 통해 포토레지스트패턴(7)을 상기 산화막(6)상에 형성한다.

이어서 제1도(b)에 도시된 바와 같이 상기 포토레지스트패턴(7)을 마스크로 하여 상기 산화막(6) 및 제1폴리실리콘층(5)을 스토리지노드패턴으로 식각한다.

다음에 제1도(c)에 도시된 바와 같이 상기 결과물 전면에 제2폴리실리콘층(8)을 형성한 후, 제1도(d)에 도시된 바와 같이 상기 제2폴리실리콘층(8)을 에치백하여 상기 산하막(6) 및 제1폴리실리콘층(5) 측면에 제2폴리실리콘 측벽(8A)을 형성한다.

이어서 제1도(e)에 도시된 바와 같이 상기 산화막을 제거해냄으로써 제1폴리실리콘층(5)과 제2폴리실리콘측벽(8A)으로 이루어진 실린더구조의 커패시터 스토리지노드를 형성한다.

이후의 공정은 도시하지 않았으나, 상기 스토리지노드 전표면에 커패시터 유전체막을 형성하고, 유전체막 전면에 도전물질을 증착하여 커패시터 플레이트 전극을 형성함으로써 커패시터를 완성하게 된다.

이와 같이 종래의 실린더구조의 커패시터는 커패시터 유효면적으로 제2폴리실리콘 측벽으로 이루어진 실린더 양면과 제1폴리실리콘층으로 이루어진 실린더 바닥면을 이용하여 커패시터 용량증가를 도모한다.

그러나 상술한 종래 기술에 있어서는 실린더 1개의 양면만 커패시터 유효면적으로 사용하므로 고집적화에 따른 커패시터 용량확보에 한계가 따르게 된다.

또한 실린더 측벽의 끝부분이 날카로운 모양으로 형성되기 때문에 이후 박막의 증착공정이 어려워지게 되며 누설의 가능성도 가지고 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 대용량의 커패시터 및 이를 형성할 수 있는 커패시터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 커패시터는 메모리셀트랜지스터의 소오스(또는 드레인)영역에 접속되어 형성된 기둥부(A)와, 상기 기둥부(A)상에 기둥부의 직경보다 큰 직경을 가지고 형성된 원판형태의 밑면부(B), 상기 밑면부(B)의 가장자리에 수직방향으로 일정높이를 가지고 형성된 원통형태의 외측 벽면부(C), 및 상기 외측 벽면부(C)의 안쪽에 외측 벽면부와 일정거리를 두고 형성된 원통형태의 내측 벽면부(D)로 구성된 이중 실린더 구조의 커패시터 스토리지노드를 포함하여 구성되는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 커패시터 제조방법은 반도체기판(1)상에 형성된 셀트랜지스터 상부에 절연층(9), 제1식각저지층(10), 버퍼층(11)을 차례로 형성하는 공정과, 상기 버퍼층(11), 제1식각저지층(10) 및 절연층(9)을 선택적으로 식각하여 상기 셀트랜지스터의 소오스(또는 드레인) 영역이 노출되도록 콘택홀을 형성하는 공정, 결과물 전면에 제1도전층(14), 제2식각저지층(15), 제2도전층(16)을 차례로 형성하는 공정, 상기 제2도전층(16)상에 포토레지스트를 도포하고 이를 포토리소그래피공정을 통해 각각의 셀커패시터의 스토리지노드패턴(17)으로 패터닝하는 공정 상기 포토레지스트패턴(17)을 마스크로 하여 상기 제2도전층(16)과 제2식각저지층(15)을 차례로 식각하는 공정, 상기 스토리지노드패턴으로 패터닝된 제2도전층(16) 및 제2식각저지층(15)의 측면에 제1측벽(16)을 형성하는 공정, 상기 제1측벽(18)의 노출된 측면에 제2측벽(19)을 형성하는 공정, 상기 제1측벽(18) 및 제2측벽(19)을 마스크로하여 상기 제2도전층(16) 및 제1도전층(14)을 식각하는 공정, 상기 제2도전층의 식각에 따라 노출되는 상기 제1측벽(18)의 측면에 제3측벽(20)을 형성하는 공정, 상기 제1측벽(18)을 제거하는 공정, 상기 제2측벽(19) 및 제3측벽(20)을 마스크로 하여 그 하부의 제1도전층(14)을 일정깊이로 식각하여 일정두께가 남도록 하는 공정, 및 상기 제2측벽 및 제3측벽(19, 20)과 버퍼층(11)을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제3도에 본 발명에 의한 반도체 메모리장치의 커패시터의 스토리지노드 부위를 개략적인 사시도로 나타내었다.

본 발명의 커패시터 스토리지노드는 제3도에 보인 바와 같이 메모리셀트랜지스터의 소오스(또는 드레인) 영역(제3도에는 도시되지 않음, 제2도 참조)에 접속된 기둥부(A)와 상기 기둥부(A)상에 기둥부의 직경보다 큰 직경을 가지고 형성된 원판형태의 밑면부(B), 상기 밑면부(B)의 가장자리에 수직방향으로 일정높이를 가지고 형성된 원통형태의 외측 벽면부(C) 및 상기 외측 벽면부(C)의 안쪽에 외측 벽면부와 일정거리를 두고 형성된 원통형태의 내측 벽면부(D)로 구성된 이중 실린더 구조로 되어 있다.

이와 같은 구조의 스토리지노드를 갖춘 커패시터의 제조방법을 제2도를 참조하여 다음에 설명한다.

먼저, 제2도(a)에 도시된 바와 같이 필드산화막(2)에 의해 활성영역과 소자분리영역으로 구분된 반도체기판(1)상에 일반적인 MOS트랜지스터 제조공정에 의해 게이트전극(3)과 소오스 및 드레인영역으로 이루어진 셀트랜지스터를 형성한 후, 결과물 전면에 절연층(9)을 형성한 다음 이위에 제1식각저지층(10)으로서, 예컨대 질화막을 형성하고 계속해서 그 위에 버퍼층(11)으로서, 예컨대 산화막을 형성한다.

이어서 상기 버퍼층(11), 제1식각저지층(10) 및 절연층(9)을 선택적으로 식각하여 상기 셀트랜지스터의 소오스(또는 드레인)영역이 노출되도록 콘택홀을 형성한다.

계속해서 상기 콘택홀이 형성된 결과물 전면에 제1도전층(14)으로서, 예컨대 폴리실리콘을 5000Å정도 두께로 두껍게 증착하여 형성하고 이 위에 제2식각저지층(15)으로서, 상기 제1도전층인 폴리실리콘과의 식각선택비가 높은 산화막을 500Å 이하의 두께로 얇게 형성한 후, 다시 이위에 제2도전층(16)으로서, 예컨대 폴리실리콘(16)을 3000Å 두께로 증착하여 형성한다.

그리고 난 후 상기 제2도전층(16)상에 포토레지스트를 도포하고 이를 포토리소그래피공정을 통해 각각의 셀 커패시터의 스토리지노드 패턴(17)으로 패터닝한다.

다음에 제2도(b)에 도시된 바와 같이 상기 포토레지스트패턴(17)을 마스크로 하여 상기 제2도전층(16)과 제2식각저지층(15)을 차례로 식각한다.

이어서 제2도(c)에 도시된 바와 같이 상기 결과물 전면에 절연막으로서, 상기 제2도전층(16)을 이루는 폴리실리콘과의 식각선택비가 높은 물질로서 예컨대 질화막을 증착한 후, 이를 에치백하여 상기 제2도전층(16) 및 제2식각저지층(15)의 측면에 제1측벽, 즉, 질화막측벽(18)을 형성한다.

다음에 제2도(d)에 도시된 바와 같이 상기 결과물 전면에 제2절연막으로서, 상기 제2도전층인 폴리실리콘 및 제1절연막인 질화막과의 식각선택비가 높은 산화막을 형성한 후, 이를 에치백하여 상기 질화막 측벽(18)의 노출된 측면에 제2측벽, (19), 즉, 산화막측벽을 형성한다.이어서 제2도(e)에 도시된 바와 같이 상기 제1측벽(18) 및 제2측벽(19)을 마스크로 하여 상기 제2도전층(16) 및 제1도전층(14)을 식각한다. 이때, 상기 제2도전층(16)의 식각시 그 하부의 제2식각저지층(15)인 산화막이 스토리지노드가 될 제1도전층(14) 부위가 식각되는 것을 막아주게 되며 이에 따라 각각의 셀 커패시터가 확실하게 분리되게 된다.

다음에 제2도(f)에 도시된 바와 같이 상기 결과물 전면에 제3절연막으로서, 상기 제1측벽(18)을 이루는 질화막과의 식각선택비가 높은 산화막을 증착한 후, 이를 에치백하여 상기 제2도전층이 식각됨에 따라 노출된 제1측벽(18)의 측면에 제3측벽, 즉, 산화막측벽(20)을 형성한다. 이때, 상기 제3절연막인 산화막의 에치백공정시 제2식각저지층(15)인 산화막이 함께 식각되도록 하여 제1도전층(14)이 노출되도록 한다.

상기 제1측벽(18)을 산화막으로 형성하고, 제2측벽 및 제3측벽(19, 20)을 질화막으로 형성하는 것도 가능하다.

이어서 제2도(g)에 도시된 바와 같이 상기 제2측벽(19) 및 제3측벽(20) 사이의 제1측벽(18)을 등방성식각에 의해 제거한 후, 제2도(h)에 도시된 바와 같이 상기 제2측벽(19) 및 제3측벽(20)을 마스크로하여 그 하부의 제1도전층(14)을 일정깊이로 식각하는바, 제1도전층(14)의 두께가 5000Å일 경우 3500－4000Å정도 식각하여 1000－15000Å정도의 두께가 남도록 한다.

다음에 제2도(i)에 도시된 바와 같이 상기 제2측벽 및 제3측벽(19, 20)과 버퍼층(11)을 등방성식각인 습식식각에 의해 차례로 제거함으로써 제3도에 도시된 바와 같은 이중 실린더구조의 커패시터 스토리지노드(21)를 완성한다.

이후의 공정은 도시하지 않았으나, 상기 스토리지노드 전표면에 커패시터 유전체막을 형성하고, 유전체막 전면에 도전물질을 증착하여 커패시터 플레이트전극을 형성함으로써 커패시터를 완성하게 된다.

이와 같이 본 발명은 커패시터 스토리지노드를 이중 실린더구조로 형성하여 2개의 실린더면을 모두 커패시터 유효면적으로 사용할 수 있도록 함으로써 대용량의 커패시터를 확보할 수 있게 된다.

그리고 실린더벽의 윗부분이 평탄하므로 공정상 안정성이 있고 이후의 막의 증착공정에 유리하며, 누설의 염려가 없다.

또한, 제1도전층과 제2도전층 사이의 절연막을 식각저지층으로 사용함으로써 각각의 셀 커패시터간의 분리를 위한 도전층의 식각공정을 용이하게 행할 수 있다.(제2도(e) 참조).

그리고 스토리지노드패턴으로 패터닝된 외측 실린더 벽면의 안쪽의 내측 실린더 벽면을 형성하므로 소자상에서의 공간의 확보가 실제적으로 가능하다.

이상 상술한 바와 같이 본 발명에 의하면, 안정되고 용이한 고정에 의해 대용량의 커패시터를 구현할 수 있다.

Claims (10)

1. 반도체 기판(1)상에 형성된 셀트랜지스터 상부에 절연층(9), 제1식각저지층(10), 버퍼층(11)을 차례로 형성하는 공정과, 상기 버퍼층(11), 제1식각저지층(10) 및 절연층(9)을 선택적으로 식각하여 상기 셀트랜지스터의 소오스(또는 드레인)영역이 노출되도록 콘택홀을 형성하는 공정, 결과물 전면에 제1도전층(14), 제2식각저지층(15), 제2도전층(16)을 차례로 형성하는 공정, 상기 제2도전층(16)상에 포토레지스트를 도포하고 이를 포토리소그래피공정을 통해 각각의 셀 커패시터의 스토리지노드패턴(17)으로 패터닝하는 공정, 상기 포토레지스트패턴(17)을 마스크로 하여 상기 제2도전층(16)과 제2식각저지층(15)을 차례로 식각하는 공정, 상기 스토리지노드패턴으로 패터닝된 제2도전층(16) 및 제2식각저지층(15)의 측면에 제1측벽(18)을 형성하는 공정, 상기 제1측벽(18)의 노출된 측면에 제2측벽(19)을 형성하는 공정, 상기 제1측벽(18) 및 제2측벽(19)을 마스크로 하여 상기 제2도전층(16) 및 제1도전층(14)을 식각하는 공정, 상기 제2도전층의 식각에 따라 노출되는 상기 제1측벽(18)의 측면에 제3측벽(20)을 형성하는 공정, 상기 제1측벽(18)을 제거하는 공정, 상기 제2측벽(19) 및 제3측벽(20)을 마스크로 하여 그 하부의 제1도전층(14)을 일정 깊이로 식각하여 일정두께가 남도록 하는 공정, 및 상기 제2측벽 및 제3측벽(19, 20)과 버퍼층(11)을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
2. 제1항에 있어서, 상기 제1도전층(14) 및 제2도전층(16)을 각각 폴리실리콘을 증착하여 형성함을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
3. 제1항에 있어서, 상기 제1도전층(14)은 적어도 5000Å 이상 두껍게 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
4. 제1항에 있어서, 상기 제2식각저지층(15)은 상기 제1도전층(14)과의 식각선택비가 높은 물질로 형성함을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
5. 제1항에 있어서, 상기 제1측벽(18)은 상기 스토리지노드패턴으로 패터닝된 제2도전층(16) 및 제2식각저지층(15) 전면에 제2도전층(16)과의 식각선택비가 높은 물질을 증착한 후 이를 에치백하여 형성함을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
6. 제1항에 있어서, 상기 제2측벽(19)은 상기 스토리지노드패턴으로 패터닝된 제2도전층(16) 및 제2식각저지층(15)과 제1측벽(18) 전면에 상기 제2도전층(16) 및 제1측벽(18)과의 식각선택비가 높은 물질을 증착한 후 이를 에치백하여 형성함을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
7. 제1항에 있어서, 상기 제3측벽(20)은 상기 제1측벽(18) 및 제2측벽(19)이 형성된 결과물 전면에 제1측벽(18)을 이루는 물질과의 식각선택비가 높은 물질을 증착한 후 이를 에치백하여 형성함을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
8. 제7항에 있어서, 상기 제3측벽(20) 형성용 물질을 증착한 후 에치백하는 과정에서 상기 남아 있는 제2식각저지층(15)이 함께 식각하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
9. 제1항에 있어서, 상기 제1측벽(18)은 질화막으로 형성하고, 제2측벽(19) 및 제3측벽(20)은 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
10. 제1항에 있어서, 상기 제1측벽(18)은 산화막으로 형성하고, 제2측벽(19) 및 제3측벽(20)은 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.