KR100382536B1 - 커패시터의구조및제조방법 - Google Patents
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Abstract
본 발명은 커패시터에 관한 것으로 제 1 콘택홀과 제 2 콘택홀을 갖는 제 1 절연막과, 제 1 콘택홀의 밑면을 따라 제 1 절연막상의 일정높이까지 연장되어 형성되는 제 1 바디와 제 1 바디로부터 일정길이로 연장되어 형성되는 제 1 프랜지와 제 1 바디와 제 1 프랜지 사이에 밴트영역을 갖는 제 1 스토리지 노드와, 제 2 콘택홀의 밑면을 따라 제 1 프랜지 밑면과 동일한 높이로 연장되어 형성되는 제 2 바디와 제 2 바디의 상면에서 일정길이 아래인 지점에서 연장되어 형성되는 제 2 프랜지를 갖는 제 2 스토리지 노드와, 제 1, 제 2 스토리지 노드들 전면에 형성되는 유전체막과, 유전체막상에 형성되는 플레이트 전극으로 구성됨으로써 커패시터의 면적을 크게 확장할 수 있어 고용량 소자에 적합하다.
Description
본 발명은 커패시터에 관한 것으로 특히, 커패시터의 구조 및 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래기술에 따른 커패시터의 구조 및 제조방법을 설명하면 다음과 같다.
도 1은 종래기술에 따른 커패시터의 레이아웃도이다.
도 1에 도시된 바와 같이 일방향으로 형성되는 워드 라인(1)과, 워드 라인(1)과 수직한 방향으로 형성되는 활성 영역(2)과, 각 워드 라인(1)사이의 활성 영역(2)에 형성되는 복수개의 노드 콘택(node contact)(3)들과, 각 노드 콘택(3)들에 연결되고 활성 영역(2)과 동일한 방향으로 형성되는 복수개의 커패시터(4)들로 이루어진다.
도 2는 도 1의 A-A' 선에 따른 구조단면도이다.
도 2에 도시된 바와 같이 활성 영역(2)이 형성된 기판(5)상에 일정간격의 콘택홀들을 갖는 제 1 절연막(6)과, 제 1 절연막(6)상에 형성되는 제 2 절연막(7)과, 콘택홀들 밑면을 따라 제 2 절연막(7)상면의 일영역까지 연장되고 연장끝부분에서 일정 높이로 연장되어 형성되는 스토리지 노드(8)들과, 스토리지 노드(8)들 전면에 형성되는 유전막(9)과, 유전막(9)상에 형성되는 플레이트 전극(10)으로 구성된다.
도 3a 내지 도 3e는 도 1의 A-A' 선에 따른 제조 공정을 보여주는 공정단면도이다.
도 3a에 도시된 바와 같이 활성영역(2)이 형성된 기판(5)상에 제 1 절연막(6), 제 2 절연막(7), 제 1 감광막(11)을 차례로 형성하고 제 1 감광막(11)을 패터닝한다. 그리고 패터닝된 제 1 감광막(11)을 마스크로 제 2 절연막(7)및 제 1 절연막(6)을 선택적으로 제거하여 일정간격을 갖는 노드 콘택홀(12)들을 형성한다.
도 3b에 도시된 바와 같이 제 1 감광막(11)을 제거하고 노드 콘택홀(12)들을 포함한 제 2 절연막(7) 전면에 제 1 폴리실리콘(13), 제 3 절연막(14), 제 2 감광막(15)을 차례로 형성한다.
그리고 제 2 감광막(15)을 패터닝하고 패터닝된 제 2 감광막(15)을 마스크로 제 3 절연막(14)및 제 1 폴리 실리콘(13)을 선택적으로 제거하여 제 2 절연막(7)의 일영역을 노출시킨다.
도 3c에 도시된 바와 같이 제 2 감광막(15)을 제거하고 제 3 절연막(14)을 포함한 노출된 제 2 절연막(7) 전면에 제 2 폴리실리콘(16)을 형성한다.
그리고 제 2 폴리실리콘(16)을 에치백 공정으로 식각하여 제 3 절연막(14)측면에 제 2 폴리실리콘(16) 측벽스페이서를 형성한다.
도 3d에 도시된 바와 같이 식각 공정으로 남아있는 제 3 절연막(14)을 제거하여 스토리지 노드(storage node)들을 형성한다.
도 3e에 도시된 바와 같이 스토리지 노드 전면에 유전막(9)을 형성하고 유전막(9)상에 플레이트 전극(10)을 형성하여 커패시터를 완성한다.
이와 같은 종래에 따른 커패시터의 구조 및 제조방법에 있어서는 다음과 같은 문제점이 있었다.
커패시터의 면적이 작게 형성되어 커패시터의 용량이 작으므로 고용량 소자에 불리하다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로 커패시터의 면적을 크게 확장시키는데 그 목적이 있다.
도 1은 종래기술에 따른 커패시터의 레이 아웃도
도 2는 도 1의 A-A' 선에 따른 구조단면도
도 3a 내지 도 3e는 도 1의 A-A' 선에 따른 제조공정을 보여주는 공정단면도
도 4는 본 발명에 따른 커패시터의 레이 아웃도
도 5는 도 4 도의 B-B' 선에 따른 구조단면도
도 6a 내지 도 6g는 도 4의 B-B' 선에 따른 제조공정을 보여주는 공정단면도
도면의 주요부분에 대한 부호의 설명
50 : 워드라인 51 : 활성영역
52 : 노드콘택 53 : 제 1 커패시터
54 : 제 2 커패시터 55 : 기판
56 : 제 1 절연막 57 : 제 2 절연막
58 : 제 1 스토리지 노드 59 : 제 2 스토리지 노드
60 : 유전체막 61 : 플레이트 전극
62 : 제 3 절연막 63 : 폴리실리콘
64 : 제 4 절연막 65 : 제 1 감광막
66 : 제 1 노드콘택 67 : 제 2 노드콘택
68 : 절연물질 69 : 제 2 감광막
이와 같은 목적을 달성하기 위한 본 발명에 따른 커패시터는 반도체 기판과, 기판상에 형성되고 제 1 콘택홀과 제 2 콘택홀을 갖는 제 1 절연막과, 제 1 콘택홀의 밑면을 따라 제 1 절연막상의 일정높이까지 연장되어 형성되는 제 1 바디와 제 1 바디로부터 일정길이로 연장되어 형성되는 제 1 프랜지와 제 1 바디와 제 1 프랜지사이에 밴트영역을 갖는 제 1 스토리지 노드와, 제 2 콘택홀의 밑면을 따라 제 1 프랜지 밑면과 동일한 높이로 연장되어 형성되는 제 2 바디와 제 2 바디의 상면에서 일정길이 아래인 지점에서 연장되어 형성되는 제 2 프랜지를 갖는 제 2 스토리지 노드와, 제 1, 제 2 스토리지 노드들 전면에 형성되는 유전체막과, 유전체막상에 형성되는 플레이트 전극으로 구성되고 본 발명에 따른 커패시터의 제조방법은 반도체 기판을 준비하는 스텝과, 기판상에 제 1 절연막, 제 2 절연막 그리고 제 3 절연막을 차례로 형성하는 스텝과, 제 3 절연막을 패터닝하여 제 2 스토리지 노드영역을 정의하는 스텝과, 패터닝된 제 3 절연막 및 제 2 절연막 전면에 제 4 절연막을 형성하는 스텝과, 제 4 절연막상에 제 1 감광막을 도포하고 패터닝하여 패터닝된 제 3 절연막상에 제 2 노드콘택영역을 제 2 절연막상에 제 1 노드콘택영역을 정의하는 스텝과, 제 1 감광막을 마스크로 제 4, 제 3, 제 2, 제 1 절연막을 차례로 제거하여 제 2 노드콘택을 형성하고 제 4, 제 2, 제 1 절연막을 차례로 제거하여 제 1 노드콘택을 형성하는 스텝과, 제 1 감광막을 제거하고 제 1, 제 2 노드콘택 및 제 4 절연막 전면에 폴리실리콘을 형성하는 스텝과, 제 1, 제 2 노드콘택내 절연물질을 채우는 스텝과, 절연물질 및 폴리실리콘상에 제 2 감광막을 도포하고 패터닝하여 제 1 스토리지 노드영역을 정의하는 스텝과, 패터닝된 제 2 감광막을 마스크로 폴리실리콘 및 절연물질의 일부를 제거하여 제 4 절연막의 일부분을 노출시키는 스텝과, 제 2 감광막을 제거하고 남아있는 절연물질, 제 4, 제 2 절연막을 제거하여 제 1, 제 2 스토리지 노드를 형성하는 스텝과, 제 1, 제 2 스토리지 노드 전면에 유전막을 형성하는 스텝과, 유전막상에 플레이트 전극을 형성하는 스텝으로 이루어짐에 그 특징이 있다.
상기와 같은 본 발명에 따른 커패시터의 구조 및 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 커패시터의 레이 아웃도이다.
도 4에 도시된 바와 같이 일방향으로 형성되는 워드 라인(50)과, 워드 라인(50)과 수직한 방향으로 형성되는 활성 영역(51)과, 각 워드 라인(50)사이의 활성 영역(51)에 형성되는 복수개의 노드 콘택(node contact) (52)들과, 각 노드콘택(52)들에 연결되어 형성되는 복수개의 제 1, 제 2 커패시터(53,54)들로 이루어진다.
이때, 점선영역은 제 1 커패시터(53)이고 실선영역은 제 2 커패시터(54)이다.
제 1, 제 2 커패시터(53,54)는 서로 오버랩(Overlap)된 플로팅(Floating)구조를 갖는다.
도 5는 도 4의 B-B'선상에 따른 구조단면도이다.
도 5에 도시된 바와 같이 활성영역을 갖는 반도체 기판(55)상에 형성되고 제 1 콘택홀과 제 2 콘택홀을 갖는 제 1 절연막(56)과, 제 1 콘택홀의 밑면을 따라 제 1 절연막(56)상의 일정높이까지 연장되어 형성되는 제 1 바디(58a)와 제 1 바디(58a)로부터 일정길이로 연장되어 형성되는 제 1 프랜지(58b)와 제 1 바디(58a)와 제 1 프랜지(58b) 사이에 밴트영역(58c)을 갖는 제 1 스토리지 노드(58)와, 제 2 콘택홀의 밑면을 따라 제 1 프랜지(58b) 밑면과 동일한 높이로 연장되어 형성되는 제 2 바디(59a)와 제 2 바디(59a)의 상면에서 일정길이 아래인 지점에서 연장되어 형성되는 제 2 프랜지(59b)를 갖는 제 2 스토리지 노드(59)와, 제 1, 제 2 스토리지 노드(58,59)들 전면에 형성되는 유전체막(60)과, 그리고 유전체막(60)상에 형성되는 플레이트 전극(61)으로 구성된다.
이때, 제 1, 제 2 프랜지(58b,59b)는 팔각형 형태로 형성된다.
그리고 제 1 프랜지(58b)는 제 2 프랜지(59b)의 상부에 위치되고 제 2 프랜지(59b)의 일정영역이 중첩되도록 형성된다.
또한, 제 2 프랜지(59b)는 제 1 스토리지 노드(58)의 제 1 바디(58a) 상면과 동일한 높이에 형성된다.
도 6a 내지 도 6g는 도 4의 B-B' 선에 따른 제조공정을 보여주는 공정단면도이다.
도 6a에 도시된 바와 같이 활성영역(51)이 형성된 반도체 기판(55)상에 제 1 절연막(56), 제 2 절연막(57) 그리고 제 3 절연막(62)을 차례로 형성하고 제 3 절연막(62)을 패터닝하여 제 2 스토리지 노드영역을 정의한다.
이때, 제 1 절연막(56)은 ILD(Inter Layer Dielectric)막으로 제 2 절연막(56)은 질화막으로 제 3 절연막(62)은 산화막으로 한다.
도 6b에 도시된 바와 같이 패터닝된 제 3 절연막(62) 및 제 2 절연막(57) 전면에 제 4 절연막(64)을 형성한다.
그리고 제 4 절연막(64)상에 제 1 감광막(65)을 도포하고 패터닝하여 패터닝된 제 3 절연막(62)상에 제 2 노드콘택영역을, 제 2 절연막상에 제 1 노드콘택영역을 정의한다.
이때, 제 4 절연막(64)은 질화막으로 한다.
도 6c에 도시된 바와 같이 제 1 감광막(65)을 마스크로 제 4, 제 3, 제 2, 제 1 절연막(64,62,57,56)을 차례로 제거하여 제 2 노드콘택(67)을 형성하고 제 4, 제 2, 제 1 절연막(64,57,56)을 차례로 제거하여 제 1 노드콘택(66)을 형성한다.
도 6d에 도시된 바와 같이 제 1 감광막(65)을 제거하고 제 1, 제 2 노드콘택(66,67) 및 제 4 절연막(64) 전면에 폴리실리콘(63)을 형성한다.
그리고 SOG공정으로 제 1, 제 2 노드콘택(66,67)내에 절연물질(68)을 채운다.
이때, 절연물질(68)은 SOG물질을 사용한다.
도 6e에 도시된 바와 같이 절연물질(68) 및 폴리실리콘(63)상에 제 2 감광막(69)을 도포하고 패터링하여 제 1 스토리지 노드영역을 정의한다.
그리고 패터닝된 제 2 감광막(69)을 마스크로 폴리실리콘(63) 및 절연물질(68)의 일부를 제거하여 제 4 절연막(64)의 일부분을 노출시킨다.
도 6f에 도시된 바와 같이 제 2 감광막(69)을 제거하고 남아있는 절연물질(68), 제 4, 제 2 절연막(64,57)을 제거하여 제 1, 제 2 스토리지 노드를 형성한다.
도 6g에 도시된 바와 같이 제 1, 제 2 노드전극 전면에 유전체막(60)을 형성하고 유전체막(60)상에 플레이트 전극(61)을 형성하여 제 1, 제 2 커패시터를 완성한다.
본 발명에 따른 커패시터의 구조 및 제조방법에 있어서는 다음과 같은 효과가 있다.
제 1, 제 2 스토리지 노드를 오버랩 되도록 형성함으로써 커패시터의 면적을 크게 확장할 수 있어 고용량 소자에 적합하다.
Claims (6)
- 반도체 기판;반도체 기판상에 형성되고 제 1 콘택홀과 제 2 콘택홀을 갖는 제 1 절연막;상기 제 1 콘택홀의 밑면을 따라 상기 제 1 절연막상의 일정높이까지 연장되어 형성되는 제 1 바디와 상기 제 1 바디로부터 일정 길이로 연장되어 형성되는 제 1 프랜지와 상기 제 1 바디와 제 1 프랜지 사이에 밴트 영역을 갖는 제 1 스토리지 노드;상기 제 2 콘택홀의 밑면을 따라 상기 제 1 프랜지 밑면과 동일한 높이로 연장되어 형성되는 제 2 바디와 상기 제 2 바지에 연장되며 제 1 프랜지와 오버랩되어 형성되는 제 2 프랜지를 갖는 제 2 스토로지 노드;상기 제 1, 2 스토리지 노드 전극을 포함한 전면에 형성되는 유전체막; 그리고,상기 유전체막상에 형성되는 플레이트 전극이 구비됨을 특징으로 하는 캐패시터.
- 제 1항에 있어서, 상기 제 1, 2 프랜지는 팔각형 형태의 레이아웃을 가짐을 특징으로 하는 커패시터.
- 제 1항에 있어서, 제 2 프랜지는 제 1 스토리지 노드의 제 1 바디 상면과 동일한 높이에 형성됨을 특징으로 하는 커패시터.
- 반도체 기판을 준비하는 스텝;상기 반도체 기판상에 제 1 절연막, 제 2 절연막 그리고 제 3 절연막을 차례로 형성하는 스텝;상기 제 3 절연막을 패터닝하여 제 2 스토리지 노드영역을 정의하는 스텝;상기 패터닝된 제 3 절연막 및 제 2 절연막 전면에 제 4 절연막을 형성하는 스텝;상기 제 4 절연막상에 제 1 감광막을 도포하고 패터닝하여 상기 패터닝된 제 3 절연막상에 제 2 노드콘택영역을 상기 제 2 절연막상에 제 1 노드콘택영역을 정의하는 스텝;상기 제 1 감광막을 마스크로 상기 제 4, 제 3, 제 2, 제 1 절연막을 차례로 제거하여 제 2 노드콘택을 형성하고 제 4, 제 2, 제 1 절연막을 차례로 제거하여 제 1 노드콘택을 형성하는 스텝;상기 제 1 감광막을 제거하고 제 1, 제 2 노드콘택 및 제 4 절연막 전면에 폴리실리콘을 형성하는 스텝;상기 제 1, 제 2 노드콘택내에 절연물질을 채우는 스텝;상기 절연물질 및 폴리실리콘상에 제 2 감광막을 도포하고 패터닝하여 제 1 스토리지 노드영역을 정의하는 스텝;상기 패터닝된 제 2 감광막을 마스크로 폴리실리콘 및 절연물질의 일부를 제거하여 상기 제 4 절연막의 일부분을 노출시키는 스텝;상기 제 2 감광막을 제거하여 상기 남아있는 절연물질, 제 4, 제 2 절연막을 제거하여 제 1, 제 2 스토리지 노드를 형성하는 스텝;상기 제 1, 제 2 스토리지 노드 전면에 유전막을 형성하는 스텝; 그리고,상기 유전막상에 플레이트 전극을 형성하는 스텝을 구비함을 특징으로 하는 커패시터 제조방법.
- 제 4항에 있어서, 제 1 절연막을 ILD막을 제 2, 4 절연막은 질화막을 제 3 절연막은 산화막을 사용함을 특징으로 하는 커패시터 제조방법.
- 제 4항에 있어서, 절연물질은 SOG 물질을 사용함을 특징으로 하는 커패시터 제조방법.
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| JPH065809A (ja) * | 1992-06-19 | 1994-01-14 | Toshiba Corp | 半導体装置 |
-
1996
- 1996-08-21 KR KR1019960034658A patent/KR100382536B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065809A (ja) * | 1992-06-19 | 1994-01-14 | Toshiba Corp | 半導体装置 |
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