KR100218730B1 - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 DRAM에서 반도체기판의 동작 영역에 콘택되는 실린더 형태의 전하보전극을 제조할 때 모니터 패턴 예를 들어 식각 모니터 박스, 오버레이 마크, 버어니어 키를 제조하는 방법에 관한으로, 전하보존전극용 제1도전층을 패턴하기 위해 감광막패턴을 형성하는 공정에서 모니터패턴 상부에는 모니터 패턴 보호용 감광막 패턴을 형성하지 않고 공정을 진행하는 것이다.

Description

반도체소자 제조방법

제1도에서 제3도는 종래 기술에 전하보존전극과 모니터 패턴을 형성하는 공정단계를 도시한 단면도.

제8도는 종래기술에 전하보존전극과 모니터 패턴을 형성하는 공정에서 문제점을 도시한 단면도.

제4도에서 제7도는 본 발명에 의해 전하보존전극과 모니터 패턴을 형성하는 공정단게를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 6, 6' : 제2 도전층 스페이서

2 : 제1절연막 7 : 유전체막

3 : 제1도전층 8 : 제3도전층

4 : 제2 절연막 20 : 콘택홀

5, 5' : 감광막 패턴 30 : 모니터 패턴

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 DRAM에서 반도체기판의 동작 영역에 콘택되는 실린더형태의 전하보존전극을 제조할 때 모니터 패턴 예를 들어 식각 모니터 박스, 오버레이 마크, 버어니어키를 제조하는 방법에 관한 것이다.

일반적으로 마스크 공정을 실시할 때 마스크를 얼라인하기 위하여 예정된 층을 식각할 때 칩의 스크라이브 라인영역의 일정부분에 모니터 패턴 예를 들어 식각 모니터 박스, 오버래이 마크 및 버니어키를 형성한다.

그리고, 후속 공정에서 마스크를 정렬할 때 상기의 모니터 패턴를 기준하여 마스크를 정렬하게 된다.

즐, 반도체소자에 콘택을 형성할 때 모니터 패턴를 스크라이브 라인영역에 형성한다. 그리고, 후속 공정으로 폴리실리콘층을 증착하고, 마스크를 이용한 식각공정으로 칩영역에 폴리실리콘층 패턴을 형성할 때 스크라이브 라인영역에 증착된 폴리실리콘층은 완전히 식각하게 되는데 이때 폴리실리콘층을 과도하게 식각하는 경우에 모니터 패턴가 있는 노출된 반도체 기판이 식각되어 손상이 발생하고, 이때 이 부위에서 식각된 실리콘이 파티클 요소의 군원이 되어 전도층들의 단락(short)를 유발시키는 문제가 발생된다.

제1도 내지 제3도는 종래의 기술에 의해 실린더형 전하보존전극을 형성하는 동시에 스크라이브 라인영역에 모니터 패턴을 형성하는 단계를 도시한 단면도 이다.

제1도의 (b)는 셀 영역에서 캐패시터가 형성되는 위치를 도시하는 것으로, 반도체 기판(1)에 제1절연막(2)을 형성하고 전하보존전극을 접속하는 부위에서 콘택을 형성하기 위해 제1절연막(2)을 일부 식각하여 콘택홀(20)을 형성한 후 제1도전층(3)과 제2 절연막(4)을 차례로 증착한 후 전하보존전극용 감광막패턴(5)을 형성한 것이다.

제1도의 (a)는 스크라이브영역에서 모니터 패턴 예를 들어 오버래이마크가 형성되는 위치를 도시하는 것으로, 반도체 기판(1)에 제1 절연막(2)을 형성하고 상기 전하보존전극 콘택을 형성할 때 모니터 패턴을 형성하기 위해 제1 절연막(2)을 일부 식각하여 모니터 패턴(30)을 형성한 후 제1 도전층(3)과 제2 절연막(4)을 차례로 증착한후 모니터 패턴(30) 상부에 모니터 패턴 보호용 감광막 패턴(5')을 형성한 단면도이다.

제2도의 (a), (b)는 상기 전하보존전극용 감광막패턴(5)과 모니터 패턴 보호용 감광막패턴(5')을 마스크로 이용하여 하부의 제2절연막(4)과 제1 도전층(3)을 식각하여 각각 패턴을 형성한 다음, 상기 감광막 패턴(5,5')을 제거하고 전체적으로 제2도 전층(6)을 증착한 단면도 이다.

제3도의 (a), (b)는 상기 제2도전층(6)을 이방성식각하여 상기 제1도전층(3)과 제2절연막(4) 패턴의 측벽에 제2도전층 스페이서(6')를 형성한다음, 제2절연막(4) 패턴을 습식식각으로 제거한 단면도이다. 그로인하여 제3도의 (b)는 제1도전층(3)패턴과 제2도전층 스페이서(6')로 이루어지는 실린더형 캐패시터가 형성된다.

이대 제3도의 (a)는 상기모니터 패턴(30) 상부에 제2도전층 스테이서(6)가 프로팅(floating)되어 떨어져 나감으로 인하여 반도체 회로의 단락을 유발시키는 문제가 발생된다.

또한, 도 8에 도시된 바와 같이 플레이트 전극(8) 형성시 과도한 식각공정으로 인해 반도체 기판(1)이 식각되어 이것이 파티클(Particle) 근원이 되어 많은 문제점을 야기시킨다.

따라서, 본 발명은 상기한 문제점을 해결하기 위햐여 전하보존전극용 제1도전층을 패턴하기 위해 감광막패턴을 형성하는 공정에서 모니터패턴 상부에는 모니터 패턴 보호용 감광막 패턴을 형성하지 않고 공정을 진행하는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 반도체소자 제조방법에 있어서.

반도체 기판에 제1절연막을 형성하고 제1절연막을 일부 식각하여 셀영역에 전하보존전극용 콘택홀과 스크라이브 라인영역에 모니터 패턴을 형성하기 위한 콘택홀을 각각 형성하는 단계와,

전체구조 상부에 제1도전층과 상기 제1절연막과 식각선택비 차이를 갖는 제2절연막을 차례로 증착한후 그 상부에 감광막을 도포하고, 포토리소그라피 공정으로 상기 셀영역 상에 전하보존전극 마스크용 감광막패턴을 형성하는 단계와,

상기 감광막패턴을 마스크로 이용하여 하부의 제2절연막과 제1도전층을 식각하여 제2절연막과 제1도전층 패턴을 형성하는 동시에 상기 모니터패턴을 형성하기 위한 콘택홀의 측벽에 제1도전층의 일부가 남게하는 단계와,

상기 감광막패턴을 제거하고 전체적으로 제2도전층을 증착하는 단계와,

상기 제2도전층을 이방성식각하여 상기 제1도전층과 제2절연막 패턴의 측벽에 제2도전층 스페이서를 형성한 다음, 상기 제2절연막 패턴을 습식식각방법으로 제거하여 제1도전층 패턴과 제2도전층 스페이서로 이루어지는 실린더형 전하보존전극을 형성하는 단계와,

상기 전화보존전극을 포함하는 전체구조 상부에 유전체막을 형성하고, 그 상부에 플레이트 전극용 제3도전층을 증착하는 단계와,

상기 제3도전층과 유전체막을 식각하되, 상기 셀영역에서 플레이트전극으로 예정되는 부분 및 스크라이브 라인영역에 상기 제3도전층 및 유전체막이 남도록 식각하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.

제4도 내지 제7도는 본 발명에 의해 실린더형 전하보존전극을 형성하는 동시에 스크라이브 라인영역에 모니터 패턴을 형성하는 단계를 도시한 단면도이다.

제4도의 (b)는 셀영역에서 캐패시터가 형성되는 위치를 도시하는 것으로, 반도체 기판(1)에 제1절연막(2)을 형성하고 전하보존전극을 접속하는 부위에서 콘택을 형성하기 위해 제1절연막(2)을 일부 식각하여 콘택홀(20)을 형성한 후 제1도전층(3)과 제2절연막(4)을 차례로 증착하고, 전하보존전극용 감광막패턴(5)을 형성한 것이다.

제4도의 (a)는 스크라이브 라인영역에서 모니터 패턴, 예를 들어 오버래이 마크가 형성되는 위치를 도시하는 것으로, 반도체기판(1) 상부에 제1절연막(2)을 형성하고, 상기 콘택홀(20)을 형성하는 공정시 스크라이브 라인영역에서 모니터 패턴으로 사용될 부분의 제1절연막(2)을 일부 식각하여 모니터 패턴(30)을 형성한 후 제1도전층(3)과 제2절연막(4)을 차례로 증착한 후 그상부에 감광막을 도포하고, 다시 감광막을 제거한 것을 도시한 단면도 이다.

참고로 상기 제2절연막(4)과 제1절연막(2)은 식각선택비가 다른 물질로 형성해야 한다.

제5도의 (a), (b)는 상기 전하보존전극용 감광막패턴(5)을 마스크로 이용하여 하부의 제2절연막(4)과 제1도전층(3)을 식각하여 전하보존전극이 형성될 부분에 제2절연막(4)과 제1도전층(3) 패턴을 형성하는 동시에 스크라이브 라인영역 상부에는 제2절연막(4)과 제1도전층(3)을 제거한후, 상기 감광막 패턴(5)을 제거하고 전체적으로 제2도전층(6)을 증착한 단면도이다.

참고로, 스크라이브 라인영역 상부에는 제2절연막(4)과 제1도전층(3)을 식각할 때 모니터 패턴(30)의 측벽에 제1도전층(3)의 일부가 남을 수 가 있으며, 노출된 반도체기판(1)이 일정두께 식각될 수 있다.

제6도의 (a), (b)는 상기 제2도전층(6)을 이방성식각하여 상기 제1도전층(3)과 제2절연막(4) 패턴의 측벽에 제2도전층 스페이서(6')를 형성한 다음, 제2절연막 패턴을 습식식각으로 선택적으로 제거한 단면도이다.

그로인하여 제6도의 (b)는 제1도전층(3) 패턴과 제2도전층 스페이서(6')로 이루어지는 실린더형 전하보존전극(15)이 형성된다.

이때 제6도의 (a)는 상기 모니터 패턴(30)의 측벽에 제2도전층 스페이서(6')가 남게 되며, 노출된 반도체기판(1)이 조금 더 식각된다.

제7도의 (a), (b)는 상기 전하보존전극(15)을 포함하는 전체구조 상부에 유전체막(7)을 형성하고, 그 상부에 플레이트 전극용 제3도전층(8)을 증착한 다음, 모니터 패턴(30)의 표면에 제3도전층(8) 패턴이 남도록 형성한 단면도이다. 제7도의 (b)는 상기 전하보존전극(15)의 표면에 유전체막(7)과 플레이트전극용 제3도전층(8)으로 이루어지는 실린더형 캐패시터가 형성된다.

상기한 본 발명에 의하면 전하보존전극용 제1도전층을 패턴하기 위해 감광막패턴을 형성하는 공정에서 모니터 패턴 상부에는 모니터 패턴보호용 감광막 패턴을 형성하지 않고 공정을 진행함으로 인하여 제2도전층을 이방성식각 할때 모니터 패턴 상부에 4 제2도전층이 남지않음으로 인하여 반도체회로에 단락이 발생되는 것을 방지할 수가 있다.

Claims (3)

1. 반도체소자 제조방법에 있어서, 반도체 기판 상부에 제1절연막을 형성하고 상기 반도체기판의 셀영역에서 전하보존전극 콘택으로 예정되는 부분과, 스크라이브 라인영역에서 모니터 패턴이 형성될 부분의 제1절연막을 일부 식각하여 셀영역에 전하보존전극 콘택홀과 모니터 패턴을 각각 형성하는 단계와, 전체구조 상부에 제1도전층과 상기 제1절연막과 식각선택비 차이를 갖는 제2절연막을 차례로 증착한후 그 상부에 감광막을 도포하고, 포토리소그라피 공정으로 상기 셀영역 상에 전하보존전극 마스크용 감광막패턴을 형성하는 단계와, 상기 감광막패턴을 마스크로 이용하여 하부의 제2절연막과 제1도전층을 식각하여 제2절연막과 제1도전층 패턴을 형성하는 동시에 상기 모니터 패턴의 측벽에 제1도전층의 일부가 남게하는 단계와, 상기 감광막패턴을 제거하고 전체적으로 제2도전층을 증착하는 단계와, 상기 제2도전층을 이방성식각하여 상기 제1도전층과 제2절연막 패턴의 측벽에 제2도전층 스페이서를 형성한 다음, 상기 제2절연막 패턴을 습식식각방법으로 제거하여 제1도전층 패턴과 제2도전층 스페이서로 이루어지는 실린더형 전하보존전극을 형성하는 단계와, 상기 전하보존전극을 포함하는 전체구조 상부에 유전체막을 형성하고, 그 상부에 플레이트 전극용 제3도전층을 증착하는 단계와, 상기 제3도전층과 유전체막을 식각하되, 상기 셀영역에서 플레이트 전극적으로 예정되는 부분 및 스크라이브 라인영역에 상기 제3도전층 및 유전체막이 남도록 식각하는 단계를 포함하는 반도체소자 제조방법.
2. 제1항에 있어서, 상기 제1도전층을 패턴하는 공정에서 상기 모니터 패턴의 측벽에 제1도전층의 일부가 남는 것을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
3. 제1항에 있어서, 상기 제2도전층을 이방성 식각하는 공정에서 상기 모니터 패턴의 측벽에 제2도전층의 일부가 남는 것을 포함하는 것을 특징으로 하는 반도체소자 제조방법.