KR100557922B1 - 반도체 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 실린더형 스토리지 전극 형성시 스크라이브 라인에서 폴리실리콘막 스페이서의 형성을 방지함과 더불어 셀영역의 포토레지스트막 스컴발생을 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공한다.
본 발명에 따라, 스크라이브 라인 및 셀영역이 정의되고, 상부에 절연막이 형성된 반도체 기판 상에 제 1 폴리실리콘막 및 코어 산화막을 순차적으로 형성한다. 그런 다음, 코어산화막 및 제 1 폴리실리콘막을 패터닝하여 캐패시터 노드를 형성하고, 기판 전면에 제 2 폴리실리콘막을 형성한다. 그리고 나서, 제 2 폴리실리콘막 상에 셀영역을 마스킹함과 더불어 스크라이브 라인을 노출시키는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로하여 스크라이브 라인의 제 2 폴리실리콘막을 제거한 후, 포토레지스트 패턴을 제거하여 상기 셀영역의 제 2 폴리실리콘막을 노출시킨다. 그런 다음, 노출된 셀영역의 제 2 폴리실리콘막을 블랭킷 식각하여 캐패시터 노드의 측벽에 폴리실리콘막 스페이서를 형성하고, 코어산화막을 제거하여 스토리지 전극을 형성한 후, 스토리지 전극 표면에 MPS막을 형성한다. 본 실시예에서, 포토레지스트 패턴은 제 2 폴리실리콘막 상에 포토레지스트막을 도포하고 포토레지스트막을 스페이서용 레티클과 상반되는 역레티클을 이용하여 노광한 후 현상하여 형성한다. 또한, 포토레지스트 패턴은 희석제거로 제거한다.

Description

반도체 메모리 소자의 제조방법{Method of manufacturing semiconductor memory device}
도 1은 종래의 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 단면도.
도 2는 종래의 반도체 소자의 캐패시터 노드를 나타낸 평면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
30 : 반도체 기판 31 : 절연막
32 : 절연막 스페이서 33 : 제 1 폴리실리콘막
34 : 코어산화막 35 : 제 2 폴리실리콘막
36 : 포토레지스트 패턴 35A : 폴리실리콘막 스페이서
37 : MPS막 300 : 캐패시터 노드
400 : 스토리지 전극
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 반도체 메모리 소자의 실린더형 캐패시터 형성방법에 관한 것이다.
메모리 소자의 집적도가 증가됨에 따라, 셀면적 및 셀 사이의 간격은 축소되는 반면, 캐패시터는 일정용량을 보유해야 하기 때문에, 좁은 면적에 큰 용량을 가지는 캐패시터가 요구된다. 이러한 캐패시터의 용량을 극대화하기 위하여, 유전막으로서 고유전율을 가지는 절연체를 이용하거나, 스토리지 전극을 실린더 구조로 형성하여 전극의 면적을 증가시켰다.
도 1은 종래의 실린더형 캐패시터 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 스크라이브 라인(S) 및 셀영역(C)이 정의된 반도체 기판 (10) 상에 절연막(11)을 형성하고, 셀영역(C)의 기판(10)의 일부가 노출되도록 절연막(11)을 식각하여 캐패시터용 콘택홀을 형성한다. 그런 다음, 기판 전면에 절연막을 증착하고 블랭킷 식각하여 상기 콘택홀의 측벽에 절연막 스페이서(12)를 형성하고, 스페이서(12)가 형성된 상기 콘택홀에 매립되도록 기판 전면에 제 1 폴리실리콘막 (13) 및 코어 산화막(14)을 순차적으로 증착한다.
그런 다음, 코어산화막(14) 및 제 1 폴리실리콘막(13)을 패터닝하여 캐패시터 노드(100)를 형성하고, 기판 전면에 제 2 폴리실리콘막(15)을 증착한다. 그리고 나서, 제 2 폴리실리콘막(15) 상에 포토레지스트막을 도포하고 스페이서 형성용 레티클을 이용하여 노광한 후 현상하여 스크라이브 라인(S)을 마스킹함과 더불어 셀영역(C)을 노출시키는 포토레지스트 패턴(16)을 형성한다.
그 후, 도시되지는 않았지만, 제 2 폴리실리콘막(15)을 블랭킷 식각하여 캐패시터 노드(100)의 측벽에 제 2 폴리실리콘막 스페이서를 형성하고, 포토레지스트 패턴(16) 및 코어산화막(14)을 제거하여 실린더형 스토리지 전극을 형성한다. 그 후, 유전막 및 플레이트 전극을 형성한다.
상기한 방법에서는 폴리실리콘막 스페이서 형성을 위한 제 2 폴리실리콘막 (15)의 전면식각을 스크라이브 라인(S)을 포토레지스트 패턴(16)으로 마스킹한 후 진행한다. 즉, 스크라이브 라인(S)을 마스킹하는 것 없이 제 2 폴리실리콘막(15)의 전면식각을 진행하게 되면, 스크라이브 라인(S)에서 제 2 폴리실리콘막 스페이서의 떨어짐으로 인하여 다량의 파티클(particle)이 발생되고, 표면적 증대를 위하여 스토리지 전극에 MPS(Metastable polysilicon)막을 적용하게 되면 더 많은 파티클이 발생되어 소자의 패일(fail)을 유발하기 때문이다.
그러나, 상기한 바와 같이, 폴리실리콘막 스페이서 형성시 스크라이브 라인 (S)을 마스킹하는 포토레지스트 패턴(16)을 적용함으로써 스크라이브 라인(S)에서의 파티클 발생을 방지할 수 있는 반면, 셀영역(C)에서는 고집적화에 따른 높은 어스펙트비(aspect ratio)에 따른 단차로 인하여, 도 1에 도시된 바와 같이, 제 2 폴리실리콘막(15)이 형성된 캐패시터 노드(100) 사이에 포토레지스트막의 미반응으로 인한 스컴이 발생된다. 이러한 스컴은 상기한 포토레지스트 패턴(16)의 제거시에도 완전히 제거되지 않고 남아서, 도 2에 도시된 바와 같이, 캐패시터 노드(100) 간의 브리지(B)를 유발하여 소자의 전기적 특성 및 수율을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 실린더 형 스토리지 전극 형성시 스크라이브 라인에서 폴리실리콘막 스페이서의 형성을 방지함과 더불어 셀영역의 포토레지스트막 스컴발생을 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공함에 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조방법은 스크라이브 라인 및 셀영역이 정의되고 상부에 콘택홀을 갖는 절연막이 형성된 반도체 기판 상에 제 1 폴리실리콘막 및 코어 산화막을 순차적으로 형성하는 단계; 상기 코어산화막 및 제 1 폴리실리콘막을 상기 콘택홀과 대응되는 부분이 잔류되게 상기 절연막이 노출되도록 패터닝하여 캐패시터 노드를 형성하는 단계; 상기 캐패시터 노드 및 상기 절연막 상에 제 2 폴리실리콘막을 상기 제 1 폴리실리콘막과 접촉되게 형성하는 단계; 상기 제 2 폴리실리콘막 상의 상기 셀영역을 마스킹하면서 상기 스크라이브 라인을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로하여 상기 스크라이브 라인의 제 2 폴리실리콘막을 습식 식각하여 제거하는 단계; 상기 셀영역에 남아있는 상기 포토레지스트 패턴을 상기 캐패시터 노드을 덮고 있는 상기 제 2 폴리실리콘막 사이에 잔류되지 않도록 희석제로 제거하는 단계; 상기 노출된 셀영역의 제 2 폴리실리콘막을 블랭킷 식각하여 상기 캐패시터 노드의 측벽에 폴리실리콘막 스페이서를 형성하는 단계; 및 상기 코어산화막을 제거하여 상기 제 1 폴리실리콘막과 상기 폴리실리콘막 스페이서이 접촉되어 전기적으로 연결되는 스토리지 전극을 형성하는 단계를 포함하고, 스토리지 전극 표면에 MPS막을 형성한다.
본 실시예에서, 포토레지스트 패턴은 제 2 폴리실리콘막 상에 포토레지스트막을 도포하고 포토레지스트막을 스페이서용 레티클과 상반되는 역레티클을 이용하여 노광한 후 현상하여 형성한다. 또한, 포토레지스트 패턴은 희석제거로 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 스크라이브 라인(S) 및 셀영역(C)이 정의된 반도체 기판 (30)상에 절연막(31)을 형성하고, 셀영역(C)의 기판(30)의 일부가 노출되도록 절연막(31)을 식각하여 캐패시터용 콘택홀을 형성한다. 그런 다음, 기판 전면에 절연막을 증착하고 블랭킷 식각하여 상기 콘택홀의 측벽에 절연막 스페이서(32)를 형성하고, 스페이서(32)가 형성된 상기 콘택홀에 매립되도록 기판 전면에 제 1 폴리실리콘막(33) 및 PSG막과 같은 코어 산화막(34)을 순차적으로 증착한다. 그런 다음, 코어산화막(34) 및 제 1 폴리실리콘막(33)을 패터닝하여 캐패시터 노드(300)를 형성한다.
도 3b를 참조하면, 도 3a의 구조 상에 제 2 폴리실리콘막(35)을 증착하고, 제 2 폴리실리콘막(35) 상에 포토레지스트막을 도포하고, 종래의 스페이서용 레티클과 상반되는 역레티클을 이용하여 상기 포토레지스트막을 노광한 후 현상하여 도 3c에 도시된 바와 같이, 종래와 반대로 스크라이브 라인(S)을 노출시킴과 더불어 셀영역(C)을 마스킹하는 포토레지스트 패턴(36)을 형성한다.
도 3d를 참조하면, 포토레지스트 패턴(36)을 마스크로하여 노출된 스크라이브 라인(S)의 제 2 폴리실리콘막(35)을 습식 식각하여 제거하고, 도 3e에 도시된 바와 같이, 희석제거(thinner strip)로 포토레지스트 패턴(36)을 제거한다. 이때, 셀영역(C)의 캐패시터 노드(300) 사이의 포토레지스트도 완전히 제거되므로, 종래와 같은 포토레지스트의 스컴이 발생되지 않는다.
도 3f를 참조하면, 셀영역(S)의 제 2 폴리실리콘막(35)을 블랭킷 식각하여 캐패시터 노드(300)의 측벽에 폴리실리콘막 스페이서(35A)를 형성하고, 도 3g에 도시된 바와 같이, 코어산화막(34)을 제거하여 실린더형 스토리지 전극(400)을 형성한다. 그런 다음, 도 3h에 도시된 바와 같이, 스토리지 전극(400) 표면에 MPS막 (37)을 형성하여, 스토리지 전극(400)의 표면적을 증대시킨다. 그 후, 도시되지는 않았지만, 유전막 및 플레이트 전극을 형성한다.
상기한 본 발명에 의하면, 종래의 스페이서 형성용 레티클에 상반되는 역레티클을 이용하여, 셀영역을 마스킹하도록 포토레지스트 패턴을 형성한 후, 스크라이브 라인의 스페이서용 폴리실리콘막을 제거하고, 셀영역의 포토레지스트 패턴을 완전히 제거한 후 셀영역에 스페이서를 형성한다. 이에 따라, 스크라이브 라인의 폴리실리콘막 스페이서 형성이 방지되고, 셀영역의 포토레지스트막 스컴발생이 방지되므로 캐패시터 노드 사이의 브리지가 방지된다. 이에 따라, 소자의 특성 및 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (4)

  1. 스크라이브 라인 및 셀영역이 정의되고 상부에 콘택홀을 갖는 절연막이 형성된 반도체 기판 상에 제 1 폴리실리콘막 및 코어 산화막을 순차적으로 형성하는 단계;
    상기 코어산화막 및 제 1 폴리실리콘막을 상기 콘택홀과 대응되는 부분이 잔류되게 상기 절연막이 노출되도록 패터닝하여 캐패시터 노드를 형성하는 단계;
    상기 캐패시터 노드 및 상기 절연막 상에 제 2 폴리실리콘막을 상기 제 1 폴리실리콘막과 접촉되게 형성하는 단계;
    상기 제 2 폴리실리콘막 상의 상기 셀영역을 마스킹하면서 상기 스크라이브 라인을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로하여 상기 스크라이브 라인의 제 2 폴리실리콘막을 습식 식각하여 제거하는 단계;
    상기 셀영역에 남아있는 상기 포토레지스트 패턴을 상기 캐패시터 노드을 덮고 있는 상기 제 2 폴리실리콘막 사이에 잔류되지 않도록 희석제로 제거하는 단계;
    상기 노출된 셀영역의 제 2 폴리실리콘막을 블랭킷 식각하여 상기 캐패시터 노드의 측벽에 폴리실리콘막 스페이서를 형성하는 단계; 및
    상기 코어산화막을 제거하여 상기 제 1 폴리실리콘막과 상기 폴리실리콘막 스페이서이 접촉되어 전기적으로 연결되는 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 스토리지 전극 표면에 MPS막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 포토레지스트 패턴은 상기 제 2 폴리실리콘막 상에 포토레지스트막을 도포하고 상기 포토레지스트막을 스페이서용 레티클과 상반되는 역레티클을 이용하여 노광한 후 현상하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  4. 삭제
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KR19990016771A (ko) * 1997-08-19 1999-03-15 윤종용 다이나믹 메모리 셀용 캐패시터 제조 방법

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