KR100236072B1 - 반도체 소자의 커패시터 구조 및 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자에 관한 것으로 특히, 커패시터의 유효면적을 극대화하여 정전 용량을 증가시키도록 한 반도체 소자의 커패시터 구조 및 제조방법에 관한 것이다.

이와 같은 반도체 소자의 커패시터 구조는 기판상에 형성되는 제1도전층; 상기 제1도전층의 양측에 기둥모양으로 형성되는 제2도전층; 상기 제2도전층 사이의 제1도전층상에 형성되는 제3도전층; 상기 제2도전층의 내측면에 상기 제1, 제3도전층 사이에 공간을 갖고 돌출되도록 형성되는 제4도전층; 상기 제1, 제2, 제3, 제4도전층의 표면에 형성되는 유전체막과 플레이트 전극을 포함하여 형성됨에 그 특징이 있다.

Description

반도체 소자의 커패시터 구조 및 제조방법

본 발명은 반도체 소자에 관한 것으로 특히, 커패시터의 유효면적을 극대화하여 정전 용량을 증가시키도록 한 반도체 소자의 커패시터 구조 및 제조방법에 관한 것이다.

이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.

도1a-도1c는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.

먼저, 종래의 반도체 소자의 커패시터 제조방법은 도1a에 도시된 바와같이 반도체 기판(11)상의 전면에 산화막(12)과 질화막(13)을 차례로 형성한다.

그리고 상기 질화막(13)상에 감광막(도면에 도시하지 않음)을 도포한후, 사진석판술(Photolithography) 및 식각공정을 통해 상기 질화막(13)과 산화막(12)을 선택적으로 제거하여 상기 반도체 기판(11)의 표면이 일정부분 노출되도록 노드 콘택홀(14)을 형성한다.

이어서, 도1b에 도시된 바와갈이 상기 노드 콘택홀(14)을 포함한 전면에 스트로지 노드용 폴리 실리콘을 증착하고, 사진석판술 및 식각공정으로 상기 폴리 실리콘을 선택적으로 제거하여 상기 노드 콘택홀(14)내부와 그에 인접한 부분의 상기 질화막(13)상에 스토리지 노드(Storage Node)(15)를 형성한다.

그리고 도1c에 도시된 바와같이 상기 스토리지 노드(15)의 표면에 유전체막(16)을 형성하고, 상기 유전체막(16)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘을 증착하여 플레이트 전극(17)을 형성하여 커패시터를 완성한다.

그러나 이와같은 종래의 커패시터의 제조방법에 있어서는 다음과 같은 문제점이 있었다.

즉, 반도체 소자의 고집적화가 됨에 따라 정보의 내용을 저장하는 커패시터의 용량을 확보해야 하는데 커패시터의 정전용량은 폴리 게이트의 표면적에 따라 좌우 되므로 커패시터의 정전용량을 늘이려면 칩 싸이즈(Chip Size)을 크게 해야하나 칩 싸이즈의 한계가 있다.

본 발명은 상기와 갈은 문제점을 해결하기 위해 안출한 것으로 커패시터의 정전용량을 크게 향상하여 반도체 기억 장치의 집적도를 향상시킬 수 있도록 한 반도체 소자의 커패시터 구조 및 제조방법을 제공하는데 그 목적이 있다.

도1a-도1c는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도

도2는 본 발명의 반도체 소자의 커패시터 구조를 나타낸 구조단면도

도3a-도3e는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

21 : 반도체 기판 22 : 제1절연막

23 : 제2절연막 24 : 제1콘택홀

25 : 제1폴리 실리콘층 26 : 제3절연막

27 : 제2폴리 실리콘층 28 : 제4절연막

29 : 제2감광막 30 : 제2콘택홀

31 : 제5절연막 32 : 제3감광막

33 : 제3폴리 실리콘층 34 : 제4감광막

35 : 유전체막 36 : 플레이트 전극

상기와 같은 목적을 달정하기 위한 본 발명의 반도체 소자의 커패시터 구조는 기판상에 형성되는 제1도전층; 상기 제1도전층의 양측에 기둥모양으로 형성되는 제2도전층: 상기 제2도전층 사이의 제1도전층상에 형성되는 제3도전층; 상기 제2의 내측면에 상기 제1, 제3도전층 사이에 공간을 갖고 돌출되도록 형성 되는 제4도전층; 상기 제1, 제2, 제3, 제4도전층의 표면에 형성되는 유전체막과 플레이트 전극을 포함하여 형성되고, 상기와 같은 커패시터의 제조방법은 기판상에 제1도전층, 제1절연막, 제2도전층, 제2절연막을 차례로 형성하는 단계; 상기 제1도전층 표면이 노출되게 제2절연막, 제2도전층, 제1절연막을 선택적으로 제거하여 상기 제1콘택홀을 형성하는 단계; 상기 선택적으로 제거된 제2절연막, 제2도전층, 제1절연막의 측벽 및 제2절연막 표면에 제3절연막을 형성하는 단계; 상기 제1콘택홀의 인접 부위에만 남도록 상기 제3절연막, 제2절연막, 제2도전층, 제1절연막을 선택적으로 제거하여 상기 제1도전층의 표면을 노출시키는 단계; 상기 제1콘택홀내의 제1도전층위와 상기 제1콘택홀 외부의 상기 제3, 제2, 제1절연막과 제2도전층 측면 및 노출된 제1도전층 위에 제3도전층을 형성하는 단계; 상기 커패시터 영역을 정의하여 상기 제3도전층과 제1도전층을 선택적으로 제거하여 제 1, 제2, 제3도전층으로 이루어진 스토리지 노드를 형성하는 단계; 상기 제3, 제2, 제1 절연막을 제거하는단계; 상기 스토리지 노드 표면에 유전체막과 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 구조 및 제조방법을 상세히 설명하면 다음과 같다.

도2는 본 발명의 반도체 소자의 커패시터 구조를 나타낸 구조단면도이다.

도2에 도시된 바와갈이 반도체 기판(21)상에 제1절연막(22) 및 제2절연막(23)이 노드 콘택홀(24)을 갖고 형성되고, 상기 노드 콘택홀(24)내부와 그에 인접한 상기 제2절연막(23)상의 일정한 부분에 제1폴리 실리콘층(25)이 형성된다.

이어, 상기 제1폴리 실리콘층(25)상의 양측에 기둥모양과 상기 기둥모양 사이의 제1폴리 실리콘층(25)상에 제2폴리 실리콘층(27)이 형성되고, 상기 기둥모양의 내측면에 상기 제1, 제2폴리 실리콘층(25,27) 사이에 공간을 갖고 돌출되도록 제3폴리 실리콘층(33)이 형성된다.

그리고 상기 제1, 제2, 제3폴리 실리콘층(25,27,33)의 표면에 유전체막(35) 및 플레이트 전극(36)이 형성된 구조를 갖는다.

여기서, 상기 제1, 제2, 제3폴리 실리콘층(25,27,33)은 스트리지 전극이 된다.

상기와 같은 구조를 갖는 본 발명의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.

도3a - 도3e는 본 발명의 반도체 소자의 커패시터의 제조방법을 나타낸 공정단면도이다.

먼저, 도3a에 도시된 바와같이 반도체 기판(21)상에 제1절연막(22)과 제2절연막(23)을 차례로 형성하고, 상기 제2절연막(23)상에 제1 감광막(도면에 도시하지 않음)을 도포한 후, 상기 제1감광막을 노광 및 현상공정으로 패터닝하고, 상기 패터닝된 제1감광막을 마스크로 하여 상기 제2절연막(23)과 제1절연막(22)을 선택적으로 제거하여 상기 반도체 기판(21)의 표면이 일정부분 노출되도록 제1노드 콘택홀(24)을 형성한다.

이어서, 도3b에 도시된 바와같이 상기 노드 콘택홀(24)을 포함한 전면에 제1포리 실리콘층(25), 제3저련막(26), 제2폴리 실리콘층(27), 제4절연막(28)을 차례로 형성하고, 상기 제4절연막(28)상에 제2감광막(29)을 도포한 후, 상기 제2감광막(25)을 노광 및 현상공정으로 패터닝(Pattering)한다.

이어, 도3c에 도시된 바와같이 상기 패터닝된 제2감광막(29)을 마스크로 하여 상기 제4절연막(28), 제2폴리 실리콘층(27), 제3절연막(26)을 선택적으로 제거하여 상기 제1폴리 실리콘층(25)의 표면이 일정부분 노출되도록 제2노드 콘택홀(30)을 형성하고, 상기 제2감광막(29)은 제거한다.

그리고 상기 제2노드 콘택홀(30)을 포함한 전면에 제5절연막(31)을 형성하고 상기 제4절연막(28)의 표면과 상기 제2노드 콘택홀(30)의 측면에만 남도록 제5절연막(31)을 선택적으로 제거한다.

이어, 전면에 제3감광막(32)을 도포한 후, 상기 제3감광막(32)을 노광 및 현상공정으로 패터닝한다.

다음에, 도3d에 도시된 바와같이 상기 패터닝된 제3감광막(32)을 마스크로 하여 상기 제5절연막(31), 제4절연막(28), 제2폴리 실리콘층(27), 제3절연막(26)을 선택적으로 제거하여 상기 제1폴리 실리콘층(25)의 표면이 노출되도록 하고, 제3감광막(32)은 제거한다.

그리고 전면에 제3폴리 실리콘층(33)을 형성하고, 상기 제3폴리 실리콘층(33)을 선택적으로 제거하여 상기 제1폴리 실리콘층(25)의 표면과 상기 공정에서 선택적으로 제거된 상기 제5절연막(31), 제4절연막(28), 제2폴리 실리콘층(27), 제3절연막(26)의 외측벽에만 남도록 한다.

이어서, 전면에 제4감광막(34)을 도포한 후, 상기 제4감광막(34)을 노광 및현상공정으로 패터닝한다.

이때 상기 제3폴리 실리콘층(33)과 제2폴리 실리콘층(27)이 전기적으로 연결되고, 상기 제3폴리 실리콘층(33)의 일부는 상기 제1폴리 실리콘층(25)과 전기적으로 연결된다.

이어서, 도3e에 도시된 바와같이 상기 패터닝된 제4감광막(34)을 마스크로 하여 제3폴리 실리콘층(33)과 제1폴리 실리콘층(25)을 선택적으로 제거하여 상기 제2절연막(23)의 표면이 노출되도록 하고, 상기 제4감광막(34)은 제거한다.

그리고 상기 제3, 제4, 제5절연막(26,28,31)을 습식식각으로 제거하여 제1, 제2, 제3폴리 실리콘층(25,27,33)으로 이루어진 커패시터의 스토리지 노드를 형성한다.

이어, 상기 스토리지 노드를 포함한 반도체 기판(21)상의 전면에 유전체막(35)과 플레이트 전극(36)을 형성함으로써 본 발명의 커패시터를 완성한다.

이상에서 설명한 바와같이 본 발명의 반도체 소자의 커패시터 제조방법은 다음과 같은 효과가 있다.

첫째, 스토리지 노드의 표면적을 넓게 형성할 수 있으므로 커패시터의 용량을 증가시킬 수 있다.

둘째, 고집적 소자의 제작시에 적합한 효과가 있다.

Claims (3)

1. 기판상에 형성되는 제1도전층; 상기 제1도전층의 양측에 기둥모양으로 형성되는 제2도전층; 상기 제2도전층 사이의 제1도전층상에 형성되는 제3도전층; 상기 제2도전층의 내측면에 상기 제1, 제3도전층사이에 공간을 갖고 돌출되도록 형성되는 제4도전층; 상기 제1, 제2, 제3, 제4도전층의 표면에 형성되는 유전체막과 플레이트 전극을 포함하여 형성됨을 특징으로 하는 반도체 소자의 커패시터 구조.
2. 제1항에 있어서, 상기 제2도전층은 탑 부분이 보턴 부분 보다 작게 형성됨을 특징으로 하는 반도체 소자의 커패시터 구조.
3. 기판상에 제1도전층, 제1절연막, 제2도전층, 제2절연막을 차례로 형성하는 단계; 상기 제1도전층 표면이 노출되게 제2절연막, 제2도전층, 제1절연막을 선택적으로 제거하여 상기 제1콘택홀을 형성하는 단계; 상기 선택적으로 제거된 제2절연막, 제2도전층, 제1절연막의 측벽 및 제2절연막 표면에 제3절연막을 형성하는 단계; 상기 제1콘택홀의 인접 부위에만 남도록 상기 제3절연막, 제2절연막, 제2도전층, 제1절연막을 선택적으로 제거하여 상기 제1도전층의 표면을 노출시키는 단계; 상기 제1콘택홀내의 제1도전층위와 상기 제1콘택홀 외부의 상기 제3, 제2, 제1절연막과 제2도전층 측면 및 노출된 제1도전층 위에 제3도전층을 형성하는 단계; 상기 커패시터 영역을 정의하여 상기 제3도전층과 제1도전층을 선택적으로 제거하여 제1, 제2, 제3도전층으로 이루어진 스토리지 노드를 형성하는 단계; 상기 제3, 제2, 제1절연막을 제거하는단계; 상기 스토리지 노드 표면에 유전체막과 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.