KR0156142B1 - 반도체 메모리 장치의 제조방법 - Google Patents
반도체 메모리 장치의 제조방법Info
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Abstract
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 혼(Horn) 구조로된 스토리지노드를 갖춘 커패시터에 관한 것이다.
이를 위한 본 발명의 반도체 메모리 장치의 제조방법은 반도체기판 소정영역에 게이트 전극과 소오스/드레인 영역으로 이루어진 트랜지스터를 형성하는 공정과, 기판전면에 절연층을 형성하는 공정, 상기 절연층을 식각하여 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 공정, 결과물 전면에 제1도전층을 형성하는 공정, 상기 제1도전층을 소정패턴으로 패터닝하여 제1스토리지노드를 형성하는 공정, 상기 제1스토리지노드상에 제1포토레지스트 패턴을 일정 간격으로 형성하는 공정, 결과물 전면에 제2도전층을 형성하는 공정, 상기 제2도전층에 제2포토레지스트 패턴을 제2도전층 하부의 제1포토레지스트 패턴과 겹치지 않게 일정 간격으로 형성하는 공정, 상기 제2포토레지스트 패턴을 마스크로 제2도전층과 제1포토레지스트 패턴을 제거하여 제2스토리지노드를 형성하는 공정, 제2포토레지스트 패턴을 제거하는 공정, 제1, 제2스토리지노드 전면에 유전체막을 형성하는 공정, 및 상기 유전체막 전면에 플레이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
제 1 도는 종래의 반도체 메모리 장치의 커패시터 제조방법을 도시한 공정순서도.
제 2 도는 본 발명의 반도체 메모리 장치의 커패시터 제조방법을 도시한 공정순서도.
* 도면의 주요부분의 대한 부호의 설명
10 : 반도체기판 11 : 필드산화막
12 : 게이트전극 13 : 소오스/드레인영역
14 : 절연층 15 : 콘택홀
16 : 스토리지노드 17 : 포토레지스트
18 : 유전체막 19 : 플레이트전극
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 혼(Horn) 구조로된 스토리지노드를 갖춘 커패시터에 관한 것이다.
반도체 자치의 발전의 발전에 따라 하나의 반도체 칩상에 높은 직접도로서 많은 소자들을 집적시키는 작업이 활발히 진행되어 오고 있다.
특히, DRAM(Dynamic Randon Access Memory)의 메모리 셀에 있어서는 소자크기를 최소로 하기 위해 여러 가지 다양한 셀 구조가 제안되어 왔다.
고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리 셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다.
이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리 셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node)에 저장된다.
따라서 반도체 메모리 장치의 고집적화로 인해 메모리 셀의 크기가 작아지게 되면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호 전하의 수도 감소하게 된다.
그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리 셀의 커패시터 스토리지노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.
따라서 메모리 셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체 기판상의 제한된 영역 내에서 상대적으로 큰 표면적을 가져야만 한다.
제1도를 참조하여 종래 반도체 장치의 커패시터 제조방법을 설명하면 다음과 같다.
먼저 제1도 (a)에 도시된 바와 같이 반도체 기판(1)상에 필드 산화막(2)을 형성하여 활성영역과 소자격리 영역을 정의한 후 활성영역의 반도체 기판(1) 소정영역에 게이트 전극(3)과 소오스/드레인 영역(4)을 형성하여 메모리 셀 트랜지스터를 형성한다.
그 다음 상기 메모리 셀 트랜지스터 상부에 절연층(5)을 형성하고 포토에칭 공정을 이용하여 상기 절연층(5)을 소오스/드레인 영역(4) 까지 식각하여 콘택홀(6)을 형성한다.
그 다음 제1도 (b)에 도시된 바와 같이 스토리지노드용 폴리 실리콘을 기판전면에 증착하고 포토에칭 공정을 이용하여 스토리지노드(7)을 형성한다.
그리고 제1도 (c)에 도시된 바와 같이 상기 결과를 전면에 유전체막(8)을 형성하고 플레이트 전극용 폴리 실리콘을 증착한 다음 소정 패턴으로 패터닝하여 플레이트 전극(9)을 형성하므로써 커패시터를 완성한다.
그러나 상술한 바와 같은 종래의 기술은 반도체 메모리 장치의 고집적화에 문제가 있고 메모리 셀의 크기를 줄이면 스토리지노드에 저장할 수 있는 신호전하의 수도 감소하여 오동작의 원인이 되어 소자의 신뢰도를 떨어뜨린다.
본 발명은 상술한 문제를 해결하기 위한 것으로 반도체 메모리 장치의 고집적화에 적당하도록 한 반도체 메모리 장치의 커패시터 제조방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 커패시터 제조방법은 반도체기판 소정영역에 게이트 전극과 소오스/드레인 영역으로 이루어진 트랜지스터를 형성하는 공정과, 기판전면에 절연층을 형성하는 공정, 상기 절연층을 식각하여 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 공정, 결과물 전면에 제1도전층을 형성하는 공정, 상기 제1도전층을 소정패턴으로 패터닝하여 제1스토리지노드를 형성한는 공정, 상기 제1스토리지노드상에 제1포토레지스트 패턴을 일정 간격으로 형성하는 공정, 결과물 전면에 제2도전층을 형성하는 공정, 상기 제2도전층상에 제2포토레지스트 패턴을 제2도전층 하부의 제1포토레지스트 패턴과 겹치지 않게 일정 간격으로 형성하는 공정, 상기 제2포토레지스트 패턴을 마스크로 제2도전층과 제1포토레지스트 패턴을 제거하여 제2스토리지노드를 형성하는 공정, 제2포토레지스트 패턴을 제거하는 공정, 제1, 제2스토리지노드 전면에 유전체막을 형성하는 공정, 및 상기 유전체막 전면에 플레이트 전극을 형성하는 공정을 포함하여 이루어진다.
이하 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도는 본 발명에 의한 반도체 소자의 커패시터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도 (a)에 도시된 바와 같이 반도체 기판(10)상에 필드 산화막(11)을 형성하여 활성영역과 소자격리 영역을 정의한 후 활성영역상에 게이트 전극(12)과 소오스/드레인 영역(13)을 형성하여 메모리 셀 트랜지스터를 형성한다.
그 다음 상기 메모리 셀 트랜지스터 상부에 절연층(14)을 형성하고 포토에칭 공정을 이용하여 상기 절연층(14)을 소오스/드레인 영역(13)까지 식각하여 콘택홀(15)을 형성한다.
그 다음 제2도 (b)에 도시된 바와 같이 상기 결과물 전면에 소오스/드레인 영역(13)과 접촉하는 제1도전층(16a)으로서, 폴리실리콘층을 증착한 후 소정영역을 패터닝하여 제1스토리지노드(16a)를 형성하고 기판전면에 제1포토레지스트(17a)를 도포한다.
그 다음 제2도 (c)에 도시된 바와 같이 상기 제1포토레지스트(17a)를 일정 간격으로 노광 및 현상하여 제1포토레지스트(17a) 패턴을 형성한다.
그 다음 제2도 (d)에 도시된 바와 같이 기판전면에 제2도전층(16b)으로서 폴리 실리콘층과 제2포토레지스트(17b)를 형성한 후, 상기 제2포토레지스트(17b)를 제2도전층(16b) 하부의 제1포토레지스트(17a) 패턴과 겹치지 않게 일정 간격으로 노광 및 현상하여 제2포토레지스트(17b) 패턴을 형성한다.
그 다음 제2도 (e)에 도시된 바와 같이 상기 제2포토레지스트(17b) 패턴을 마스크로 제2도전층(16b) 및 제1포토레지스트(17a) 패턴을 제거하여 제2스토리지노드(16b)를 제1스토리지노드(16a) 상층에 일정 간격으로 형성한다.
그리고 제2도 (f)에 도시된 바와 같이 상기 제2포토레지스트(17b) 패턴을 제거하여 면적이 증가한 혼(Horn) 구조의 스토리지노드(16)를 형성하고 상기 스토리지노드(16)에 유전체막(18)을 증착한다.
그 다음 제2도 (G)에 도시한 바와 같이 상기 유전체막(18) 상층에 플레이트 전극용 폴리실리콘 증착한 다음 소정 패턴으로 패터닝하여 플레이트 전극(19)을 형성하여 반도체 메모리 장치의 커패시터를 완성한다.
상기와 같이 본 발명은 반도체 메모리 장치의 고집적화를 구현하기 위해 커패시터 면적은 축소시키고 용량은 증대시킨 것으로 제2스토리지노드를 제1스토리지노드 상층에 일정 간격으로 형성하는 혼(Horn) 구조의 커패시터를 형성하여 반도체 메모리 장치의 고집적도를 향상시킨 것이다.
Claims (1)
- 반도체기판 소정영역에 게이트 전극과 소오스/드레인 영역으로 이루어진 트랜지스터를 형성하는 공정과, 기판전면에 절연층을 형성하는 공정, 상기 절연층을 식각하여 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 공정, 결과물 전면에 제1도전층을 형성하는 공정, 상기 제1도전층을 소정패턴으로 패터닝하여 제1스토리지노드를 형성하는 공정, 상기 제1스토리지노드상에 제1포토레지스트 패턴을 일정 간격으로 형성하는 공정, 결과물 전면에 제2도전층을 형성하는 공정, 상기 제2도전층상에 제2포토레지스트 패턴을 제2도전층 하부의 제1포토레지스트 패턴과 겹치지 않게 일정 간격으로 형성하는 공정, 상기 제2포토레지스트 패턴을 마스크로 제2도전층과 제1포토레지스트 패턴을 제거하여 제2스토리지노드를 형성하는 공정, 제2포토레지스트 패턴을 제거하는 공정, 제1, 제2스토리지노드 전면에 유전체막을 형성하는 공정, 및 상기 유전체막 전면에 플레이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950036666A KR0156142B1 (ko) | 1995-10-23 | 1995-10-23 | 반도체 메모리 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950036666A KR0156142B1 (ko) | 1995-10-23 | 1995-10-23 | 반도체 메모리 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970024149A KR970024149A (ko) | 1997-05-30 |
| KR0156142B1 true KR0156142B1 (ko) | 1998-10-15 |
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ID=19430979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950036666A KR0156142B1 (ko) | 1995-10-23 | 1995-10-23 | 반도체 메모리 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0156142B1 (ko) |
-
1995
- 1995-10-23 KR KR1019950036666A patent/KR0156142B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR970024149A (ko) | 1997-05-30 |
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