KR100359764B1 - 반도체 메모리 소자의 제조방법 - Google Patents
반도체 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR100359764B1 KR100359764B1 KR1019960053435A KR19960053435A KR100359764B1 KR 100359764 B1 KR100359764 B1 KR 100359764B1 KR 1019960053435 A KR1019960053435 A KR 1019960053435A KR 19960053435 A KR19960053435 A KR 19960053435A KR 100359764 B1 KR100359764 B1 KR 100359764B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- conductive layer
- forming
- contact hole
- node
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000010410 layer Substances 0.000 claims abstract description 84
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 9
- 238000004519 manufacturing process Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 메모리 소자에 관한 것으로 특히, 공정단순화와 정전용량 증대에 적당한 반도체 메모리 소자의 제조방법에 관한 것이다.
본 발명 반도체 메모리 소자의 제조방법은 반도체 기판상에 층간절연막 및 제 1 절연막을 차례로 형성하는 단계; 상기 제 1 절연막 및 층간절연막을 선택적으로 패터닝하여 노드 콘택홀을 형성하는 단계; 상기 노드 콘택홀을 포함한 상기 제 1 절연막상에 제 1 전도층을 형성하는 단계; 상기 제 1 전도층 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 선택적으로 패터닝하여 상기 노드 콘택홀 상층으로 홀을 갖고 커패시터 영역에만 남는 제 2 절연막 패턴으로 형성하는 단계; 상기 제 2 절연막 패턴을 포함한 제 1 전도층 전면에 제 2 전도층을 형성하는 단계; 상기 제 2 절연막 패턴의 측면에 형성된 상기 제 2 전도층의 측면으로 측벽 스페이서들 형성하는 단계; 상기 측벽 스페이서 및 제 2 절연막 패턴을 마스크로 이용한 식각공정으로 상기 제 2, 제 1 전도층을 일정깊이 식각하여 스토리지 노드를 형성하는 단계; 상기 스토리지 노드 표면에 유전막 및 플레이트 노드를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로 특히, 공정단순화와 정전용량 증대에 적당한 반도체 메모리 소자의 제조방법에 관한 것이다.
반도체 소자의 발전에 따라 하나의 반도체 칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되어 오고 있다. 특히 DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다.
일반적으로 DRAM 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node)에 저장된다. 따라서 반도체 메모리 소자의 고집적화로 인해 메모리셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다. 그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다. 따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체 기판의 제한된 영역내에 상대적으로 큰 표면적을 가져야 한다. 그러므로, 커패시터의 형태가 평판(Parallel Plate) 구조에서 핀(FIN) 또는 실린더(Cylinder) 구조 등을 이용하게 되었다.
이하에서 첨부된 도면을 참조하여 종래 반도체 메모리 소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1g는 종래 반도체 메모리 소자의 제조공정 단면도로써 선등록(U. S. Pat. No. 5,084,405)된 바 있다.
먼저, 도 1a에 나타낸 바와 같이 반도체 기판(1)상에 층간절연막(2) 및 질화막(3)을 차례로 형성하고 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 노드 콘택홀(4)을 형성한다. 이때, 도면상에는 도시하지 않았지만 노드 콘택홀(4)이 형성되어 노출된 반도체 기판(1)에는 소오스/드레인 영역으로 사용할 불순물 확산영역이 형성되어 있다.
도 1b에 나타낸 바와 같이 상기 노드 콘택홀(4)을 포함한 질화막(3) 전면에 제 1 폴리실리콘층(5), 산화막(6) 및 제 1 감광막(PR1)을 차례로 형성한 후 노광 및 현상공정으로 커패시터 형성영역을 정의하여 커패시터 형성영역에만 남도록 상기 제 1 감광막(PR1)을 패터닝한다.
도 1c에 나타낸 바와 같이 상기 패터닝된 제 1 감광막(PR1)을 마스크로 이용하여 상기 산화막(6) 및 제 1 폴리실리콘층(5)을 선택적으로 식각하여 노드 콘택홀(4) 및 노드 콘택홀(4)에 인접한 질화막(3)상에 커패시터로 사용할 부분만 남긴다. 그다음, 상기 제 1 감광막(PR1)을 제거한다. 이어서, 상기 산화막(6)을 포함한 질화막(3) 전면에 제 2 감광막(PR2)을 형성한후 노광 및 현상공정으로 노드 콘택홀(4)과 동일 위치의 산화막(6)이 노출되도록 제 2 감광막(PR2)을 패터닝한다.
도 1d에 나타낸 바와 같이 상기 패터닝된 제 2 감광막(PR2)을 마스크로 이용한 식각공정으로 노드 콘택홀(4)과 동일 위치의 산화막(6)만을 선택적으로 제거하여 산화막홀(7)을 형성한다. 그 다음, 상기 제 2 감광막(PR2)을 제거한다.
도 1e에 나타낸 바와 같이 상기 산화막홀(7)내의 산화막(6) 측면 및 산화막홀(7)외측의 산화막(6) 측면에 측벽 스페이서 형상의 제 2 폴리실리콘층(8)을 형성하여 제 1, 제 2 폴리실리콘층(5)(8)으로 구성된 스토리지 노드(9)를 형성한다.
도 1f에 나타낸 바와 같이 상기 산화막(6)을 제거한다.
도 1g에 나타낸 바와 같이 상기 스토리지 노드(9) 표면에 유전막(10)을 형성한 후, 상기 유전막(10)전면에 플레이트 노드(11)를 형성한다.
종래 반도체 메모리 소자에 있어서는 다음과 같은 문제점이 있었다.
첫째, 스토리지 노드의 형상이 더블 실린더 형상으로 형성되어 정전용량의 증대에 한계가 있었다.
둘째, 더블 실린더 형상의 스토리지 노드를 형성하는 공정에 있어서, 스토리지 노드를 형성하기 위한 절연막 패턴이 두 번의 패터닝(포토리소그래피공정 + 식각공정)공정을 필요로 하여 그에 따른 불량발생 가능성 및 수율저하의 문제점이 발생하였다.
본 발명은 상기한 바와 같은 종래 반도체 메모리 소자의 문제점을 해결하기 위하여 안출한 것으로 커패시터 형성 공정을 단순화시키고 커패시터의 형상을 멀티 실린더 형상으로 형성하여 정전용량을 증대시킨 반도체 메모리 소자의 제조방법에 관한 것이다.
도 1a 내지 도 1g는 종래 반도체 메모리 소자의 제조공정 단면도
도 2a 내지 도 2g는 본 발명 반도체 메모리 소자의 제조공정 단면도
*도면의 주요 부분에 대한 부호의 설명*
20 : 반도체 기판21 : 층간절연막
22 : 제 1 절연막23 : 노드 콘택홀
24 : 제 2 전도층25a : 제 2 절연막 패턴
26 : 홀27 : 제 2 전도층
28 : 제 3 절연막29 : 스토리지 노드
30 : 유전막31 : 플레이트 노드
본 발명에 따른 반도체 메모리 소자의 제조방법은 반도체 기판상에 층간절연막 및 제 1 절연막을 차례로 형성하는 단계; 상기 제 1 절연막 및 층간절연막을 선택적으로 패터닝하여 노드 콘택홀을 형성하는 단계; 상기 노드 콘택홀을 포함한 상기 제 1 절연막상에 제 1 전도층을 형성하는 단계; 상기 제 1 전도층 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 선택적으로 패터닝하여 상기 노드 콘택홀 상층으로 홀을 갖고 커패시터 영역에만 남는 제 2 절연막 패턴으로 형성하는 단계; 상기 제 2 절연막 패턴을 포함한 제 1 전도층 전면에 제 2 전도층을 형성하는 단계; 상기 제 2 절연막 패턴의 측면에 형성된 상기 제 2 전도층의 측면으로 측벽 스페이서를 형성하는 단계; 상기 측벽 스페이서 및 제 2 절연막 패턴을 마스크로 이용한 식각공정으로 상기 제 2, 제 1 전도층을 일정깊이 식각하여 스토리지 노드를 형성하는 단계; 상기 스토리지 노드 표면에 유전막 및 플레이트 노드를 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체 메모리 소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명 반도체 메모리 소자의 제조공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이 먼저, 반도체 기판(20)상에 층간절연막(21) 및 제 1 절연막(22)을 차례로 형성하는 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 노드 콘택홀(23)을 형성한다. 이때, 도면상에는 도시하지 않았지만 상기 노드 콘택홀(4)이 형성되어 노출된 반도체 기판(20)에는 소오스/드레인 영역으로 사용할 불순물 확산영역이 형성되어 있다. 이때, 상기 층간절연막(21)은 일반적으로 산화막을 사용하여 형성하고 제 1 절연막(22)은 에치 스토퍼(etch stopper)로써 통상적으로 질화막을 이용하여 형성하나 산화막을 이용하여 형성할 수 있다.
도 2b에 나타낸 바와 같이 상기 노드 콘택홀(23)을 포함한 제 1 절연막(22) 전면에 제 1 전도층(24), 제 2 절연막(25) 및 감광막(PR20)을 차례로 형성한다. 그 다음, 노광 및 현상공정으로 상기 노드 콘택홀(23) 상층으로 홀을 갖고 커패시터 영역에만 남는 감광막 패턴(PR20)을 형성한다. 이때, 상기 제 1 전도층(24)은 폴리실리콘을 사용하여 형성하고 제 2 절연막(25)은 제 1 절연막(22)과 식각선택비가 다른 물질을 사용하여 형성한다. 즉, 제 1 절연막(22)을 질화막으로 형성하였을 경우에는 산화막으로 형성하고 산화막으로 형성하였을 경우에는 질화막을 사용하여 형성한다.
도 2c에 나타낸 바와 같이 상기 감광막 패턴(PR20)을 마스크로 이용한 식각 공정으로 상기 제 2 절연막(25)을 선택적으로 제거하여 홀(26)을 갖는 제 2 절연막 패턴(25a)을 형성한다. 그 다음, 상기 감광막 패턴(PR20)을 제거한다. 이때, 상기 홀(26)은 노드 콘택홀(23)의 크기와 같거나 작도록 형성한다. 즉, 본 발명에 따른 반도체 메모리 소자의 제조방법에 있어서는 스토리지 노드를 형성하기 위하여 형성하는 제 2 절연막 패턴(25a)이 한 번의 패터닝(포토리소그래피공정 + 식각공정)공정으로 이루어지는 것이다.
도 2d에 나타낸 바와 같이 상기 제 2 절연막 패턴(25a)을 포함한 제 1 전도층(24) 전면에 제 2 전도층(27) 및 제 3 절연막(28)을 차례로 형성한 후 에치백공정을 이용하여 제 3 절연막(28)을 제 2 절연막 패턴(25a)의 측면에 형성된 제 2 전도층(27)의 측면에 측벽 스페이서 형상으로 형성한다. 이때, 상기 제 2 전도층(27)은 폴리실리콘을 사용하여 형성하고 제 3 절연막(28)은 제 2 절연막 패턴(25a)과 식각선택비가 동일한 물질을 사용하여 형성한다.
도 2e에 나타낸 바와 같이 상기 제 3 절연막(28)을 마스크로 이용하여 상기 제 2 전도층(27)을 식각한다. 그러면, 제 2 절연막 패턴(25a)의 상층면이 우선적으로 드러나고 이어서 제 2 절연막 패턴(25a) 및 제 3 절연막(28)을 마스크로 이용한 식각공정으로 제 1 전도층(24)을 선택적으로 제거한다. 이때, 식각공정은 제 1 절연막(22)이 노출될 때까지 진행하며 상기 제 2 절연막 패턴(25a)과 제 3 절연막(28) 하부의 제 1 전도층(24)이 제 1 절연막(22) 상에서 서로 분리되지 않을 때까지 진행한다.
도 2f에 나타낸 바와 같이 상기 제 2 절연막 패턴(25a)과 제 3 절연막(28)을 제거하여 측벽 스페이서 형상의 제 3 절연막(28) 하부에 형성되어 있던 제 2 전도층(27)과 제 1 전도층(24)으로 구성된 스토리지 노드(29)를 형성한다.
도 2g에 나타낸 바와 같이 상기 스토리지 노드(29) 표면에 유전막(30)을 형성하고 상기 유전막(30) 전면에 플레이트 노드(31)를 형성한다.
본 발명에 따른 반도체 메모리 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 스토리지 노드의 형상이 멀티(multi) 실린더 형상으로 이루어져 반도체 메모리 소자의 정전용량을 증가시켜 고집적화에 유리하다.
둘째, 스토리지 노드를 형성하는 공정에 있어서, 스토리지 노드를 형성하기 위한 절연막 패턴의 형성공정이 한 번의 패터닝(포토리소그래피공정 + 식각공정)공정만으로 가능하여 반도체 메모리 소자의 수율 및 신뢰도를 향상시킬 수 있다.
Claims (5)
- 반도체 기판상에 층간절연막 및 제 1 절연막을 차례로 형성하는 단계;상기 제 1 절연막 및 층간절연막을 선택적으로 패터닝하여 노드 콘택홀을 형성하는 단계;상기 노드 콘택홀을 포함한 상기 제 1 절연막상에 제 1 전도층을 형성하는 단계;상기 제 1 전도층 전면에 제 2 절연막을 형성하는 단계;상기 제 2 절연막을 선택적으로 패터닝하여 상기 노드 콘택홀 상층으로 홀을 갖고 커패시터 영역에만 남는 제 2 절연막 패턴으로 형성하는 단계;상기 제 2 절연막 패턴을 포함한 제 1 전도층 전면에 제 2 전도층을 형성하는 단계;상기 제 2 절연막 패턴의 측면에 형성된 상기 제 2 전도층의 측면으로 측벽 스페이서를 형성하는 단계;상기 측벽 스페이서 및 제 2 절연막 패턴을 마스크로 이용한 식각공정으로 상기 제 2 및 제 1 전도층을 일정깊이 식각하여 스토리지 노드를 형성하는 단계;상기 스토리지 노드 표면에 유전막 및 플레이트 노드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막과 측벽 스페이서는 제 1 절연막과 식각 선택비가 다른 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 제 2 절연막과 측벽 스페이서는 산화막과 질화막중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막 패턴 홀의 크기는 노드 콘택홀의 크기와 같거나 작도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막 패턴은 한 번의 패터닝 공정으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960053435A KR100359764B1 (ko) | 1996-11-12 | 1996-11-12 | 반도체 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960053435A KR100359764B1 (ko) | 1996-11-12 | 1996-11-12 | 반도체 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980035163A KR19980035163A (ko) | 1998-08-05 |
| KR100359764B1 true KR100359764B1 (ko) | 2004-05-17 |
Family
ID=37490469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960053435A KR100359764B1 (ko) | 1996-11-12 | 1996-11-12 | 반도체 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100359764B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450678B1 (ko) * | 2002-07-10 | 2004-10-01 | 삼성전자주식회사 | 2층 구조의 커패시터 하부 전극을 포함하는 반도체 메모리소자 및 그 제조방법 |
| KR100842911B1 (ko) * | 2006-12-22 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
-
1996
- 1996-11-12 KR KR1019960053435A patent/KR100359764B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980035163A (ko) | 1998-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5478770A (en) | Methods for manufacturing a storage electrode of DRAM cells | |
| GB2336031A (en) | Method of fabricating a capacitor over bitline DRAM cell | |
| KR19990000438A (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100359764B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR100277907B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100307556B1 (ko) | 반도체소자의 제조방법 | |
| KR100244305B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR100268938B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR100239450B1 (ko) | 반도체 메모리소자의 제조방법 | |
| KR100252882B1 (ko) | 반도체 장치의 제조방법 | |
| KR100232205B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR100359763B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR100266027B1 (ko) | 반도체장치의 제조방법 | |
| KR100268939B1 (ko) | 반도체 장치의 제조방법 | |
| KR20040008419A (ko) | 반도체소자의 저장전극 형성방법 | |
| KR940009619B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| KR100382535B1 (ko) | 반도체 메모리 소자 제조방법 | |
| KR100248806B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR950008248B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0156142B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR100249177B1 (ko) | 반도체 소자의 제조방법 | |
| KR960006721B1 (ko) | 스택 캐패시터 제조방법 | |
| KR100223922B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR100252900B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR960013644B1 (ko) | 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |