KR100842911B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
반도체 소자의 캐패시터 형성방법 Download PDFInfo
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Abstract
반도체 소자의 캐패시터 형성방법은, 스토리지 노드 형성 영역들을 갖는 반도체 기판 상에 몰드절연막과 하드마스크막을 차례로 형성하는 단계; 상기 반도체 기판의 스토리지 노드 형성 영역들 사이의 하드마스크막과 몰드절연막 부분을 식각하는 단계; 상기 하드마스크막과 몰드절연막이 식각된 기판 결과물 상에 상기 식각된 부분이 매립되도록 질화막을 형성하는 단계; 상기 질화막을 하드마스크막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계; 상기 하드마스크막과 몰드절연막을 제거하여 질화막에 의해 한정되는 스토리지 노드용 홀을 형성하는 단계; 및 상기 홀 표면 상에 스토리지 노드를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2는 스토리지 노드간 공간에 따른 캐패시턴스를 도시한 그래프.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 110 : 절연막
120 : 스토리지 노드 콘택 플러그 122 : 식각정지막
124 : 몰드절연막 126 : 하드마스크막
130 : 질화막 H : 스토리지 노드용
140 : 스토리지 노드
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 셀 캐패시턴스(Capacitance)를 증가시켜 소자 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전체막(Dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 공간, 즉, 유전체막의 두께에 반비례한다.
한편, 100nm급 이하 소자의 경우에는 25fF/cell 이상의 셀 캐패시턴스를 확보해야 안정된 리플레쉬 특성을 얻어 동력 소비가 줄어들며, 적절한 제품의 특성을 유지할 수 있다.
이러한 충분한 셀 캐패시턴스를 확보하기 위해서 캐패시터의 높이를 증가시키거나 캐패시터 유전체막을 형성하는 물질을 변경하는 방법이 제안된 바 있으나, 상기 캐패시터의 높이를 증가시키는 방법은 공정상의 마진을 얻기 힘들기 때문에 나노(nano)급 소자의 경우에는 적용하기 어렵다. 또한, 충분한 셀 캐패시턴스를 확보하기 위해 고유전막을 유전체막으로서 적용하고 있으며, 현재는 ZrO2/Al2O3/ZrO2 박막 구조를 적용하고 있다.
하지만, 반도체 소자의 고집적화 추세에 따라 상기 셀 캐패시턴스를 확보하기 위한 새로운 구조의 캐패시터가 요구되었으며, 이에, 캐패시터의 스토리지 노드를 실린더(Cylinder) 형태의 3차원 구조로 형성하는 방법이 제안된 바 있다. 상기 실린더 형태의 스토리지 노드는 오목 형태의 스토리지 노드에 비해 상대적으로 매우 넓은 전극 면적을 가지며, 고집적 소자에 적용하기에 유리하다.
이하에서는, 종래 기술에 따른 실린더형 스토리지 노드를 갖는 반도체 소자의 캐패시터 형성방법을 간략하게 설명하도록 한다.
먼저, 스토리지 노드 콘택플러그가 형성된 반도체 기판의 층간절연막 상에 실린더형의 스토리지 노드를 위한 형성틀로서 작용할 몰드절연막을 증착한 후, 상기 몰드절연막을 식각하여 스토리지 노드 콘택플러그를 노출시키는 홀을 형성한다.
그 다음, 상기 홀의 표면을 포함한 몰드절연막 상에 스토리지 노드 전극용 물질로서 폴리실리콘막을 형성한 후, 몰드절연막을 제거하는 딥-아웃(Dip-out) 공정을 수행하여 실린더형의 스토리지 노드를 형성한다. 계속해서, 상기 스토리지 노드 상에 유전막과 플레이트 노드를 차례로 형성하여 캐패시터를 형성한다.
그러나, 전술한 종래 기술의 경우에는 충분한 셀 캐패시턴스를 확보하기 위해 증가된 캐패시터의 높이로 인해 상기 몰드절연막을 제거하기 위한 딥-아웃 공정시 스토리지 노드의 기울어짐(Leaning) 현상이 유발되어 스토리지 노드간 브리지(Bridge)를 야기한다.
한편, 상기 스토리지 노드의 기울어짐 현상 및 스토리지 노드간 브리지를 방지하기 위해서는 스토리지 노드간 공간을 60nm 정도 유지해야 하지만, 이 경우, 충분한 셀 캐패시턴스를 확보할 수 없다.
따라서, 본 발명은 셀 캐패시턴스를 증가시켜 안정된 리플레쉬 특성을 얻고 동력 소비를 줄일 수 있는 반도체 소자의 캐패시터 형성방법을 제공한다.
또한, 본 발명은 상기 셀 캐패시턴스를 증가시켜 반도체 소자의 특성을 향상 시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 캐패시터 형성방법은, 스토리지 노드 형성 영역들을 갖는 반도체 기판 상에 몰드절연막과 하드마스크막을 차례로 형성하는 단계; 상기 반도체 기판의 스토리지 노드 형성 영역들 사이의 하드마스크막과 몰드절연막 부분을 식각하는 단계; 상기 하드마스크막과 몰드절연막이 식각된 기판 결과물 상에 상기 식각된 부분이 매립되도록 질화막을 형성하는 단계; 상기 질화막을 하드마스크막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계; 상기 하드마스크막과 몰드절연막을 제거하여 질화막에 의해 한정되는 스토리지 노드용 홀을 형성하는 단계; 및 상기 홀 표면 상에 스토리지 노드를 형성하는 단계;를 포함한다.
상기 몰드절연막은 PSG/PE-TEOS막을 1000∼2000Å의 두께로 형성한다.
상기 하드마스크막은 300∼500Å의 두께로 형성한다.
상기 하드마스크막과 몰드절연막을 식각하는 단계 후, 그리고, 상기 식각된 부분이 매립되도록 질화막을 형성하는 단계 전, 상기 식각된 하드마스크막과 몰드절연막을 포함한 기판 결과물을 세정하는 단계;를 더 포함한다.
상기 세정하는 단계는, 상기 식각된 하드마스크막과 몰드절연막을 포함한 기판 결과물을 황산 및 과수소를 이용하여 1차 세정하는 단계; 상기 1차 세정된 기판 결과물을 BOE(Buffer Oxide Etchant) 용액을 이용하여 2차 세정하는 단계; 및 상기 2차 세정된 기판 결과물을 암모니아를 이용해서 3차 세정하는 단계;를 포함한다.
상기 홀 표면 상에 스토리지 노드를 형성하는 단계 후, 상기 스토리지 노드 상에 유전체막과 플레이트 노드를 형성하는 단계;를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 기판의 스토리지 노드 형성 영역들 사이에 형성된 몰드절연막을 식각한 다음, 상기 식각된 부분을 질화막으로 매립한 후, 몰드절연막을 제거하여 상기 질화막에 의해 한정되는 스토리지 노드용 홀을 형성한다. 이어서, 상기 스토리지 노드용 홀 상에 스토리지 노드를 형성하고, 그리고 나서, 상기 스토리지 노드 상에 유전체막과 플레이트 노드를 차례로 형성하여 캐패시터를 완성한다.
이렇게 하면, 상기 스토리지 노드용 홀이 종래보다 넓게 형성되어 스토리지 노드간 공간을 25nm 정도 감소시킬 수 있으므로, 충분한 셀 캐패시턴스를 확보할 수 있다. 자세하게, 스토리지 노드간 공간이 2.5nm 정도 감소할 때마다 셀 캐패시턴스가 1fF/cell 정도 증가하므로, 본 발명은 셀 캐패시턴스를 종래보다 10fF/cell 정도 증가시킬 수 있다.
또한, 본 발명은 캐패시터의 높이를 증가시키지 않고도 충분한 셀 캐패시턴스를 확보할 수 있으므로, 상기 캐패시터의 높이 증가에 기인한 스토리지 노드의 기울어짐(Leaning) 현상 및 스토리지 노드간 브리지(Bridge)를 방지할 수 있다.
따라서, 본 발명은 셀 캐패시턴스를 증가시켜 안정된 리플레쉬 특성을 얻고 동력 소비를 줄일 수 있으며, 이를 통해, 반도체 소자의 특성을 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소정의 하부구조물(도시안됨)이 형성된 반도체 기판(100) 상에 상기 하부구조물을 덮도록 절연막(110)을 증착한 후, 상기 절연막(110)를 식각하여 스토리지 노드 콘택 플러그용 홀을 형성한다. 이어서, 상기 홀을 매립하도록 폴리실리콘막을 증착한 후, 상기 폴리실리콘막을 에치-백(Etch-Back)하여 상기 절연막(110) 내에 스토리지 노드 콘택 플러그(120)를 형성한다.
계속해서, 상기 스토리지 노드 콘택 플러그(120)를 포함한 절연막(110) 상에 식각정지막(122)을 형성하고, 그리고 나서, 상기 식각정지막(122) 상에 실린더형의 스토리지 노드를 위한 형성틀로서 작용할 몰드절연막(124)을 형성한다. 상기 몰드절연막(124)은 PSG(Phosphours Silicate Glass)/PE-TEOS(Tetra Ethyl Ortho Silicate)막을 CVD(Chemical Vapor Deposition) 방식을 통해 1000∼2000Å 정도의 두께, 바람직하게는, 1400Å 정도의 두께로 형성한다.
다음으로, 상기 몰드절연막(124) 상에 폴리실리콘막으로 300∼500Å 정도의 두께, 바람직하게는, 400Å 정도의 두께로 하드마스크막(126)을 형성한다.
도 1b를 참조하면, 상기 하드마스크막(126) 상에 제1마스크패턴(도시안됨)을 형성한 후, 상기 제1마스크패턴을 스토리지 노드 형성 영역들을 가리도록 패터닝한다. 상기 제1마스크패턴은 질화막으로 형성하며, 브리지가 일어나지 않는 범위 내에서 셀 캐패시턴스에 많은 영향을 미치는 스토리지 노드간 공간의 크기가 종래 보다 25nm 정도 작게 형성되도록 패터닝한다.
그 다음, 상기 제1마스크패턴에 의해 노출된 스토리지 노드 형성 영역들 사이의 하드마스크막(126)과 몰드절연막(124) 부분을 식각하고, 그리고 나서, 제1마스크패턴을 제거한다.
계속해서, 상기 하드마스크막(126)과 몰드절연막(124)이 식각된 기판(100) 결과물을 세정한다. 상기 세정은 황산 및 과수소를 이용하여 수행하는 1차 세정과, BOE(Buffer Oxide Etchant) 용액을 이용하여 수행하는 2차 세정 및 암모니아를 이용하여 수행하는 3차 세정을 차례로 수행함이 바람직하다.
도 1c를 참조하면, 상기 하드마스크막(126)과 몰드절연막(124)이 식각된 부분이 매립되도록 기판(100) 결과물 상에 질화막(130)을 증착한다. 이때, 상기 질화막(130)은 하드마스크막(126)을 충분히 덮도록 증착한다.
도 1d를 참조하면, 상기 질화막(130)을 하드마스크막(126)이 노출될 때까지 CMP(Chemical Mechanical Polishing)한다.
도 1e를 참조하면, 상기 질화막(130)을 포함한 기판(100) 결과물 상에 스토리지 노드 형성 영역을 노출시키는 제2마스크패턴(도시안됨)을 형성한다. 그 다음, 상기 제2마스크패턴에 의해 노출된 하드마스크막과 몰드절연막을 완전히 제거하여 질화막(130)에 의해 한정되는 스토리지 노드용 홀(H)을 형성한 후, 제2마스크패턴을 제거한다. 이때, 상기 스토리지 노드용 홀(H)간 공간은 종래보다 25nm 정도 감소하였다.
도 1f를 참조하면, 상기 홀(H)이 형성된 기판(100) 전면 상에 스토리지 노드용 도전막을 증착한 다음, 상기 도전막을 에치백, 또는, CMP 하여 홀(H) 표면 상에 스토리지 노드(140)를 형성한다.
이후, 도시하지는 않았으나 상기 스토리지 노드 상에 유전체막과 플레이트 노드를 형성한 다음, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 스토리지 노드 형성 영역들 사이의 몰드절연막을 식각한 후, 상기 식각된 부분을 질화막으로 매립한 다음, 몰드절연막을 제거하고 나서 스토리지 노드를 형성함으로써, 스토리지 노드간 공간을 종래보다 감소시킬 수 있다.
도 2는 스토리지 노드간 공간에 따른 캐패시턴스를 도시한 그래프이다. 도시된 바와 같이, 스토리지 노드간 공간이 감소함에 따라 셀 캐패시턴스가 증가함을 알 수 있다.
따라서, 본 발명은 상기 스토리지 노드간 공간을 감소시킴으로써 셀 캐패시턴스를 증가시킬 수 있으며, 이를 통해, 안정된 리플레쉬 특성을 얻고 동력 소비를 줄일 수 있으며, 또한, 반도체 소자의 특성을 향상시킬 수 있다.
게다가, 본 발명은 상기 셀 캐패시턴스를 증가시키기 위해 스토리지 노드의 높이를 증가시킬 필요가 없으므로 식각 마진을 확보할 수 있으며, 딥-아웃 공정시 유발되는 스토리지 노드의 기울어짐(Leaning) 현상 및 스토리지 노드간 브리지(Bridge)를 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 스토리지 노드간 공간을 종래보다 감소시킴으로써, 셀 캐패시턴스를 증가시킬 수 있으며, 이를 통해, 반도체 소자의 특성을 향상시킬 수 있다.
또한, 본 발명은 상기 셀 캐패시턴스를 증가시키기 위해 스토리지 노드의 높이를 증가시킬 필요가 없으므로, 식각 마진을 확보할 수 있으며 스토리지 노드의 기울어짐(Leaning) 현상 및 스토리지 노드간 브리지(Bridge)를 방지할 수 있다.
Claims (6)
- 삭제
- 스토리지 노드 형성 영역들을 갖는 반도체 기판 상에 PSG/PE-TEOS막으로 1000∼2000Å의 두께를 갖는 몰드절연막을 형성하는 단계;상기 몰드 절연막 상에 하드마스크막을 형성하는 단계;상기 반도체 기판의 스토리지 노드 형성 영역들 사이의 하드마스크막과 몰드절연막 부분을 식각하는 단계;상기 하드마스크막과 몰드절연막이 식각된 기판 결과물 상에 상기 식각된 부분이 매립되도록 질화막을 형성하는 단계;상기 질화막을 하드마스크막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;상기 하드마스크막과 몰드절연막을 제거하여 질화막에 의해 한정되는 스토리지 노드용 홀을 형성하는 단계; 및상기 홀 표면 상에 스토리지 노드를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 스토리지 노드 형성 영역들을 갖는 반도체 기판 상에 몰드절연막을 형성하는 단계;상기 몰드절연막 상에 300∼500Å의 두께를 갖는 하드마스크막을 형성하는 단계;상기 반도체 기판의 스토리지 노드 형성 영역들 사이의 하드마스크막과 몰드절연막 부분을 식각하는 단계;상기 하드마스크막과 몰드절연막이 식각된 기판 결과물 상에 상기 식각된 부분이 매립되도록 질화막을 형성하는 단계;상기 질화막을 하드마스크막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;상기 하드마스크막과 몰드절연막을 제거하여 질화막에 의해 한정되는 스토리지 노드용 홀을 형성하는 단계; 및상기 홀 표면 상에 스토리지 노드를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 삭제
- 스토리지 노드 형성 영역들을 갖는 반도체 기판 상에 몰드절연막과 하드마스크막을 차례로 형성하는 단계;상기 반도체 기판의 스토리지 노드 형성 영역들 사이의 하드마스크막과 몰드절연막 부분을 식각하는 단계;상기 식각된 하드마스크막과 몰드절연막을 포함한 기판 결과물을 세정하는 단계;상기 세정된 기판 결과물 상에 상기 식각된 하드마스크막과 몰드 절연막 부분이 매립되도록 질화막을 형성하는 단계;상기 질화막을 하드마스크막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;상기 하드마스크막과 몰드절연막을 제거하여 질화막에 의해 한정되는 스토리지 노드용 홀을 형성하는 단계; 및상기 홀 표면 상에 스토리지 노드를 형성하는 단계;를 포함하며,상기 세정하는 단계는, 황산 및 과수소를 이용하는 1차 세정, BOE(Buffer Oxide Etchant) 용액을 이용하는 2차 세정 및 암모니아를 이용하는 3차 세정을 순차적으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 스토리지 노드 형성 영역들을 갖는 반도체 기판 상에 몰드절연막과 하드마스크막을 차례로 형성하는 단계;상기 반도체 기판의 스토리지 노드 형성 영역들 사이의 하드마스크막과 몰드절연막 부분을 식각하는 단계;상기 하드마스크막과 몰드절연막이 식각된 기판 결과물 상에 상기 식각된 부분이 매립되도록 질화막을 형성하는 단계;상기 질화막을 하드마스크막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;상기 하드마스크막과 몰드절연막을 제거하여 질화막에 의해 한정되는 스토리지 노드용 홀을 형성하는 단계;상기 홀 표면 상에 스토리지 노드를 형성하는 단계; 및상기 스토리지 노드 상에 유전체막과 플레이트 노드를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180116672A (ko) * | 2017-04-17 | 2018-10-25 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980035163A (ko) * | 1996-11-12 | 1998-08-05 | 문정환 | 반도체 메모리 소자의 제조방법 |
| KR20040017881A (ko) * | 2002-08-22 | 2004-03-02 | 삼성전자주식회사 | 반도체소자의 캐패시터 형성방법 |
-
2006
- 2006-12-22 KR KR1020060133038A patent/KR100842911B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980035163A (ko) * | 1996-11-12 | 1998-08-05 | 문정환 | 반도체 메모리 소자의 제조방법 |
| KR20040017881A (ko) * | 2002-08-22 | 2004-03-02 | 삼성전자주식회사 | 반도체소자의 캐패시터 형성방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180116672A (ko) * | 2017-04-17 | 2018-10-25 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| US11217592B2 (en) | 2017-04-17 | 2022-01-04 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
| US11322501B2 (en) | 2017-04-17 | 2022-05-03 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
| KR102397893B1 (ko) * | 2017-04-17 | 2022-05-16 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
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