KR102397893B1 - 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 우수한 신뢰성의 캐패시터를 구비한 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 기판 상부에 복수의 오프닝을 포함하고, 몰드층과 서포터층이 적층된 몰드스택패턴을 형성하는 단계; 상기 오프닝 내부를 채우고 상기 서포터층을 커버링하는 하부전극층을 형성하는 단계; 상기 하부전극층을 선택적으로 식각하여 상기 오프닝 내부에 위치하는 필러부, 상기 필러부로부터 상향 연장된 배리어부 및 상기 서포터층의 표면을 노출시키는 전극커팅부를 형성하는 단계; 상기 배리어부를 식각배리어로 하여, 상기 전극커팅부에 의해 노출된 서포터층을 식각하여 서포터를 형성하는 단계; 상기 오프닝 내에 위치하는 하이브리드 필라형 하부전극을 형성하기 위해 상기 배리어부를 선택적으로 제거하는 단계; 및 상기 몰드층을 제거하는 단계를 포함할 수 있다.
Description
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로, 상세하게는 캐패시터를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
DRAM 등의 메모리장치는 캐패시터를 포함할 수 있다. 캐패시터는 하부전극, 유전층 및 상부전극을 포함할 수 있다. 캐패시터의 캐패시턴스를 증가시키기 위해 하부전극은 고종횡비를 가질 수 있다.
그러나, 고종횡비의 하부전극은 후속 공정들에 의해 쓰러지거나 손실될 수 있다.
본 발명의 실시예들은 우수한 신뢰성의 캐패시터를 구비한 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상부에 복수의 오프닝을 포함하고, 몰드층과 서포터층이 적층된 몰드스택패턴을 형성하는 단계; 상기 오프닝 내부를 채우고 상기 서포터층을 커버링하는 하부전극층을 형성하는 단계; 상기 하부전극층을 선택적으로 식각하여 상기 오프닝 내부에 위치하는 필러부, 상기 필러부로부터 상향 연장된 배리어부 및 상기 서포터층의 표면을 노출시키는 전극커팅부를 형성하는 단계; 상기 배리어부를 식각배리어로 하여, 상기 전극커팅부에 의해 노출된 서포터층을 식각하여 서포터를 형성하는 단계; 상기 오프닝 내에 위치하는 하이브리드 필라형 하부전극을 형성하기 위해 상기 배리어부를 선택적으로 제거하는 단계; 및 상기 몰드층을 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상부에 식각정지층, 제1몰드층, 제1서포터층, 제2몰드층 및 제2서포터층을 순차적으로 적층하여 몰드스택층을 형성하는 단계; 상기 몰드스택층을 식각하여 복수의 오프닝을 형성하는 단계; 상기 오프닝 내부를 채우고 상기 제2서포터층을 커버링하는 하부전극층을 형성하는 단계; 상기 하부전극층을 선택적으로 식각하여 상기 오프닝 내부에 위치하는 필러부, 상기 필러부로부터 상향 연장된 배리어부 및 상기 서포터층의 표면을 노출시키는 전극커팅부를 형성하는 단계; 상기 배리어부를 식각배리어로 하여, 상기 전극커팅부에 의해 노출된 제2서포터층을 식각하여 제2서포터 및 제2서포터오프닝을 형성하는 단계; 상기 제2서포터오프닝을 통해 상기 제2몰드층을 제거하는 단계; 상기 배리어부를 식각배리어로 하여, 상기 제2몰드층 제거후 노출된 상기 제1서포터층을 식각하여 제1서포터 및 제1서포터오프닝을 형성하는 단계; 상기 오프닝 내에 위치하는 하이브리드 필라형 하부전극을 형성하기 위해 상기 배리어부를 선택적으로 제거하는 단계; 및 상기 제1몰드층을 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상부에 복수의 오프닝을 포함하고, 몰드층과 서포터층이 적층된 몰드스택패턴을 형성하는 단계; 상기 오프닝 내부를 채우는 하이브리드 필라형 하부전극을 형성하는 단계; 상기 하이브리드 필라형 하부전극 및 몰드스택패턴을 덮는 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 마스크패턴을 형성하는 단계; 상기 하드마스크층을 선택적으로 식각하여 상기 하이브리드 필라형 하부전극에 오버랩되는 하드마스크패턴 및 상기 서포터층의 표면을 노출시키는 커팅부를 형성하는 단계; 상기 하드마스크패턴을 식각배리어로 하여, 상기 커팅부에 의해 노출된 서포터층을 식각하여 서포터를 형성하는 단계; 및 상기 하드마스크패턴 및 몰드층을 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 실린더형 제1하부전극 및 상기 제1하부전극의 실린더 내부에 채워진 필라형 제2하부전극을 포함하는 하이브리드 필라형 하부전극; 상기 하이브리드 필라형 하부전극의 외벽을 지지하는 서포터; 상기 하이브리드 필라형 하부전극 및 서포터 상에 형성된 유전층; 및 상기 유전층 상의 상부전극을 포함하고, 상기 실린더형 제1하부전극은 실린더 바디; 및 상기 실린더 바디 상에 위치하고, 상기 실린더 바디에 비해 폭이 넓은 상부 표면을 갖도록 경사진 측벽을 갖는 실린더 헤드를 포함할 수 있다.
본 기술은, 높은 종횡비의 하부전극을 하이브리드 필라 형상으로 형성하므로써, 후속 공정들에서 하부전극의 쓰러짐을 방지할 수 있다.
본 기술은, 선택성이 높은 물질을 서포터층의 식각배리어로 이용하므로써, 서포터의 손실을 방지할 수 있다.
결국, 본 기술은 고종횡비 하부전극의 구조적 안정성을 강화시켜 반도체장치의 신뢰성 및 수율을 증가시킬 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 제1실시예의 변형예에 따른 반도체장치를 도시한 평면도이다.
도 2a 내지 도 2i는 제1실시예에 따른 반도체장치를 제조하는 방법의 제1예를 도시한 도면이다.
도 2j 및 도 2k는 도 1c에 도시된 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 3a 내지 도 3e는 제1실시예에 따른 반도체장치를 제조하는 방법의 제2예를 도시한 도면이다.
도 4a 내지 도 4d는 제1실시예에 따른 반도체장치를 제조하는 방법의 제3예를 도시한 도면이다.
도 5a는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 5b는 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 6a 내지 도 6j는 제2실시예에 따른 반도체장치를 제조하는 방법의 제1예를 도시한 도면이다.
도 6k 및 도 6l은 도 5b의 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 7a 내지 도 7e는 제2실시예에 따른 반도체장치를 제조하는 방법의 제2예를 도시한 도면이다.
도 8a 내지 도 8d는 제2실시예에 따른 반도체장치를 제조하는 방법의 제3예를 도시한 도면이다.
도 9a 내지 도 9c는 제2실시예에 따른 반도체장치를 제조하는 방법의 제4예를 도시한 도면이다.
도 10a는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 10b는 제3실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 11a는 제4실시예에 따른 반도체장치의 평면도이다.
도 11b는 도 11a의 A-A'선에 따른 단면도이다.
도 11c는 도 11a의 B-B'선에 따른 단면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 제1실시예의 변형예에 따른 반도체장치를 도시한 평면도이다.
도 2a 내지 도 2i는 제1실시예에 따른 반도체장치를 제조하는 방법의 제1예를 도시한 도면이다.
도 2j 및 도 2k는 도 1c에 도시된 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 3a 내지 도 3e는 제1실시예에 따른 반도체장치를 제조하는 방법의 제2예를 도시한 도면이다.
도 4a 내지 도 4d는 제1실시예에 따른 반도체장치를 제조하는 방법의 제3예를 도시한 도면이다.
도 5a는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 5b는 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 6a 내지 도 6j는 제2실시예에 따른 반도체장치를 제조하는 방법의 제1예를 도시한 도면이다.
도 6k 및 도 6l은 도 5b의 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 7a 내지 도 7e는 제2실시예에 따른 반도체장치를 제조하는 방법의 제2예를 도시한 도면이다.
도 8a 내지 도 8d는 제2실시예에 따른 반도체장치를 제조하는 방법의 제3예를 도시한 도면이다.
도 9a 내지 도 9c는 제2실시예에 따른 반도체장치를 제조하는 방법의 제4예를 도시한 도면이다.
도 10a는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 10b는 제3실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 11a는 제4실시예에 따른 반도체장치의 평면도이다.
도 11b는 도 11a의 A-A'선에 따른 단면도이다.
도 11c는 도 11a의 B-B'선에 따른 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 설명의 간소화를 위하여 디램(DRAM)을 기준으로 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 다른 메모리 또는 반도체장치들에 적용될 수 있다.
이하, 실시예들에서, 하이브리드 필라형 하부전극은 외부 실린더(Outer cylinder)와 내부 필라(inner pillar)를 포함하는 구조일 수 있다. 외부 실린더는 그 내부에 갭을 포함할 수 있고, 갭은 상부 갭, 중간 갭 및 하부 갭을 포함할 수 있다. 상부 갭은 갭 헤드라고 지칭될 수 있고, 중간 갭과 하부 갭은 갭 바디라고 지칭될 수 있다. 외부 실린더는 실린더 바디 및 실린더 헤드를 포함할 수 있다. 내부 필라는 필라 바디 및 필라 헤드를 포함할 수 있다. 실린더 헤드 및 필라 헤드는 갭 헤드에 의해 정의될 수 있고, 실린더 바디 및 필라 바디는 갭 바디에 의해 정의될 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체장치(100)는 하부 구조물(110) 및 캐패시터구조물(120)을 포함할 수 있다.
하부구조물(110)은 기판(101), 층간절연층(102) 및 콘택플러그(103)를 포함할 수 있다. 콘택플러그(103)는 층간절연층(102)을 관통하여 기판(101)에 접속될 수 있다.
캐패시터구조물(120)은 식각정지층(104), 하부전극(BE), 서포터(105), 유전층(108) 및 상부전극(109)을 포함할 수 있다.
하부전극(BE)은 콘택플러그(103) 상에 배치될 수 있고, 콘택플러그(103)와 전기적으로 연결될 수 있다. 하부전극(BE)은 고종횡비를 가질 수 있다. 여기서, 고종횡비는 폭 대 높이의 비율을 일컫는다. 하부전극(BE)은 1:1 보다 큰 종횡비를 지칭할 수 있다. 하부전극(BE)은 1:10 이상의 종횡비를 가질 수 있다. 하부전극(BE)의 높이는 5000Å∼15000Å일 수 있다.
하부전극(BE)은 제1하부전극(106)과 제2하부전극(107)을 포함할 수 있다. 제1하부전극(106)은 갭(G)이 정의된 실린더 형상(cylinder-shape)일 수 있다. 제2하부전극(107)은 제1하부전극(106) 내부의 갭(G)을 채울 수 있다. 따라서, 제2하부전극(107)의 저부 및 측벽은 제1하부전극(106)에 의해 에워쌓이는 구조가 될 수 있다. 제2하부전극(107)은 필라 형상일 수 있다. 제1하부전극(106)과 제2하부전극(107)의 결합에 의해 하부전극(BE)은 하이브리드 구조(hybrid structure)가 될 수 있다. 하이브리드 하부전극(BE)은 하이브리드 필라 형상(Hybrid Pillar-shape)이라고 지칭할 있다.
제1하부전극(106)은 바닥부, 측벽부 및 갭(G)을 갖는 실린더 형상일 수 있다. 제1하부전극(106)의 바닥부 및 측벽부는 동일한 두께를 가질 수 있다. 제1하부전극(106)은 금속 물질을 포함할 수 있다. 제1하부전극(106)은 금속층 또는 금속질화물을 포함할 수 있다. 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 금(Pt), 루테늄(Ru) 및 이리듐(Ir)과 같은 금속층, 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨 알루미늄질화물(TaAlN) 및 텅스텐질화물(WN)과 같은 금속질화물을 포함할 수 있다. 본 실시예에서, 제1하부전극(106)은 티타늄질화물로 형성될 수 있다. 제1하부전극(106)은 원자층증착에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다. 제1하부전극(106) 중에서 일부 제1하부전극(106)의 상부 외벽은 경사진 측벽(106S)을 가질 수 있다. 갭(G)은 높이에 따라 상부 갭(GU), 중간 갭(GM) 및 하부 갭(GL)으로 정의될 수 있다. 상부 갭(GU)은 경사진 측벽을 가질 수 있고, 이에 따라 중간 갭(GM) 및 하부 갭(GL)에 비해 폭이 넓어질 수 있다. 중간 갭(GM) 및 하부 갭(GL)은 수직한 측벽을 가질 수 있다. 상부 갭(GU)에 의해 제2하부전극(107)의 갭필이 용이할 수 있다. 상부 갭(GU)은 갭 헤드(Gap head)라고 지칭할 수 있고, 중간 갭(GM) 및 하부 갭(GL)은 갭 바디(Gap body)라고 지칭할 수 있다.
실린더 형상의 제1하부전극(106)은 '실린더 바디(106B)'와 '실린더 헤드(106H)'로 구분될 수 있다. 실린더 헤드(106H)는 실린더 바디(106B)로부터 수직방향 상측으로 연장될 수 있다. 실린더 바디(106B)에 중간 갭(GM) 및 하부 갭(GL)이 정의될 수 있다. 실린더 헤드(106H)에 상부 갭(GU)이 정의될 수 있다. 실린더 헤드(106H)의 내벽은 실린더 바디(106B)로부터 멀어질수록 폭이 증가될 수 있다.
제2하부전극(107)은 제1하부전극(106) 내부의 갭(G)을 채울 수 있다. 제2하부전극(107)의 높이는 제1하부전극(106)의 높이와 동일할 수 있다. 제2하부전극(107)은 도전물질일 수 있다. 제2하부전극(107)과 제1하부전극(106)은 서로 다른 도전 물질일 수 있다. 제2하부전극(107)은 갭필 특성이 우수한 물질일 수 있다. 제2하부전극(107)은 제1하부전극(106)에 대해 식각선택성을 갖는 물질일 수 있다. 제2하부전극(107)은 실리콘함유층일 수 있다. 제2하부전극(107)은 폴리실리콘을 포함할 수 있다. 제2하부전극(107)은 불순물이 도핑된 도프드 폴리실리콘을 포함할 수 있다. 제2하부전극(107)은 높이에 따라 하부 제2하부전극(107L), 중간 제2하부전극(107M) 및 상부 제2하부전극(107U)으로 정의될 수 있다. 상부 제2하부전극(107U)은 중간 제2하부전극(107M) 및 하부 제2하부전극(107L)보다 선폭이 더 클 수 있다. 상부 제2하부전극(107U)은 상부 갭(GU)에 채워질 수 있다. 하부 제2하부전극(107L)은 하부 갭(GL)에 채워질 수 있다. 중간 제2하부전극(107M)은 중간 갭(GM)에 채워질 수 있다. 제2하부전극(107)이 필라 형상이므로, 하부 제2하부전극(107L) 및 중간 제2하부전극(107M)은 필라 바디(pillar body)라고 지칭할 수 있고, 상부 제2하부전극(107U)은 필라 헤드(pillar head)라고 지칭할 수 있다.
하부전극(BE)의 쓰러짐을 방지하기 위해 하부전극(BE)을 수평 방향으로 지지하는 서포터(105)가 형성될 수 있다. 서포터(105)는 하부전극(BE)의 외벽에 연결될 수 있다. 서포터(105)는 실리콘질화물과 같은 절연물질로 형성될 수 있다. 서포터(105)는 하부전극(BE)의 상부를 지지할 수 있다. 서포터(105)는 제1하부전극(106)의 외벽에 접촉될 수 있다. 도 1a에 도시된 것처럼, 서포터(105)는 복수의 서포터오프닝(105S)을 포함할 수 있다. 서포터오프닝(105S)은 하부전극(BE)과 오버랩되지 않을 수 있다. 즉, 이웃하는 하부전극(BE) 사이에 복수의 서포터오프닝(105S)이 위치할 수 있다. 서포터오프닝(105S)의 갯수 및 모양은 다양하게 변형될 수 있다.
하부전극(BE) 상에 유전층(108)이 형성될 수 있다. 유전층(108)은 실리콘산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질(High-k material)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(108)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 본 실시예에서 유전층(108)은 등가산화막두께(EOT)를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 지르코늄산화물-베이스 물질로 형성될 수 있다. 예를 들어, ZAZ(ZrO2/Al2O3/ZrO2)를 포함할 수 있다. 다른 실시예에서, 유전층(108)은 HAH(HfO2/Al2O3/HfO2) 를 포함할 수도 있다. 또다른 실시예에서, 유전층(108)은 TiO2/ZrO2/Al2O3/ZrO2, TiO2/HfO2/Al2O3/HfO2, Ta2O5/ZrO2/Al2O3/ZrO2 또는 Ta2O5/HfO2/Al2O3/HfO2)를 포함할 수 있다.
유전층(108) 상에 상부전극(109)이 형성될 수 있다. 상부전극(109)은 금속-베이스 물질을 포함할 수 있다. 예를 들어, 상부전극(109)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 상부전극(109)은 원자층증착에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
다른 실시예에서, 상부전극(109)은 다층 구조일 수 있다. 상부전극(109)은 제1금속함유층, 실리콘저마늄층 및 제2금속함유층을 차례로 적층하여 형성할 수도 있다. 제1금속함유층과 제2금속함유층은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1금속함유층은, 티타늄질화물일 수 있고, 제2금속함유층은 텅스텐질화물과 텅스텐이 적층된 WN/W일 수 있다. 실리콘저마늄층은 보론이 도핑될 수 있다.
상술한 제1실시예에 따르면, 하부전극(BE)이 하이브리드 필라 형상을 가지므로, 캐패시터의 구조적 안정성을 증가시킬 수 있다.
도 1c는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 도 1c의 반도체장치(100')에서, 하부전극(BE')을 제외한 나머지 구성요소들은 제1실시예의 반도체장치(100)와 동일할 수 있다.
도 1c를 참조하면, 반도체장치(100')는 하부 구조물(110) 및 캐패시터구조물(120)을 포함할 수 있다. 하부구조물(110)은 기판(101), 층간절연층(102), 콘택플러그(103)를 포함할 수 있다. 콘택플러그(103)는 층간절연층(102)을 관통하여 기판(101)에 접속될 수 있다. 캐패시터구조물(120)은 식각정지층(104), 하부전극(BE'), 서포터(105), 유전층(108) 및 상부전극(109)을 포함할 수 있다. 하부전극(BE')의 쓰러짐을 방지하기 위해 하부전극(BE')을 수평 방향으로 지지하는 서포터(105)가 형성될 수 있다. 서포터(105)는 하부전극(BE')의 외벽에 연결될 수 있다. 서포터(105)는 하부전극(BE')의 상부를 지지할 수 있다. 서포터(105)는 제1하부전극(106)의 외벽에 접촉될 수 있다.
하부전극(BE')은 콘택플러그(103) 상에 배치될 수 있고, 콘택플러그(103)와 전기적으로 연결될 수 있다. 하부전극(BE')은 고종횡비를 가질 수 있다. 하부전극(BE')은 1:10 이상의 종횡비를 가질 수 있다. 하부전극(BE')은 제1하부전극(106')과 제2하부전극(107')을 포함할 수 있다. 제1하부전극(106')은 갭(G)이 정의된 실린더 형상일 수 있다. 제2하부전극(107')은 제1하부전극(106') 내부의 갭(G)을 채울 수 있다. 제1하부전극(106')과 제2하부전극(107')의 결합에 의해 하부전극(BE')은 하이브리드 구조가 될 수 있다.
제1하부전극(106')은 바닥부, 측벽부 및 갭(G)을 갖는 실린더 형상일 수 있다. 제1하부전극(106')의 바닥부 및 측벽부는 동일한 두께를 가질 수 있다. 제1하부전극(106')은 금속 물질을 포함할 수 있다. 제1하부전극(106')은 도 1b의 제1하부전극(106')과 동일한 물질로 형성될 수 있다. 제1하부전극(106') 중에서 일부 제1하부전극(106')의 상부 외벽은 경사진 측벽(106S)을 가질 수 있다. 갭(G)은 높이에 따라 하부 갭(GL), 중간 갭(GM) 및 상부 갭(GU)을 포함할 수 있다. 상부 갭(GU)은 경사진 측벽을 가질 수 있고, 이에 따라 중간 갭(GM) 및 하부 갭(GL)에 비해 폭이 넓어질 수 있다. 중간 갭(GM) 및 하부 갭(GL)은 수직한 측벽을 가질 수 있다. 상부 갭(GU)에 의해 제2하부전극(107')의 갭필이 용이할 수 있다. 실린더 형상의 제1하부전극(106')은 '실린더 바디(106B)'와 '실린더 헤드(106H)'로 구분될 수 있다. 실린더 헤드(106H)는 실린더 바디(106B)로부터 수직방향 상측으로 연장될 수 있다. 실린더 바디(106B)에 중간 갭(GM) 및 하부 갭(GL)이 정의될 수 있다. 실린더 헤드(106H)에 상부 갭(GU)이 정의될 수 있다. 실린더 헤드(106H)의 내벽은 실린더 바디(106B)로부터 멀어질수록 폭이 증가될 수 있다.
제2하부전극(107')은 제1하부전극(106') 내부의 갭(G)을 채울 수 있다. 제2하부전극(107')은 도전물질일 수 있다. 제2하부전극(107')과 제1하부전극(106)은 서로 다른 도전 물질일 수 있다. 제2하부전극(107')은 갭필 특성이 우수한 물질일 수 있다. 제2하부전극(107')은 제1하부전극(106)에 대해 식각선택성을 갖는 물질일 수 있다. 제2하부전극(107')은 실리콘함유층일 수 있다. 제2하부전극(107')은 폴리실리콘을 포함할 수 있다. 제2하부전극(107')은 불순물이 도핑된 도프드 폴리실리콘을 포함할 수 있다.
제2하부전극(107')은 하부 제2하부전극(107L') 및 중간 제2하부전극(107M')을 포함할 수 있다. 즉, 도 1b의 제2하부전극(107)과 다르게, 제2하부전극(107')은 중간 제2하부전극(107M) 및 하부 제2하부전극(107L)만을 포함할 수 있다. 따라서, 제2하부전극(107')은 상부 갭(GU)을 채우지 않을 수 있다. 하부 제2하부전극(107L)은 하부 갭(GL)에 채워질 수 있다. 중간 제2하부전극(107M)은 중간 갭(GM)에 채워질 수 있다. 필라 형상의 제2하부전극(107')은 필라 헤드없이 필라 바디로만 이루어지는 구조일 수 있다. 필라 바디는 하부 제2하부전극(107L)과 중간 제2하부전극(107M)으로 이루어질 수 있다.
제2하부전극(107')이 상부 갭(GU)를 채우지 않으므로, 제2하부전극(107')의 높이는 제1하부전극(106')의 높이보다 낮을 수 있다. 제2하부전극(107')은 제1하부전극(106')의 갭(G)을 부분적으로 채울 수 있다. 제2하부전극(107')은 제1하부전극(106')의 상부 표면보다 낮은 리세스된 표면을 가질 수 있다. 제2하부전극(107')의 리세스된 표면에 의해 제1하부전극(106')의 실린더 헤드(106H)는 돌출된 형상을 갖는다. 제1하부전극(106')의 실린더 헤드(106H)는 내측벽이 노출될 수 있다. 즉, 제1하부전극(106')의 실린더 헤드(106H) 내벽은 제2하부전극(107')과 접촉하지 않을 수 있다. 제1하부전극(106')의 실린더 헤드(106H)가 노출되므로, 하부전극(BE')의 표면적이 증가될 수 있다. 제2하부전극(107')은 제1하부전극(106')의 실린더 바디(106B) 내부를 채울 수 있다. 제2하부전극(107')의 리세스된 표면은 서포터(105)의 저면과 동일 레벨일 수 있다. 다른 실시예에서, 제2하부전극(107')의 리세스된 표면은 서포터(105)의 저면보다 더 낮은 레벨이 되도록 확장될 수 있다.
제1하부전극(106')의 실린더 바디(106B) 및 제2하부전극(107')은 "필라형 하부전극(P-BE')"이 될 수 있다. 제1하부전극(106')의 실린더 헤드(106H)는 "실린더형 하부전극(C-BE')"이 될 수 있다. 필라형 하부전극(P-BE') 상에 실린더형 하부전극(C-BE')이 위치할 수 있다.
상술한 바와 같이, 하부전극(BE')은 필라형 하부전극(P-BE')과 실린더형 하부전극(C-BE')이 조합된 하이브리드 필라 구조를 가질 수 있다. 필라형 하부전극(P-BE')은 실린더형 하부전극(C-BE')보다 높이가 높을 수 있고, 이로써, 캐패시터의 구조적 안정성을 확보할 수 있다. 실린더형 하부전극(C-BE')은 서포터(105)에 의해 지지될 수 있다. 필라형 하부전극(P-BE')은 서포터(105)와 접촉하지 않을 수 있다.
상술한 도 1c에 따르면, 하부전극(BE')이 필라형 하부전극(P-BE')을 포함하므로, 캐패시터의 구조적 안정성을 증가시킬 수 있다. 아울러, 하부전극(BE')이 실린더형 하부전극(C-BE')을 포함하므로, 캐패시터의 캐패시턴스를 증가시킬 수 있다.
도 2a 내지 도 2i는 도 1b의 반도체장치(100)를 제조하는 방법의 제1예를 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(11) 상에 층간절연층(12)이 형성될 수 있다. 층간절연층(12)을 관통하는 콘택플러그(13)가 형성될 수 있다. 콘택플러그(13)는 층간절연층(12)을 관통하여 기판(11)과 접속될 수 있다. 도시하지 않았지만, 콘택플러그(13) 형성 전에, 셀트랜지스터, 비트라인콘택플러그, 비트라인을 더 형성할 수 있다. 이들 구성요소들은 도 11a 내지 도 11c를 참조하기로 한다.
기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
층간절연층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 층간절연층(12)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), TEOS(Tetra ethly ortho silicate), USG(Undoped Silicate Glass) 또는 SOG(Spin On Glass)을 포함할 수 있다.
콘택플러그(13)은 층간절연층(12)을 식각하여 콘택홀(도면부호 생략)을 형성한 후, 콘택홀 내에 도전물질을 매립하여 형성할 수 있다. 콘택플러그(13)는 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 콘택플러그(13)는 폴리실리콘, 금속실리사이드 및 금속의 순서로 적층될 수 있다.
콘택플러그(13) 및 층간절연층(12) 상에 식각정지층(14)이 형성될 수 있다. 식각정지층(14) 상에 몰드층(15)이 형성될 수 있다. 몰드층(15)은 절연물질을 포함할 수 있다. 몰드층(15)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass) 또는 TEOS(Tetra ethly ortho silicate)을 포함할 수 있다. 몰드층(15)은 단일층(Single layer)일 수 있다. 다른 실시예에서, 몰드층(15)은 적어도 2층 이상의 다층 구조일 수 있다. 예컨대, BPSG과 TEOS을 적층할 수 있다. 몰드층(15)은 1000∼25000Å의 두께일 수 있다.
식각정지층(14)은 몰드층(15)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 식각정지층(14)은 실리콘 질화물을 포함할 수 있다. 식각정지층(14)은 몰드층(15)을 식각할 때 식각 종료점으로 사용될 수 있다. 식각정지층(14)은 CVD, PVD, ALD 등의 방법에 의해 형성될 수 있다. 식각정지층(14)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 식각정지층(14)은 PECVD, PEALD 등의 방법에 의해 형성될 수 있다.
몰드층(15) 상에 서포터층(16)이 형성될 수 있다. 서포터층(16)은 몰드층(15)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 서포터층(16)은 실리콘 질화물, 실리콘탄소질화물(SiCN) 또는 이들의 조합을 포함할 수 있다.
위와 같이, 식각정지층(14), 몰드층(15) 및 서포터층(16)은 몰드스택층(17A)이라고 지칭할 수 있다. 몰드스택층(17A)의 두께에 따라 하부전극의 높이가 달라질 수 있다. 하부전극의 높이에 따라 캐패시터의 캐패시턴스(capacitance)가 달라질 수 있다. 예컨대, 몰드스택층(17A)의 높이가 증가될수록 캐패시터의 캐패시턴스가 증가될 수 있다.
도 2b에 도시된 바와 같이, 오프닝(18)이 형성될 수 있다. 오프닝(18)은 마스크층(도시 생략)을 이용한 몰드스택층(17A)의 식각에 의해 형성될 수 있다. 오프닝(18)을 형성하기 위해, 마스크층을 식각장벽으로 하여 서포터층(16) 및 몰드층(15)을 순차적으로 식각할 수 있다. 오프닝(18)을 형성하기 위한 식각 공정은 식각정지층(14)에서 정지할 수 있다. 오프닝(18)을 형성하기 위해, 건식식각, 습식식각 또는 이들의 조합을 이용할 수 있다. 오프닝(18)은 하부전극(또는 스토리지노드)이 형성될 홀이라고 지칭될 수 있다. 오프닝(18)은 고종횡비를 가질 수 있다. 오프닝(18)은 적어도 1:1 이상의 종횡비를 가질 수 있다. 예를 들어, 오프닝(18)은 1:10 이상의 고종횡비를 가질 수 있다. 종횡비는 폭(W) 대 높이(H)의 비율을 지칭할 수 있다. 마스크층(17)은 포토레지스트패턴 또는 하드마스크패턴을 포함할 수 있다.
후속하여, 식각정지층(14)을 식각하여 오프닝(18) 아래의 콘택플러그(13)의 상부 표면을 노출시킬 수 있다.
위와 같은 일련의 식각 공정에 의해, 복수의 오프닝(18)을 포함하는 몰드스택패턴(17)이 형성될 수 있다. 몰드스택패턴(17)은 식각정지층(14), 몰드층(15) 및 서포터층(16)의 적층일 수 있다.
도 2c에 도시된 바와 같이, 오프닝(18) 내에 제1하부전극층(19A)이 형성될 수 있다. 제1하부전극층(19A)은 오프닝(18)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 이로써, 제1하부전극층(19A)이 채워지지 않은 부분은 갭(Gap, 20)으로 정의될 수 있다. 갭(20)은 오프닝(18)보다 종횡비가 더 클 수 있다. 갭(20)은 높이에 따라 하부 갭(20L), 중간 갭(20M) 및 상부 갭(20L)으로 정의될 수 있다.
오프닝(18)에 제1하부전극층(19A)을 형성하기 위해서, 단차피복성(step coverage)이 우수한 막-형성 기술을 이용할 수 있다. 예를 들어, CVD 또는 ALD을 이용할 수 있고, 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 제1하부전극층(19A)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 제1하부전극층(19A)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 플래티늄(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제1하부전극층(19A)은 티타늄 질화물(TiN)을 포함할 수 있다. 제1하부전극층(19A)은 원자층증착(ALD)에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
후속하여, 제1하부전극층(19A)에 대한 부분 식각 공정이 수행될 수 있다. 이에 따라, 오프닝(18)의 탑부에 이웃하는 제1하부전극층(19A)의 일부가 부분적으로 식각될 수 있다. 부분 식각 공정에 의해, 상부 갭(20U)은 경사진 측벽을 가질 수 있고, 중간 갭(20M) 및 하부 갭(20L)은 수직한 측벽을 가질 수 있다. 상부 갭(20U)은 중간 갭(20M) 및 하부 갭(20L)의 폭보다 더 클 수 있다(D1>D2=D3). 중간 갭(20M)과 하부 갭(20L)은 폭이 동일할 수 있다(D2=D3). 중간 갭(20U)과 하부 갭(20L)의 폭은 100∼400Å일 수 있다.
위와 같이, 상부 갭(20U)의 폭(D1)을 확장시키므로써, 후속 제2하부전극층(21A)의 갭필이 용이할 수 있다. 다른 실시예에서, 부분 식각 공정은 생략될 수도 있다.
도 2d에 도시된 바와 같이, 제2하부전극층(21A)이 형성될 수 있다. 제2하부전극층(21A)은 제1하부전극층(19A) 상에 형성될 수 있다. 제2하부전극층(21A)은 갭(20)을 채울 수 있다. 제2하부전극층(21A)은 도전물질을 포함할 수 있다. 제2하부전극층(21A)은 서포터층(16)에 대해 식각선택성을 갖는 물질을 포함할 수 있다. 제2하부전극층(21A)과 제1하부전극층(19A)은 서로 다른 물질일 수 있다. 제2하부전극층(21A)은 실리콘함유물질일 수 있다. 제2하부전극층(21A)은 실리콘층을 포함할 수 있다. 실리콘층은 폴리실리콘 또는 비정질실리콘을 포함할 수 있다. 실리콘층은 도전성을 갖기 위해 보론(B), 인(P) 등의 불순물이 도핑될 수 있다. 실리콘층은 단차피복성이 우수한 물질로서, 갭(20) 내부를 보이드없이 채울 수 있다. 특히, 상부 갭(도 2c의 20U)이 큰 폭을 가지므로 제2하부전극층(21A)의 갭필이 더욱 용이할 수 있다.
도 2e에 도시된 바와 같이, 서포터마스크층(22)이 형성될 수 있다. 서포터마스크층(22)은 포토레지스트를 포함할 수 있다. 서포터마스크층(22)은 비정질카본을 포함할 수도 있다.
서포터마스크층(22)을 이용하여 제2하부전극층(21A) 및 제1하부전극층(19A)을 식각할 수 있다. 이에 따라, 서포터층(16)의 일부 표면을 노출시키는 전극커팅부(23)가 형성될 수 있다. 전극커팅부(23)의 측벽은 경사진 프로파일을 가질 수 있다. 제1하부전극층과 제2하부전극층은 각각 도면부호 '19B', '21B'와 같이 잔류할 수 있다. 전극커팅부(23)에 의해 서포터층(16)의 표면 일부가 노출될 수 있다. 전극커팅부(23)는 도 1a의 서포터오프닝(105S)과 동일한 어레이 및 형상을 가질 수 있다.
전극커팅부(23)가 형성된 후의 제1하부전극층(19B) 및 제2하부전극층(21B)은 필러부(23P) 및 배리어부(23T)로 정의될 수 있다. 즉, 오프닝(18) 내부에 필러부(Filler, 23P)가 정의될 수 있고, 필러부(23P)로부터 상향(Upwardly) 연장된 배리어부(23T)가 정의될 수 있다. 필러부(23P)는 후속 공정에 의해 필라형 하부전극이 될 수 있다. 배리어부(23T)는 후속 서포터층(16) 식각시 식각배리어로 사용될 수 있다. 전극커팅부(23)의 저면은 필러부(23P)를 비-오버랩(Non-overlap)되는 깊이를 가질 수 있다. 즉, 전극커팅부(23)에 의해 필러부(23P)가 손상되지 않도록 깊이를 조절할 수 있다.
도 2f에 도시된 바와 같이, 서포터(16S)가 형성될 수 있다. 전극커팅부(23)에 의해 노출된 서포터층(16)을 선택적으로 식각하여 서포터(16S)를 형성할 수 있다. 서포터층(16)의 식각에 의해 서포터오프닝(24) 및 서포터(16S)가 형성될 수 있다. 서포터오프닝(23)은 도 1a의 서포터오프닝(105S)과 동일한 어레이 및 형상을 가질 수 있다.
서포터(16S)는 제1하부전극층(19B)과 접촉할 수 있다. 서포터(16S)에 의해 몰드층(15)의 일부 표면들이 노출될 수 있다. 몰드층(15)의 표면은 과도식각될 수도 있다. 즉, 서포터오프닝(24)의 바닥면은 몰드층(15)의 표면 내부로 확장될 수 있다. 서포터(16S)는 제1하부전극층(19B)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 서포터(16S)는 몰드층(15)을 제거하는 후속 공정에서 종횡비가 큰 하부전극이 쓰러지는 것을 방지할 수 있다.
서포터(16S)를 형성하기 위한 식각 동안에, 서포터마스크층(22)이 소모될 수 있다. 그렇다 할지라도, 배리어부(23T), 즉 제2하부전극층(21B)이 식각배리어 역할을 하므로, 오프닝(18)의 상부에서 서포터(16S)가 손상되는 것을 방지할 수 있다(도면부호 16T 참조). 아울러, 배리어부(23T)에 의해 필러부(23P)가 식각되는 것을 방지할 수 있다. 비교예로서, 배리어부(23T) 없이 서포터층(16)을 식각하는 경우, 오프닝(18)의 상부(16T)에서 서포터(16S)가 잔류하지 않을 수 있고, 아울러, 필러부(23P)가 손실될 수 있다.
도 2g에 도시된 바와 같이, 하부전극(BE)이 형성될 수 있다. 하부전극(BE)은 오프닝(18)의 내부에 위치할 수 있다. 하부전극(BE)은 제1하부전극(19)과 제2하부전극(21)을 포함할 수 있다. 제1하부전극(19)은 제1하부전극층(19B)의 선택적 제거 공정에 의해 형성될 수 있다. 제2하부전극(21)은 제2하부전극층(21B)의 선택적 제거 공정에 의해 형성될 수 있다. 본 실시예에서, 제1하부전극(19)은 티타늄질화물일 수 있고, 제2하부전극(21)은 폴리실리콘일 수 있다. 결국, 하부전극(BE)은 티타늄질화물과 폴리실리콘을 포함하는 필라 형상일 수 있다.
하부전극(BE)을 형성하기 위해, 제1 및 제2하부전극층(19B, 21B)에 대해 선택적 제거 공정을 수행할 수 있다. 제1 및 제2하부전극층(19B, 21B)의 선택적 제거 공정은, 배리어부(23T)를 제거할 수 있고, 필러부(23P)를 잔류시킬 수 있다. 잔류하는 필러부(23P)는 하부전극(BE)이 될 수 있다. 선택적 제거 공정은 화학적 기계 연마(CMP) 공정 또는 에치백(Etch back) 공정일 수 있다. 예를 들어, 서포터(16S)의 표면이 노출될때까지 제1 및 제2하부전극층(19B, 21B)에 대해 화학적기계적연마(CMP) 공정을 진행할 수 있다. 다른 실시예에서, 서포터(16S)의 표면이 노출될때까지 제1 및 제2하부전극층(19B, 21B)에 대해 에치백 공정을 진행할 수 있다. 에치백 공정시에, 제1하부전극층(19B)과 제2하부전극층(21B)의 선택비를 다르게 하여 진행할 수도 있다. 제1하부전극(19)은 갭(20)이 정의된 실린더 형상일 수 있고, 제2하부전극(21)은 필라 형상일 수 있다. 제2하부전극(21)은 갭(20)의 내부를 채울 수 있다. 제1하부전극(19), 제2하부전극(21) 및 서포터(16)의 상부 표면들은 동일 레벨일 수 있다.
하부전극(BE)은 콘택플러그(13)에 전기적으로 연결될 수 있다.
하부전극(BE)은 고종횡비를 가질 수 있다. 하부전극(BE)은 오프닝(18)과 동일한 종횡비를 가질 수 있다. 예를 들어, 하부전극(BE)은 1:10 이상의 고종횡비를 가질 수 있다.
도 2h에 도시된 바와 같이, 몰드층(15)이 제거될 수 있다. 예를 들어, 몰드층(15)은 습식딥아웃 공정에 의해 제거될 수 있다. 몰드층(15)을 제거하기 위한 습식케미컬은 서포터 오프닝(24)을 통해 공급될 수 있다. 습식케미컬은 HF, NH4F/NH4OH, H2O2, HCl, HNO3, H2SO4 등의 케미컬을 하나 또는 그 이상 사용할 수 있다.
예를 들어, 몰드층(15)이 실리콘산화물로 형성된 경우, 몰드층(15)은 불산을 포함하는 케미컬을 이용한 습식 딥아웃 공정에 의해 제거될 수 있다. 몰드층(15)을 제거할 때, 몰드층(15)에 대해 식각 선택성을 갖는 서포터(16S)는 제거되지 않고 잔류할 수 있다. 이에 따라, 인접하는 하부전극(BE)이 서포터(16S)에 의해 지지되므로, 하부전극(BE)의 쓰러짐이 방지될 수 있다. 또한, 제2하부전극(21)에 의해 제1하부전극(19)의 내부가 손상되지 않을 수 있다. 몰드층(15)을 제거할 때, 식각정지층(14)에 의해 층간절연층(12) 및 콘택플러그(13)의 손상이 방지될 수 있다.
몰드층(15)이 제거됨에 따라, 하부전극(BE)의 외벽이 모두 노출될 수 있다. 즉, 제1하부전극(19)의 외벽이 모두 노출될 수 있다. 하부전극(BE)의 상부는 서포터(16S)에 의해 지지될 수 있다. 하부전극(BE)의 바닥 주위는 식각정지층(14)에 의해 지지될 수 있다.
습식딥아웃 공정시의 케미컬에 의해 제1하부전극(19)이 일부 식각되어 이웃하는 하부전극(BE) 간의 거리(19D)를 넓혀 줄 수 있다. 예컨대, 서포터(16S)가 비-접촉된 일부 제1하부전극(19)의 상부가 경사진 측벽(19S)을 가질 수 있다. 경사진 측벽(19S)에 의해 하부전극(BE)간의 거리(19D)가 넓어질 수 있다.
도 2i에 도시된 바와 같이, 유전층(25)이 형성될 수 있다. 유전층(25)은 하부전극(BE) 및 서포터(16S) 상에 형성될 수 있다. 유전층(25)의 일부는 식각정지층(14)을 커버링할 수 있다. 유전층(25)은 실리콘산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질(High-k material)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(25)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
본 실시예에서 유전층(25)은 등가산화막두께(EOT)를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 지르코늄산화물-베이스 물질로 형성될 수 있다. 예를 들어, ZAZ(ZrO2/Al2O3/ZrO2)를 포함할 수 있다. 다른 실시예에서, 유전층(25)은 HAH(HfO2/Al2O3/HfO2) 를 포함할 수 있다.
또 다른 실시예에서, 유전층(25)은 TZAZ(TiO2/ZrO2/Al2O3/ZrO2), TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2), ZAZT(ZrO2/Al2O3/ZrO2/TiO2), TZ(TiO2/ZrO2) 또는 ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2)을 포함할 수 있다. TZAZ, TZAZT, ZAZT, TZ, ZAZAT와 같은 유전층 스택에서, TiO2는 Ta2O5로 대체될 수도 있다.
유전층(25)은 단차피복성이 우수한 화학기상증착(CVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다.
유전층(25)을 형성한 후, 유전층(25) 상에 상부전극(26)을 형성할 수 있다. 상부전극(26)은 이웃하는 하부전극(BE) 사이를 채울 수 있다. 상부전극(26)은 금속-베이스 물질을 포함할 수 있다. 예를 들어, 상부전극(26)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 상부전극(26)은 저압화학기상증착(LPCVD), 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다. 본 실시예에서는 상부전극(26)은 원자층증착에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
다른 실시예에서, 상부전극(26)은 다층 구조일 수 있다. 상부전극(26)은 제1금속함유층, 실리콘저마늄층 및 제2금속함유층을 차례로 적층하여 형성할 수도 있다. 제1금속함유층과 제2금속함유층은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 루테늄산화물(RuO2), 이리듐(Ir), 이리듐산화물(IrO2), 플래티늄(Pt) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1금속함유층은, 티타늄질화물일 수 있고, 제2금속함유층은 텅스텐질화물과 텅스텐이 적층된 WN/W일 수 있다. 실리콘저마늄층은 보론이 도핑될 수 있다.
상부전극(26)을 형성하기 위해, 상부전극층(도시 생략) 증착 및 상부전극 패터닝 공정을 실시할 수 있다.
도 2j 및 도 2k는 도 1c의 반도체장치(100')를 제조하는 방법의 일예를 설명하기 위한 도면이다.
먼저, 도 2a 내지 도 2h에 도시된 방법에 의해, 하부전극(BE) 및 서포터(16S)를 형성한 후, 몰드층(15)을 제거할 수 있다.
다음으로, 도 2j에 도시된 바와 같이, 제2하부전극(21)이 선택적으로 리세스될 수 있다. 제2하부전극(21)의 리세스는 에치백 공정 또는 습식식각에 의해 수행될 수 있다. 제2하부전극(21)의 리세스는 마스크없이 블랭킷식각으로 수행될 수 있다. 제2하부전극(21)의 리세스량은 서포터(16S)의 높이와 동일할 수 있다. 다른 실시예에서, 제2하부전극(21)의 리세스는 서포터(16S)의 저면보다 더 깊게 수행될 수도 있다. 제2하부전극(21)의 리세스는 제1하부전극(19)의 쓰러짐을 방지할 수 있는 깊이로 조절될 수 있다. 제2하부전극(21)의 리세스량은 후속 유전층(25) 및 상부전극(26)의 갭필이 용이하도록 조절될 수 있다.
리세스된 제2하부전극(21R)은 제1하부전극(19)의 상부 표면보다 낮은 표면을 가질 수 있다. 리세스된 제2하부전극(21R)의 상부 표면은 서포터(16S)의 저면과 동일 레벨일 수 있다. 즉, 리세스된 제2하부전극(21R)은 서포터(16S)와 오버랩되지 않을 수 있다. 리세스된 제2하부전극(21R)에 의해 제1하부전극(19)의 상부 내벽(19U)이 노출될 수 있다.
제1하부전극(19)과 리세스된 제2하부전극(21R)은 하이브리드 구조의 하부전극(BE')이 될 수 있다. 제1하부전극(19)의 상부 내벽(19U)이 노출됨에 따라, 하부전극(BE')의 표면적이 증대될 수 있다. 하부전극(BE')의 표면적이 증대되므로, 캐패시턴스를 증가시킬 수 있다.
상술한 바와 같이, 제2하부전극(21R) 및 제1하부전극(19)은 "필라형 하부전극(P-BE')"이 될 수 있다. 제1하부전극(19)의 상부는 "실린더형 하부전극(C-BE')"이 될 수 있다. 필라형 하부전극(P-BE') 상에 실린더형 하부전극(C-BE')이 위치할 수 있다. 제1하부전극(19)의 상부는 도 1c의 실린더 헤드(106H)에 대응될 수 있다.
다음으로, 도 2k에 도시된 바와 같이, 유전층(25) 및 상부전극(26)이 순차적으로 형성될 수 있다. 유전층(25)은 리세스된 제2하부전극(21R), 제1하부전극(19) 및 서포터(16S) 상에 형성될 수 있다. 유전층(25)의 일부는 식각정지층(14)을 커버링할 수 있다. 유전층(25)의 일부는 제1하부전극(19)의 상부를 커버링할 수 있다.
유전층(25)을 형성한 후, 유전층(25) 상에 상부전극(26)을 형성할 수 있다. 상부전극(26)은 이웃하는 하부전극(BE') 사이를 채울 수 있다. 상부전극(26)의 일부는 리세스된 제2하부전극(21R) 상부를 채울 수 있다. 따라서, 상부전극(26)의 일부는 제1하부전극(19)의 상부를 커버링할 수 있다.
도 3a 내지 도 3e는 도 1b의 반도체장치(100)를 제조하는 방법의 제2예를 도시한 도면이다.
먼저, 도 2a 내지 도 2c에 도시된 방법에 의해, 기판(11) 상에 제1하부전극층(19A)까지 형성될 수 있다. 제1하부전극층(19A)은 부분 식각 공정에 노출될 수 있고, 이로써 갭(20)의 상부 폭을 확장시킬 수 있다.
다음으로, 도 3a에 도시된 바와 같이, 제1하부전극(19)이 형성될 수 있다. 제1하부전극(19)은 오프닝(18)의 내부에 위치할 수 있다. 제1하부전극(19)은 제1하부전극층(19A)의 선택적 제거 공정에 의해 형성될 수 있다. 제1하부전극(19)은 실린더 형상일 수 있다. 제1하부전극(19)을 형성하기 위해, 제1하부전극층(19A)에 대해 선택적 제거 공정을 수행할 수 있다. 선택적 제거 공정은 화학적 기계 연마(CMP) 공정 또는 에치백(Etch back) 공정일 수 있다. 예를 들어, 서포터층(16)의 표면이 노출될때까지 제1하부전극층(19A)에 대해 화학적기계적연마(CMP) 공정을 진행할 수 있다.
제1하부전극(19)은 콘택플러그(13)에 전기적으로 연결될 수 있다. 제1하부전극(19) 내부에 갭(20)이 정의되어 있다.
도 3b에 도시된 바와 같이, 제2하부전극층(21A)이 형성될 수 있다. 제2하부전극층(21A)은 제1하부전극(19) 상에 형성될 수 있다. 제2하부전극층(21A)은 갭(20)을 채울 수 있다. 제2하부전극층(21A)은 도전물질을 포함할 수 있다. 제2하부전극층(21A)은 서포터층(16)에 대해 식각선택성을 갖는 물질을 포함할 수 있다. 제2하부전극층(21A)과 제1하부전극(19)은 서로 다른 물질일 수 있다. 제2하부전극층(21A)은 실리콘함유물질일 수 있다. 제2하부전극층(21A)은 폴리실리콘을 포함할 수 있다. 폴리실리콘은 단차피복성이 우수한 물질로서, 갭(20) 내부를 보이드없이 채울 수 있다.
도 3c에 도시된 바와 같이, 서포터마스크층(22)이 형성될 수 있다. 서포터마스크층(22)은 포토레지스트를 포함할 수 있다.
서포터마스크층(22)을 이용하여 제2하부전극층(21A)을 식각할 수 있다. 이에 따라, 서포터층(16)의 일부 표면을 노출시키는 전극커팅부(23)가 형성될 수 있다. 전극커팅부(23)의 측벽은 경사진 프로파일을 가질 수 있다. 제2하부전극층은 도면부호 '21B'와 같이 잔류할 수 있다.
도 3d에 도시된 바와 같이, 서포터(16S)가 형성될 수 있다. 전극커팅부(23)에 의해 노출될 서포터층(16)을 선택적으로 식각하여 서포터(16S)를 형성할 수 있다. 서포터층(16)의 식각에 의해 서포터 오프닝(24) 및 서포터(16S)가 형성될 수 있다.
서포터(16S)는 제1하부전극(19)과 접촉할 수 있다. 서포터(16S)에 의해 몰드층(15)의 일부 표면들이 노출될 수 있다. 몰드층(15)의 표면은 과도식각될 수도 있다. 즉, 서포터오프닝(24)은 몰드층(15)의 표면 내부로 확장될 수 있다. 서포터(16S)는 제1하부전극(19)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 서포터(16S)는 몰드층(15)을 제거하는 후속 공정에서 종횡비가 큰 하부전극이 쓰러지는 것을 방지할 수 있다.
서포터(16S)를 형성하기 위한 식각 동안에, 서포터마스크층(22)이 소모될 수 있다. 그렇다 할지라도, 제2하부전극층(21B)이 식각배리어 역할을 하므로, 오프닝의 상부에서 서포터(16S)의 손상이 방지된다(도면부호 16T 참조).
도 3e에 도시된 바와 같이, 제2하부전극(21)이 형성될 수 있다. 제2하부전극(21)은 오프닝(18)의 내부에 위치할 수 있다. 제2하부전극(21)은 제1하부전극(19) 내부의 갭(20) 내에 위치할 수 있다. 제2하부전극(21)은 필라 형상일 수 있다. 제2하부전극(21)은 제2하부전극층(21B)의 선택적 제거 공정에 의해 형성될 수 있다. 제2하부전극(21)을 형성하기 위해, 제2하부전극층(21B)에 대해 선택적 제거 공정을 수행할 수 있다. 선택적 제거 공정은 화학적 기계 연마(CMP) 공정 또는 에치백(Etch back) 공정일 수 있다. 예를 들어, 서포터(16S)의 표면이 노출될때까지 제2하부전극층(21B)에 대해 화학적기계적연마(CMP) 공정을 진행할 수 있다.
위와 같이, 제2하부전극(21)을 형성하므로써, 제1하부전극(19)과 제2하부전극(21)으로 이루어진 하부전극(BE)이 형성될 수 있다. 하부전극(BE)은 고종횡비를 가질 수 있다. 하부전극(BE)은 오프닝(18)과 동일한 종횡비를 가질 수 있다. 예를 들어, 하부전극(BE)은 1:10 이상의 고종횡비를 가질 수 있다. 제1하부전극(19)은 갭(20)이 정의된 실린더 형상일 수 있고, 제2하부전극(21)은 갭(20)의 내부를 채울 수 있다. 이로써, 하부전극(BE)은 필라 형상을 가질 수 있다.
후속하여, 도 2h 및 도 2i에 도시된 바와 같이, 몰드층(15) 제거 공정이 수행될 수 있다. 다음으로, 유전층(25) 및 상부전극(26)이 형성될 수 있다.
다른 실시예에서, 도 1c의 반도체장치(100')는 도 3a 내지 3e, 도 2j 및 도 2k에 도시된 방법에 의해 형성될 수 있다.
도 4a 내지 도 4d는 도 1b의 반도체장치(100)를 제조하는 방법의 제3예를 도시한 도면이다.
먼저, 도 2a 내지 도 2d에 도시된 방법에 의해, 기판(11) 상에 제1하부전극층(19A)과 제2하부전극층(21A)까지 순차적으로 형성될 수 있다.
다음으로, 도 4a에 도시된 바와 같이, 하부전극(BE)이 형성될 수 있다. 하부전극(BE)은 오프닝(18)의 내부에 위치할 수 있다. 하부전극(BE)은 제1하부전극(19)과 제2하부전극(21)을 포함할 수 있다. 제1하부전극(19)은 제1하부전극층(19A)의 선택적 제거 공정에 의해 형성될 수 있다. 제2하부전극(21)은 제2하부전극층(21A)의 선택적 제거 공정에 의해 형성될 수 있다. 본 실시예에서, 제1하부전극(19)은 티타늄질화물일 수 있고, 제2하부전극(21)은 폴리실리콘일 수 있다. 결국, 하부전극(BE)은 티타늄질화물과 폴리실리콘을 포함하는 필라 형상일 수 있다.
하부전극(BE)을 형성하기 위해, 제1 및 제2하부전극층(19A, 21A)에 대해 선택적 제거 공정을 수행할 수 있다. 선택적 제거 공정은 화학적 기계 연마(CMP) 공정 또는 에치백(Etch back) 공정일 수 있다. 예를 들어, 서포터층(16)의 표면이 노출될때까지 제1 및 제2하부전극층(19A, 21A)에 대해 화학적기계적연마(CMP) 공정을 진행할 수 있다. 다른 실시예에서, 서포터층(16)의 표면이 노출될때까지 제1 및 제2하부전극층(19A, 21A)에 대해 에치백 공정을 진행할 수 있다. 에치백 공정시에, 제1하부전극층(19A)과 제2하부전극층(21A)의 선택비를 다르게 하여 진행할 수도 있다. 제1하부전극(19)은 갭(20)이 정의된 실린더 형상일 수 있고, 제2하부전극(21)은 갭(20)의 내부를 채울 수 있다. 이로써, 하부전극(BE)은 필라 형상일 수 있다. 제1하부전극(19), 제2하부전극(21) 및 서포터층(16)의 상부 표면들은 동일 레벨일 수 있다.
하부전극(BE)은 콘택플러그(13)에 전기적으로 연결될 수 있다.
도 4b에 도시된 바와 같이, 하부전극(BE) 및 서포터층(16) 상에 하드마스크층(22H)이 형성될 수 있다. 하드마스크층(22H)은 비정질카본을 포함할 수 있다.
하드마스크층(22H) 상에 서포터마스크층(22)이 형성될 수 있다. 서포터마스크층(22)은 포토레지스트를 포함할 수 있다.
서포터마스크층(22)을 이용하여 하드마스크층(22H)을 식각할 수 있다. 이에 따라, 서포터층(16)의 일부 표면을 노출시키는 커팅부(23H)가 형성될 수 있다. 커팅부(23H)의 측벽은 경사진 프로파일을 가질 수 있다. 커팅부(23H)가 형성된 이후의 잔류 하드마스크층(22H)은 제2하부전극(21)을 보호할 수 있다.
도 4c에 도시된 바와 같이, 서포터(16S)가 형성될 수 있다. 커팅부(23H)에 의해 노출된 서포터층(16)을 선택적으로 식각하여 서포터(16S)를 형성할 수 있다. 서포터층(16)의 식각에 의해 서포터 오프닝(24) 및 서포터(16S)가 형성될 수 있다.
서포터(16S)는 제1하부전극(19)과 접촉할 수 있다. 서포터(16S)에 의해 몰드층(15)의 일부 표면들이 노출될 수 있다. 몰드층(15)의 표면은 과도식각될 수도 있다. 즉, 서포터오프닝(24)은 몰드층(15)의 표면 내부로 확장될 수 있다. 서포터(16S)는 제1하부전극(19)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 서포터(16S)는 몰드층(15)을 제거하는 후속 공정에서 종횡비가 큰 하부전극이 쓰러지는 것을 방지할 수 있다.
서포터(16S)를 형성하기 위한 식각 동안에, 서포터마스크층(22)이 소모될 수 있다. 그렇다 할지라도, 하드마스크층(22H)이 식각배리어 역할을 하므로, 서포터(16S), 제1하부전극(19) 및 제2하부전극(21)의 손상이 방지된다(도면부호 16T 참조).
도 4d에 도시된 바와 같이, 하드마스크층(22H)이 제거될 수 있다.
후속하여, 도 2h 및 도 2i에 도시된 바와 같이, 몰드층(15) 제거 공정이 수행될 수 있다. 다음으로, 유전층(25) 및 상부전극(26)이 형성될 수 있다.
다른 실시예에서, 도 1c의 반도체장치(100')는 도 4a 내지 4d, 도 2j 및 도 2k에 도시된 방법에 의해 형성될 수 있다.
도 5a는 제2실시예에 따른 반도체장치를 도시한 도면이다. 도 5a의 반도체장치(100M)에서, 다중 레벨 서포터(105S1, 105S2)를 제외한 나머지 구성요소들은 제1실시예의 반도체장치(100)와 동일할 수 있다.
도 5a를 참조하면, 반도체장치(100M)는 하부 구조물(110) 및 캐패시터구조물(120)을 포함할 수 있다. 하부구조물(110)은 기판(101), 층간절연층(102), 콘택플러그(103)를 포함할 수 있다. 콘택플러그(103)는 층간절연층(102)을 관통하여 기판(101)에 접속될 수 있다. 캐패시터구조물(120)은 식각정지층(104), 하부전극(BE), 유전층(108) 및 상부전극(109)을 포함할 수 있다.
캐패시터구조물(120)은 다중 레벨 서포터(105S1, 105S2)를 더 포함할 수 있다. 하부전극(BE)의 쓰러짐을 방지하기 위해 하부전극(BE)들을 수평 방향으로 지지하는 다중 레벨 서포터(105S1, 105S2)가 형성될 수 있다. 다중 레벨 서포터(105S1, 105S2)는 하부전극(BE)의 외벽에 연결될 수 있다. 다중 레벨 서포터(105S1, 105S2)는 실리콘질화물과 같은 절연물질로 형성될 수 있다. 다중 레벨 서포터(105S1, 105S2)는 하부전극(BE)의 중간부를 지지하는 제1서포터(105S1)와 하부전극(BE)의 상부를 지지하는 제2서포터(105S2)를 포함할 수 있다. 제1서포터(105S1) 및 제2서포터(105S2)는 제1하부전극(106)의 외벽에 접촉될 수 있다.
상술한 제2실시예에 따르면, 하부전극(BE)이 필라 형상을 가지므로, 캐패시터의 구조적 안정성을 증가시킬 수 있다. 더욱이, 다중 레벨 서포터(105S1, 105S2)에 의해 하부전극(BE)의 쓰러짐을 더욱 방지할 수 있다.
도 5b는 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 도 5b의 반도체장치(100M')에서, 하부전극(BE')을 제외한 나머지 구성요소들은 도 5a의 반도체장치(100M)와 동일할 수 있다.
도 5b를 참조하면, 반도체장치(100M')는 캐패시터구조물(120)은 식각정지층(104), 하부전극(BE'), 유전층(108) 및 상부전극(109)을 포함할 수 있다. 하부전극(BE')의 쓰러짐을 방지하기 위해 하부전극(BE')을 수평 방향으로 지지하는 다중 레벨 서포터(105S1, 105S2)가 형성될 수 있다.
하부전극(BE')은 제1하부전극(106')과 제2하부전극(107')을 포함할 수 있다. 제1하부전극(106')은 갭(G)이 정의된 실린더 형상일 수 있다. 제2하부전극(107')은 제1하부전극(106') 내부의 갭(G)을 채울 수 있다. 제1하부전극(106')과 제2하부전극(107')의 결합에 의해 하부전극(BE')은 하이브리드 구조가 될 수 있다.
제1하부전극(106')은 바닥부, 측벽부 및 갭(G)을 갖는 실린더 형상일 수 있다. 제1하부전극(106') 중에서 일부 제1하부전극(106')의 상부 외벽은 경사진 측벽(106S)을 가질 수 있다. 상부 갭(GU)은 경사진 측벽을 가질 수 있고, 이에 따라 중간 갭(GM) 및 하부 갭(GL)에 비해 폭이 넓어질 수 있다. 중간 갭(GM) 및 하부 갭(GL)은 수직한 측벽을 가질 수 있다. 상부 갭(GU)에 의해 제2하부전극(107')의 갭필이 용이할 수 있다.
제2하부전극(107')은 제1하부전극(106') 내부의 갭(G)을 채울 수 있다. 제2하부전극(107')은 하부 제2하부전극(107L') 및 중간 제2하부전극(107M')을 포함할 수 있다. 즉, 도 5a의 제2하부전극(107)과 다르게, 제2하부전극(107')은 중간 제2하부전극(107M) 및 하부 제2하부전극(107L)만을 포함할 수 있다. 따라서, 제2하부전극(107')은 상부 갭(G)을 채우지 않을 수 있다. 하부 제2하부전극(107L)은 하부 갭(GL)에 채워질 수 있다. 중간 제2하부전극(107M)은 중간 갭(GM)에 채워질 수 있다.
제2하부전극(107')이 상부 갭(GU)을 채우지 않으므로, 제2하부전극(107')의 높이는 제1하부전극(106')의 높이보다 낮을 수 있다. 제2하부전극(107')은 제1하부전극(106')의 갭(G)을 부분적으로 채울 수 있다. 제2하부전극(107')은 제1하부전극(106')의 상부 표면보다 낮은 리세스된 표면을 가질 수 있다. 제2하부전극(107')의 리세스된 표면에 의해 제1하부전극(106')의 실린더 헤드(106H)는 돌출된 형상을 갖는다. 제1하부전극(106')의 실린더 헤드(106H)는 내측벽이 노출될 수 있다. 즉, 제1하부전극(106')의 실린더 헤드(106H) 내벽은 제2하부전극(107')과 접촉하지 않을 수 있다. 제1하부전극(106')의 실린더 헤드(106H)가 노출되므로, 하부전극(BE')의 표면적이 증가될 수 있다. 제2하부전극(107')은 제1하부전극(106')의 실린더 바디(106B) 내부를 채울 수 있다. 제2하부전극(107')의 리세스된 표면은 제2서포터(105S2)의 저면과 동일 레벨일 수 있다. 다른 실시예에서, 제2하부전극(107')의 리세스된 표면은 제2서포터(105S2)의 저면보다 더 낮은 레벨이 되도록 확장될 수 있다.
제1하부전극(106')의 실린더 바디(106B) 및 제2하부전극(107')은 "필라형 하부전극(P-BE')"이 될 수 있다. 제1하부전극(106')의 실린더 헤드(106H)는 "실린더형 하부전극(C-BE')"이 될 수 있다. 필라형 하부전극(P-BE') 상에 실린더형 하부전극(C-BE')이 위치할 수 있다.
상술한 바와 같이, 하부전극(BE')은 필라형 하부전극(P-BE')과 실린더형 하부전극(C-BE')이 조합된 하이브리드 구조를 가질 수 있다. 필라형 하부전극(P-BE')는 실린더형 하부전극(C-BE')보다 높이가 높을 수 있다. 실린더형 하부전극(C-BE')은 다중 레벨 서포터(105S1, 105S2)에 의해 지지될 수 있다.
도 6a 내지 도 6j는 제2실시예에 따른 반도체장치를 제조하는 방법의 제1예를 도시한 도면이다.
도 6a에 도시된 바와 같이, 기판(11) 상에 층간절연층(12)이 형성될 수 있다. 층간절연층(12)을 관통하는 콘택플러그(13)가 형성될 수 있다. 콘택플러그(13)는 층간절연층(12)을 관통하여 기판(11)과 접속될 수 있다. 도시하지 않았지만, 콘택플러그(13) 형성 전에, 셀트랜지스터, 비트라인콘택플러그, 비트라인을 더 형성할 수 있다. 이들 구성요소들은 도 11a 내지 도 11c를 참조하기로 한다.
콘택플러그(13) 및 층간절연층(12) 상에 몰드스택층(17M)이 형성될 수 있다. 몰드스택층(17M)은 식각정지층(14), 제1몰드층(15A), 제1서포터층(16A), 제2몰드층(15B) 및 제2서포터층(16B)이 차례로 적층될 수 있다. 제1,2몰드층(15A, 15B)은 절연물질을 포함할 수 있다. 제1,2몰드층(15A, 15B)은 실리콘산화물을 포함할 수 있다. 제1몰드층(15A) 및 제2몰드층(15B)은 서로 다른 실리콘산화물로 형성될 수도 있다.
식각정지층(14)은 제1,2몰드층(15A, 15B)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 식각정지층(14)은 실리콘 질화물을 포함할 수 있다. 식각정지층(14)은 제1,2몰드층(15A, 15B)을 식각할 때 식각 종료점으로 사용될 수 있다.
제1,2서포터층(16A, 16B)은 제1,2몰드층(15A, 15B)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 제1,2서포터층(16A, 16B)은 실리콘 질화물, 실리콘탄소질화물(SiCN) 또는 이들의 조합을 포함할 수 있다.
도 6b에 도시된 바와 같이, 오프닝(18)이 형성될 수 있다. 오프닝(18)은 몰드스택층(17A)의 식각에 의해 형성될 수 있다. 오프닝(18)을 형성하기 위해, 제1,2서포터층(16A, 16B) 및 제1,2몰드층(15A, 15B)을 식각할 수 있다. 오프닝(18)을 형성하기 위한 식각 공정은 식각정지층(14)에서 정지할 수 있다. 오프닝(18)은 하부전극(또는 스토리지노드)이 형성될 홀이라고 지칭될 수 있다. 오프닝(18)은 고종횡비를 가질 수 있다. 오프닝(18)은 적어도 1:1 이상의 종횡비를 가질 수 있다. 예를 들어, 오프닝(18)은 1:10 이상의 고종횡비를 가질 수 있다. 종횡비는 폭(W) 대 높이(H)의 비율을 지칭할 수 있다. 도시하지 않았지만, 제1,2서포터층(16A, 16B) 및 제1,2몰드층(15A, 15B)을 식각하기 위해, 포토레지스트패턴 또는 하드마스크패턴이 사용될 수 있다.
후속하여, 식각정지층(14)을 식각하여 오프닝(18) 아래의 콘택플러그(13)의 상부 표면을 노출시킬 수 있다.
위와 같은 일련의 식각 공정에 의해, 오프닝(18)을 갖는 몰드스택패턴(17')이 형성될 수 있다. 몰드스택패턴(17')은 식각정지층(14), 제1몰드층(15A), 제1서포터층(16A), 제2몰드층(15B) 및 제2서포터층(16B)의 적층일 수 있다.
도 6c에 도시된 바와 같이, 오프닝(18) 내에 제1하부전극층(19A)이 형성될 수 있다. 제1하부전극층(19A)은 오프닝(18)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 이로써, 제1하부전극층(19A)이 채워지지 않은 부분은 갭(20)으로 정의될 수 있다. 갭(20)은 오프닝(18)보다 종횡비가 더 클 수 있다.
오프닝(18)에 제1하부전극층(19A)을 형성하기 위해서, 단차피복성이 우수한 막-형성 기술(예를 들어, CVD 또는 ALD)을 이용할 수 있다. 제1하부전극층(19A)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 제1하부전극층(19A)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 플래티늄(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제1하부전극층(19A)은 티타늄 질화물(TiN)을 포함할 수 있다. 제1하부전극층(19A)은 원자층증착(ALD)에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
후속하여, 제1하부전극층(19A)에 대한 부분 식각 공정이 수행될 수 있다. 이에 따라, 오프닝(18)의 탑부에 이웃하는 제1하부전극층(19A)의 일부가 부분적으로 식각될 수 있다. 이에 따라, 상부 갭(20U)은 경사진 측벽을 가질 수 있고, 중간 갭(20M) 및 하부 갭(20L)은 수직한 측벽을 가질 수 있다. 상부 갭(20U)은 중간 갭(20M) 및 하부 갭(20L)의 폭보다 더 클 수 있다(D1>D2=D3). 중간 갭(20M)과 하부 갭(20L)은 폭이 동일할 수 있다(D2=D3).
위와 같이, 상부 갭(20U)의 폭(D1)을 확장시키므로써, 후속 제2하부전극층(21A)의 갭필이 용이할 수 있다.
도 6d에 도시된 바와 같이, 제2하부전극층(21A)이 형성될 수 있다. 제2하부전극층(21A)은 제1하부전극층(19A) 상에 형성될 수 있다. 제2하부전극층(21A)은 갭(20)을 채울 수 있다. 제2하부전극층(21A)은 도전물질을 포함할 수 있다. 제2하부전극층(21A)은 제2서포터층(16B)에 대해 식각선택성을 갖는 물질을 포함할 수 있다. 제2하부전극층(21A)과 제1하부전극층(19A)은 서로 다른 물질일 수 있다. 제2하부전극층(21A)은 실리콘함유물질일 수 있다. 제2하부전극층(21A)은 폴리실리콘을 포함할 수 있다. 폴리실리콘은 단차피복성이 우수한 물질로서, 갭(20) 내부를 보이드없이 채울 수 있다. 특히, 상부 갭(20U)이 큰 폭을 가지므로 제2하부전극층(21A)의 갭필이 더욱 용이할 수 있다.
도 6e에 도시된 바와 같이, 서포터마스크층(22)이 형성될 수 있다. 서포터마스크층(22)은 포토레지스트를 포함할 수 있다.
서포터마스크층(22)을 이용하여 제2하부전극층(21A) 및 제1하부전극층(19A)을 식각할 수 있다. 이에 따라, 제2서포터층(16B)의 일부 표면을 노출시키는 전극커팅부(23)가 형성될 수 있다. 전극커팅부(23)의 측벽은 경사진 프로파일을 가질 수 있다. 제1하부전극층과 제2하부전극층은 각각 도면부호 '19B', '21B'와 같이 잔류할 수 있다. 전극커팅부(23)에 의해 제2서포터층(16B)의 일부가 노출될 수 있다. 전극커팅부(23)는 도 1a의 서포터오프닝(105S)과 동일한 어레이 및 형상을 가질 수 있다.
전극커팅부(23)가 형성된 후의 제1하부전극층(19B) 및 제2하부전극층(21B)은 필러부(23P) 및 배리어부(23T)로 정의될 수 있다. 즉, 오프닝(18) 내부에 필러부(Filler, 23P)가 정의될 수 있고, 필러부(23P)로부터 상향(Upwardly) 연장된 배리어부(23T)가 정의될 수 있다. 필러부(23P)는 후속 공정에 의해 필라형 하부전극이 될 수 있다. 배리어부(23T)는 후속 제2서포터층(16B) 식각시 식각배리어로 사용될 수 있다. 전극커팅부(23)의 저면은 필러부(23P)를 비-오버랩(Non-overlap)되는 깊이를 가질 수 있다. 즉, 전극커팅부(23)에 의해 필러부(23P)가 손상되지 않도록 전극커팅부(23)의 깊이를 조절할 수 있다.
도 6f에 도시된 바와 같이, 제2서포터(16S2)가 형성될 수 있다. 전극커팅부(23)에 의해 노출된 제2서포터층(16B)을 선택적으로 식각하여 제2서포터(16S2)를 형성할 수 있다. 제2서포터층(16B)의 식각에 의해 제2서포터오프닝(24) 및 제2서포터(16S2)가 형성될 수 있다.
제2서포터(16S2)는 제1하부전극층(19B)과 접촉할 수 있다. 제2서포터(16S2)에 의해 제2몰드층(15B)의 일부 표면들이 노출될 수 있다. 제2몰드층(15B)의 표면은 과도식각될 수도 있다. 즉, 제2서포터오프닝(24)은 제2몰드층(15B)의 표면 내부로 확장될 수 있다. 제2서포터(16S2)는 제1하부전극층(19B)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 제2서포터(16S2)는 제2몰드층(15B) 및 제1몰드층(15A)을 제거하는 후속 공정에서 종횡비가 큰 하부전극이 쓰러지는 것을 방지할 수 있다.
제2서포터(16S2)를 형성하기 위한 식각 동안에, 서포터마스크층(22)이 소모될 수 있다. 그렇다 할지라도, 제2하부전극층(21B)이 식각배리어 역할을 하므로, 제2서포터(16S2)의 손상이 방지된다(도면부호 16T 참조).
도 6g에 도시된 바와 같이, 제1서포터(16S1)가 형성될 수 있다. 제2서포터오프닝(24)에 의해 노출된 제1서포터층(16A)을 선택적으로 식각하여 제1서포터(16S1)를 형성할 수 있다. 제1서포터층(16A)의 식각에 의해 제1서포터오프닝(24A) 및 제2서포터(16S2)가 형성될 수 있다. 제1서포터층(16A)을 식각하기 이전에, 제2하부전극층(21B)을 식각배리어로 이용하여 제2몰드층(15B)이 식각될 수 있다.
제1서포터(16S2)는 제1하부전극층(19B)과 접촉할 수 있다. 제1서포터(16S1)에 의해 제1몰드층(15A)의 일부 표면들이 노출될 수 있다. 제1몰드층(15A)의 표면은 과도식각될 수도 있다. 즉, 제1서포터오프닝(24A)은 제1몰드층(15A)의 표면 내부로 확장될 수 있다. 제1서포터(16S1)는 제1하부전극층(19B)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 제1서포터(16S1)는 제2몰드층(15B) 및 제1몰드층(15A)을 제거하는 후속 공정에서 종횡비가 큰 하부전극이 쓰러지는 것을 방지할 수 있다.
제1서포터(16S1)를 형성하기 위한 식각 동안에, 제2하부전극층(21B)이 식각배리어 역할을 하므로, 제2서포터(16S2)의 손상이 방지된다(도면부호 16T 참조).
도 6h에 도시된 바와 같이, 하부전극(BE)이 형성될 수 있다. 하부전극(BE)은 오프닝(18)의 내부에 위치할 수 있다. 하부전극(BE)은 제1하부전극(19)과 제2하부전극(21)을 포함할 수 있다. 제1하부전극(19)은 제1하부전극층(19B)의 선택적 제거 공정에 의해 형성될 수 있다. 제2하부전극(21)은 제2하부전극층(21B)의 선택적 제거 공정에 의해 형성될 수 있다. 본 실시예에서, 제1하부전극(19)은 티타늄질화물일 수 있고, 제2하부전극(21)은 폴리실리콘일 수 있다. 결국, 하부전극(BE)은 티타늄질화물과 폴리실리콘을 포함하는 필라 형상일 수 있다.
하부전극(BE)을 형성하기 위해, 제1 및 제2하부전극층(19B, 21B)에 대해 선택적 제거 공정을 수행할 수 있다. 선택적 제거 공정은 화학적 기계 연마(CMP) 공정 또는 에치백(Etch back) 공정일 수 있다. 예를 들어, 제2서포터(16S2)의 표면이 노출될때까지 제1 및 제2하부전극층(19B, 21B)에 대해 화학적기계적연마(CMP) 공정을 진행할 수 있다. 제1하부전극(19)은 갭(20)이 정의된 실린더 형상일 수 있고, 제2하부전극(21)은 필라 형상일 수 있다. 제2하부전극(21)의 갭(20)의 내부를 채울 수 있다. 제1하부전극(19), 제2하부전극(21) 및 제2서포터(16S2)의 상부 표면들은 동일 레벨일 수 있다.
하부전극(BE)은 콘택플러그(13)에 전기적으로 연결될 수 있다.
하부전극(BE)은 고종횡비를 가질 수 있다. 하부전극(BE)은 오프닝(18)과 동일한 종횡비를 가질 수 있다. 예를 들어, 하부전극(BE)은 1:10 이상의 고종횡비를 가질 수 있다.
도 6i에 도시된 바와 같이, 제1,2몰드층(15A, 15B)이 제거될 수 있다. 예를 들어, 제1,2몰드층(15A, 15B)은 습식딥아웃 공정에 의해 제거될 수 있다.
제1,2몰드층(15A, 15B)이 제거됨에 따라, 하부전극(BE)의 외벽이 모두 노출될 수 있다. 즉, 제1하부전극(19)의 외벽이 모두 노출될 수 있다. 하부전극(BE)의 상부는 제2서포터(16S2)에 의해 지지될 수 있다. 하부전극(BE)의 중간부는 제1서포터(16S1)에 의해 지지될 수 있다. 하부전극(BE)의 바닥 주위는 식각정지층(14)에 의해 지지될 수 있다.
도 6j에 도시된 바와 같이, 유전층(25)이 형성될 수 있다. 유전층(25)은 하부전극(BE), 제1,2서포터(16S1, 16S2) 상에 형성될 수 있다. 유전층(25)의 일부는 식각정지층(14)을 커버링할 수 있다.
유전층(25)을 형성한 후, 유전층(25) 상에 상부전극(26)을 형성할 수 있다.
도 6k 및 도 6l은 도 5b의 반도체장치(100M')를 제조 하는 방법의 일예를 도시한다.
먼저, 도 6a 내지 도 6i에 도시된 방법에 의해, 하부전극(BE), 제1서포터(16S1) 및 제2서포터(16S2)를 형성한 후, 제1,2몰드층(15A, 15B)을 제거할 수 있다.
다음으로, 도 6k에 도시된 바와 같이, 제2하부전극(21)이 선택적으로 리세스될 수 있다. 제2하부전극(21)의 리세스는 에치백 공정 또는 습식식각에 의해 수행될 수 있다. 제2하부전극(21)의 리세스는 마스크없이 블랭킷식각으로 수행될 수 있다. 제2하부전극(21)의 리세스량은 제2서포터(16S2)의 높이와 동일할 수 있다. 다른 실시예에서, 제2하부전극(21)의 리세스는 제2서포터(16S2)의 저면보다 더 깊게 수행될 수도 있다. 제2하부전극(21)의 리세스는 제1하부전극(19)의 쓰러짐을 방지할 수 있는 깊이로 조절될 수 있다. 제2하부전극(21)의 리세스량은 후속 유전층(25) 및 상부전극(26)의 갭필이 용이하도록 조절될 수 있다.
리세스된 제2하부전극(21R)은 제1하부전극(19)의 상부 표면보다 낮은 표면을 가질 수 있다. 리세스된 제2하부전극(21R)의 상부 표면은 제2서포터(16S2)의 저면과 동일 레벨일 수 있다. 즉, 리세스된 제2하부전극(21R)은 제2서포터(16S2)와 오버랩되지 않을 수 있다. 리세스된 제2하부전극(21R)에 의해 제1하부전극(19)의 상부 내벽(19U)이 노출될 수 있다.
제1하부전극(19)과 리세스된 제2하부전극(21R)은 하이브리드 구조의 하부전극(BE')이 될 수 있다. 제1하부전극(19)의 상부 내벽(19U)이 노출됨에 따라, 하부전극(BE')의 표면적이 증대될 수 있다. 하부전극(BE')의 표면적이 증대되므로, 캐패시턴스를 증가시킬 수 있다.
상술한 바와 같이, 제2하부전극(21R) 및 제1하부전극(19)은 "필라형 하부전극(P-BE')"이 될 수 있다. 제1하부전극(19)의 상부는 "실린더형 하부전극(C-BE')"이 될 수 있다. 필라형 하부전극(P-BE') 상에 실린더형 하부전극(C-BE')이 위치할 수 있다. 제1하부전극(19)의 상부는 도 1c의 실린더 헤드(106H)에 대응될 수 있다.
다음으로, 도 6l에 도시된 바와 같이, 유전층(25) 및 상부전극(26)이 순차적으로 형성될 수 있다. 유전층(25)은 리세스된 제2하부전극(21R), 제1하부전극(19) 및 제1,2서포터(16S1, 16S2) 상에 형성될 수 있다. 유전층(25)의 일부는 식각정지층(14)을 커버링할 수 있다. 유전층(25)의 일부는 제1하부전극(19)의 상부를 커버링할 수 있다.
유전층(25)을 형성한 후, 유전층(25) 상에 상부전극(26)을 형성할 수 있다. 상부전극(26)은 이웃하는 하부전극(BE') 사이를 채울 수 있다. 상부전극(26)의 일부는 리세스된 제2하부전극(21R) 상부를 채울 수 있다. 따라서, 상부전극(26)의 일부는 제1하부전극(19)의 상부를 커버링할 수 있다.
도 7a 내지 도 7e는 제2실시예에 따른 반도체장치를 제조하는 방법의 제2예를 도시한 도면이다.
먼저, 도 6a 내지 도 6c에 도시된 방법에 의해, 오프닝(18)을 따라 제2서포터층(16B) 상에 제1하부전극층(19A)이 형성될 수 있다. 제1하부전극층(19A)은 부분 식각 공정에 노출될 수 있고, 이로써 갭(20)의 상부 폭을 확장시킬 수 있다.
다음으로, 도 7a에 도시된 바와 같이, 제1하부전극(19)이 형성될 수 있다. 제1하부전극(19)은 오프닝(18)의 내부에 위치할 수 있다. 제1하부전극(19)은 제1하부전극층(19A)의 선택적 제거 공정에 의해 형성될 수 있다. 제1하부전극(19)은 실린더 형상일 수 있다. 제1하부전극(19)을 형성하기 위해, 제1하부전극층(19A)에 대해 선택적 제거 공정을 수행할 수 있다. 선택적 제거 공정은 화학적 기계 연마(CMP) 공정 또는 에치백(Etch back) 공정일 수 있다. 예를 들어, 제2서포터층(16B)의 표면이 노출될때까지 제1하부전극층(19A)에 대해 화학적기계적연마(CMP) 공정을 진행할 수 있다.
제1하부전극(19)은 콘택플러그(13)에 전기적으로 연결될 수 있다. 제1하부전극(19)의 내부에 갭(20)이 잔류할 수 있다.
도 7b에 도시된 바와 같이, 제2하부전극층(21A)이 형성될 수 있다. 제2하부전극층(21A)은 제1하부전극(19) 상에 형성될 수 있다. 제2하부전극층(21A)은 갭(20)을 채울 수 있다. 제2하부전극층(21A)은 도전물질을 포함할 수 있다. 제2하부전극층(21A)은 제2서포터층(16B)에 대해 식각선택성을 갖는 물질을 포함할 수 있다. 제2하부전극층(21A)과 제1하부전극(19)은 서로 다른 물질일 수 있다. 제2하부전극층(21A)은 실리콘함유물질일 수 있다. 제2하부전극층(21A)은 폴리실리콘을 포함할 수 있다. 폴리실리콘은 단차피복성이 우수한 물질로서, 갭(20) 내부를 보이드없이 채울 수 있다.
도 7c에 도시된 바와 같이, 서포터마스크층(22)이 형성될 수 있다. 서포터마스크층(22)은 포토레지스트를 포함할 수 있다.
서포터마스크층(22)을 이용하여 제2하부전극층(21A)을 식각할 수 있다. 이에 따라, 제2서포터층(16B)의 일부 표면을 노출시키는 전극커팅부(23)가 형성될 수 있다. 전극커팅부(23)의 측벽은 경사진 프로파일을 가질 수 있다. 제2하부전극층은 도면부호 '21B'와 같이 잔류할 수 있다.
도 7d에 도시된 바와 같이, 제2서포터(16S2) 및 제1서포터(16S1)가 형성될 수 있다. 전극커팅부(23)에 의해 노출된 제2서포터층(16B)을 선택적으로 식각하여 제2서포터(16S2)를 형성할 수 있다. 제2서포터층(16B)의 식각에 의해 제2서포터오프닝(24) 및 제2서포터(16S2)가 형성될 수 있다.
제2서포터(16S2)는 제1하부전극(19)과 접촉할 수 있다. 제2서포터(16S2)에 의해 제2몰드층(15B)의 일부 표면들이 노출될 수 있다. 제2몰드층(15B)의 표면은 과도식각될 수도 있다. 제2서포터(16S2)는 제1하부전극(19)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 제2서포터(16S2)는 제1,2몰드층(15A, 15B)을 제거하는 후속 공정에서 종횡비가 큰 하부전극이 쓰러지는 것을 방지할 수 있다.
제2서포터(16S2)를 형성하기 위한 식각 동안에, 서포터마스크층(22)이 소모될 수 있다. 그렇다 할지라도, 제2하부전극층(21B)이 식각배리어 역할을 하므로, 제2서포터(16S2)의 손상이 방지된다(도면부호 16T 참조).
다음으로, 제2서포터오프닝(24)에 의해 노출된 제2몰드층(15B) 및 제1서포터층(16A)을 순차적으로 식각하여 제1서포터(16S1)를 형성할 수 있다. 제1서포터층(16A)의 식각에 의해 제1서포터오프닝(24A) 및 제1서포터(16S1)가 형성될 수 있다.
제1서포터(16S1)는 제1하부전극(19)과 접촉할 수 있다. 제1서포터(16S1)에 의해 제1몰드층(15A)의 일부 표면들이 노출될 수 있다. 제1몰드층(15A)의 표면은 과도식각될 수도 있다. 제1서포터(16S1)는 제1하부전극(19)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 제1서포터(16S1)는 제2몰드층(15B) 및 제1몰드층(15A)을 제거하는 후속 공정에서 종횡비가 큰 하부전극이 쓰러지는 것을 방지할 수 있다.
제1서포터(16S1)를 형성하기 위한 식각 동안에, 제2하부전극층(21B)이 식각배리어 역할을 하므로, 제2서포터(16S2)의 손상이 방지된다(도면부호 16T 참조).
도 7e에 도시된 바와 같이, 제2하부전극(21)이 형성될 수 있다. 제2하부전극(21)은 오프닝(18)의 내부에 위치할 수 있다. 제2하부전극(21)은 제1하부전극(19) 내부의 갭(20) 내에 위치할 수 있다. 제2하부전극(21)은 필라 형상일 수 있다. 제2하부전극(21)은 제2하부전극층(21B)의 선택적 제거 공정에 의해 형성될 수 있다. 제2하부전극(21)을 형성하기 위해, 제2하부전극층(21B)에 대해 선택적 제거 공정을 수행할 수 있다. 선택적 제거 공정은 화학적 기계 연마(CMP) 공정 또는 에치백(Etch back) 공정일 수 있다. 예를 들어, 제2서포터(16S2)의 표면이 노출될때까지 제2하부전극층(21B)에 대해 화학적기계적연마(CMP) 공정을 진행할 수 있다.
위와 같이, 제2하부전극(21)을 형성하므로써, 제1하부전극(19)과 제2하부전극(21)으로 이루어진 하부전극(BE)이 형성될 수 있다. 하부전극(BE)은 고종횡비를 가질 수 있다. 하부전극(BE)은 오프닝(18)과 동일한 종횡비를 가질 수 있다. 예를 들어, 하부전극(BE)은 1:10 이상의 고종횡비를 가질 수 있다.
후속하여, 도 6i 및 도 6j에 도시된 바와 같이, 제1,2몰드층(15A, 15B) 제거 공정이 수행될 수 있다. 다음으로, 유전층(25) 및 상부전극(26)이 형성될 수 있다.
다른 실시예에서, 도 5b의 반도체장치(100M')는 도 7a 내지 7e, 도 6k 및 도 6l에 도시된 방법에 의해 형성될 수 있다.
도 8a 내지 도 8d는 제2실시예에 따른 반도체장치를 제조하는 방법의 제3예를 도시한 도면이다.
먼저, 도 6a 내지 도 6f에 도시된 방법에 의해, 제2서포터(16S2) 및 제2서포터오프닝(24)을 형성할 수 있다.
다음으로, 도 8a에 도시된 바와 같이, 제2몰드층(15B)을 제거할 수 있다. 예를 들어, 제몰드층(15B)은 습식딥아웃 공정에 의해 제거될 수 있다. 제2몰드층(15B)을 제거하기 위한 습식케미컬은 제2서포터오프닝(24)을 통해 공급될 수 있다.
이와 같이, 제2몰드층(15B)을 제거하므로써 후속 제1서포터층(16A)의 식각 부담을 줄일 수 있다.
도 8b에 도시된 바와 같이, 제1서포터(16S1)가 형성될 수 있다. 제2서포터오프닝(24)에 의해 노출된 제1서포터층(16A)을 선택적으로 식각하여 제1서포터(16S1)를 형성할 수 있다. 제1서포터층(16A)의 식각에 의해 제1서포터오프닝(24A) 및 제2서포터(16S2)가 형성될 수 있다.
제1서포터(16S2)는 제1하부전극층(19B)과 접촉할 수 있다. 제1서포터(16S1)에 의해 제1몰드층(15A)의 일부 표면들이 노출될 수 있다. 제1몰드층(15A)의 표면은 과도식각될 수도 있다. 즉, 제1서포터오프닝(24A)은 제1몰드층(15A)의 표면 내부로 확장될 수 있다. 제1서포터(16S1)는 제1하부전극층(19B)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 제1서포터(16S1)는 제1몰드층(15A)을 제거하는 후속 공정에서 종횡비가 큰 하부전극이 쓰러지는 것을 방지할 수 있다.
제1서포터(16S1)를 형성하기 위한 식각 동안에, 제2하부전극층(21B)이 식각배리어 역할을 하므로, 제2서포터(16S2)의 손상이 방지된다(도면부호 16T 참조).
도 8c에 도시된 바와 같이, 하부전극(BE)이 형성될 수 있다. 하부전극(BE)은 오프닝(18)의 내부에 위치할 수 있다. 하부전극(BE)은 제1하부전극(19)과 제2하부전극(21)을 포함할 수 있다. 제1하부전극(19)은 제1하부전극층(19B)의 선택적 제거 공정에 의해 형성될 수 있다. 제2하부전극(21)은 제2하부전극층(21B)의 선택적 제거 공정에 의해 형성될 수 있다. 본 실시예에서, 제1하부전극(19)은 티타늄질화물일 수 있고, 제2하부전극(21)은 폴리실리콘일 수 있다. 결국, 하부전극(BE)은 티타늄질화물과 폴리실리콘을 포함하는 필라 형상일 수 있다.
하부전극(BE)을 형성하기 위해, 제1 및 제2하부전극층(19B, 21B)에 대해 선택적 제거 공정을 수행할 수 있다. 선택적 제거 공정은 화학적 기계 연마(CMP) 공정 또는 에치백(Etch back) 공정일 수 있다. 예를 들어, 제2서포터(16S2)의 표면이 노출될때까지 제1 및 제2하부전극층(19B, 21B)에 대해 화학적기계적연마(CMP) 공정을 진행할 수 있다. 제1하부전극(19)은 실린더 형상일 수 있고, 제2하부전극(21)은 필라 형상일 수 있다. 제2하부전극(21)의 갭(20)의 내부를 채울 수 있다. 제1하부전극(19), 제2하부전극(21) 및 제2서포터(16S2)의 상부 표면들은 동일 레벨일 수 있다.
도 8d에 도시된 바와 같이, 제1몰드층(15A)이 제거될 수 있다. 예를 들어, 제1몰드층(15A)은 습식딥아웃 공정에 의해 제거될 수 있다.
제1몰드층(15A)이 제거됨에 따라, 하부전극(BE)의 외벽이 모두 노출될 수 있다. 즉, 제1하부전극(19)의 외벽이 모두 노출될 수 있다. 하부전극(BE)의 상부는 제2서포터(16S2)에 의해 지지될 수 있다. 하부전극(BE)의 중간부는 제1서포터(16S1)에 의해 지지될 수 있다. 하부전극(BE)의 바닥 주위는 식각정지층(14)에 의해 지지될 수 있다.
후속하여, 도 6j에 도시된 바와 같이, 유전층(25) 및 상부전극(26)이 형성될 수 있다.
다른 실시예에서, 도 5b의 반도체장치(100M')는 도 8a 내지 8d, 도 6k 및 도 6l에 도시된 방법에 의해 형성될 수 있다.
도 9a 내지 도 9c는 제2실시예에 따른 반도체장치를 제조하는 방법의 제4예를 도시한 도면이다.
먼저, 도 6a 내지 도 6d에 도시된 방법에 의해, 제1하부전극층(19A)과 제2하부전극층(21A)이 순차적으로 형성될 수 있다.
다음으로, 도 9a에 도시된 바와 같이, 하부전극(BE)이 형성될 수 있다. 하부전극(BE)은 오프닝(18)의 내부에 위치할 수 있다. 하부전극(BE)은 제1하부전극(19)과 제2하부전극(21)을 포함할 수 있다. 제1하부전극(19)은 제1하부전극층(19A)의 선택적 제거 공정에 의해 형성될 수 있다. 제2하부전극(21)은 제2하부전극층(21A)의 선택적 제거 공정에 의해 형성될 수 있다. 본 실시예에서, 제1하부전극(19)은 티타늄질화물일 수 있고, 제2하부전극(21)은 폴리실리콘일 수 있다. 결국, 하부전극(BE)은 티타늄질화물과 폴리실리콘을 포함하는 필라 형상일 수 있다.
하부전극(BE)을 형성하기 위해, 제1 및 제2하부전극층(19A, 21A)에 대해 선택적 제거 공정을 수행할 수 있다. 선택적 제거 공정은 화학적 기계 연마(CMP) 공정 또는 에치백(Etch back) 공정일 수 있다. 예를 들어, 제2서포터층(16B)의 표면이 노출될때까지 제1 및 제2하부전극층(19A, 21A)에 대해 화학적기계적연마(CMP) 공정을 진행할 수 있다. 다른 실시예에서, 제2서포터층(16B)의 표면이 노출될때까지 제1 및 제2하부전극층(19A, 21A)에 대해 에치백 공정을 진행할 수 있다. 에치백 공정시에, 제1하부전극층(19A)과 제2하부전극층(21A)의 선택비를 다르게 하여 진행할 수도 있다. 제1하부전극(19)은 갭(20)이 정의된 실린더 형상일 수 있고, 제2하부전극(21)은 갭(20)의 내부를 채울 수 있다. 이로써, 하부전극(BE)은 필라 형상일 수 있다. 제1하부전극(19), 제2하부전극(21) 및 제2서포터층(16B)의 상부 표면들은 동일 레벨일 수 있다.
하부전극(BE)은 콘택플러그(13)에 전기적으로 연결될 수 있다.
다음으로, 하부전극(BE) 및 제2서포터층(16B) 상에 하드마스크층(22H)이 형성될 수 있다. 하드마스크층(22H)은 비정질카본을 포함할 수 있다.
하드마스크층(22H) 상에 서포터마스크층(22)이 형성될 수 있다. 서포터마스크층(22)은 포토레지스트를 포함할 수 있다.
서포터마스크층(22)을 이용하여 하드마스크층(22H)을 식각할 수 있다. 이에 따라, 서포터층(16)의 일부 표면을 노출시키는 커팅부(23H)가 형성될 수 있다. 커팅부(23H)의 측벽은 경사진 프로파일을 가질 수 있다. 커팅부(23H)가 형성된 이후의 잔류 하드마스크층(22H)은 하부전극(BE)의 제1하부전극(21)을 보호할 수 있다.
도 9b에 도시된 바와 같이, 제2서포터(16S2)가 형성될 수 있다. 커팅부(23H)에 의해 노출된 제2서포터층(16B)을 선택적으로 식각하여 제2서포터(16S2)를 형성할 수 있다. 제2서포터층(16B)의 식각에 의해 제2서포터오프닝(24) 및 제2서포터(16S2)가 형성될 수 있다.
제2서포터(16S2)는 제1하부전극(19)과 접촉할 수 있다. 제2서포터(16S2)에 의해 제2몰드층(15B)의 일부 표면들이 노출될 수 있다. 제2몰드층(15B)의 표면은 과도식각될 수도 있다. 즉, 제2서포터오프닝(24)은 제2몰드층(15B)의 표면 내부로 확장될 수 있다. 제2서포터(16S2)는 제1하부전극(19)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 제2서포터(16S2)는 제2몰드층(15B) 및 제1몰드층(15A)을 제거하는 후속 공정에서 종횡비가 큰 하부전극(BE)이 쓰러지는 것을 방지할 수 있다.
제2서포터(16S2)를 형성하기 위한 식각 동안에, 서포터마스크층(22)이 소모될 수 있다. 그렇다 할지라도, 하드마스크층(22H)이 식각배리어 역할을 하므로, 제2서포터(16S2), 제1하부전극(19) 및 제2하부전극(21)의 손상이 방지된다.
다음으로, 제1서포터(16S1)가 형성될 수 있다. 제2서포터오프닝(24)에 의해 노출된 제1서포터층(16A)을 선택적으로 식각하여 제1서포터(16S1)를 형성할 수 있다. 제1서포터층(16A)의 식각에 의해 제1서포터오프닝(24A) 및 제2서포터(16S2)가 형성될 수 있다. 제1서포터층(16A)을 식각하기 이전에, 하드마스크층(22H)을 식각배리어로 이용하여 제2몰드층(15B)이 식각될 수 있다.
제1서포터(16S2)는 제1하부전극(19)과 접촉할 수 있다. 제1서포터(16S1)에 의해 제1몰드층(15A)의 일부 표면들이 노출될 수 있다. 제1몰드층(15A)의 표면은 과도식각될 수도 있다. 즉, 제1서포터오프닝(24A)은 제1몰드층(15A)의 표면 내부로 확장될 수 있다. 제1서포터(16S1)는 제1하부전극(19)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 제1서포터(16S1)는 제2몰드층(15B) 및 제1몰드층(15A)을 제거하는 후속 공정에서 종횡비가 큰 하부전극(BE)이 쓰러지는 것을 방지할 수 있다.
제1서포터(16S1)를 형성하기 위한 식각 동안에, 하드마스크층(22H)이 식각배리어 역할을 하므로, 제2서포터(16S2)의 손상이 방지된다(도면부호 16T 참조).
도 9c에 도시된 바와 같이, 하드마스크층(22H)이 제거될 수 있다.
후속하여, 도 6i 및 도 6j에 도시된 바와 같이, 제1,2몰드층(15A, 15B)이 제거될 수 있다. 제1,2몰드층(15A, 15B)을 제거하기 전에 하드마스크층(22H)이 제거될 수 있다. 다음으로, 유전층(25) 및 상부전극(26)이 형성될 수 있다.
다른 실시예에서, 도 5b의 반도체장치(100M')는 도 9a 내지 9c, 도 6k 및 도 6l에 도시된 방법에 의해 형성될 수 있다.
도 10a는 제3실시예에 따른 반도체장치를 도시한 도면이다. 도 10a의 반도체장치(100M1)에서, 다중 레벨 서포터(105S1, 105S2, 105S3)를 제외한 나머지 구성요소들은 도 5a의 반도체장치(100M)와 동일할 수 있다.
다른 실시예에서, 다중 레벨 서포터는 3중 이상의 구조를 가질 수도 있다.
도 10b는 제3실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 도 10b의 반도체장치(100M2)에서, 제2하부전극(107')을 제외한 나머지 구성요소들은 도 10a의 반도체장치(100M)와 동일할 수 있다. 도 10b의 반도체장치(100M2)에서, 다중레벨 서포터(105S1, 105S2, 105S3)를 제외한 나머지 구성요소들은 도 5b의 반도체장치(100M')와 동일할 수 있다.
다른 실시예에서, 다중 레벨 서포터는 3중 이상의 구조를 가질 수도 있다.
도 10a 및 도 10b에 도시된 반도체장치(100M1, 100M2)는 도 6a 내지 도 9c에 도시된 방법들 중에서 선택된 어느 하나의 방법에 의해 형성될 수 있다.
도 11a 내지 도 11c는 제4실시예에 따른 반도체장치를 도시한 도면이다. 제4실시예는, DRAM 등과 같은 메모리셀을 갖는 반도체장치에 대해 설명한다. 도 11a는 제4실시예에 따른 반도체장치의 평면도이다. 도 11b는 도 11a의 A-A'선에 따른 단면도이다. 도 11c는 도 11a의 B-B'선에 따른 단면도이다.
반도체장치(200)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(205)을 포함하는 셀트랜지스터(T), 비트라인(212) 및 캐패시터구조물(300)을 포함할 수 있다. 캐패시터구조물(300)은 전술한 실시예들에 따른 캐패시터구조물(120)에 대응할 수 있다.
반도체장치(200)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202I) 및 활성영역(202)이 형성될 수 있다. 소자분리층(202I)에 의해 복수의 활성영역(202)이 정의될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 소자분리층(202I)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(203)가 형성될 수 있다. 게이트트렌치(203)의 표면 상에 게이트절연층(204)이 형성된다. 게이트절연층(204) 상에 게이트트렌치(203)를 부분적으로 채우는 매립워드라인(205)이 형성될 수 있다. 매립워드라인(205) 상에 실링층(Sealing layer, 206)이 형성될 수 있다. 실링층(206)은 기판(201)의 표면과 동일한 높이를 가질 수 있다. 매립워드라인(205)은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(205)은 저저항 금속물질일 수 있다. 매립워드라인(205)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(205)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다.
기판(201)에 제1 및 제2소스/드레인영역(207, 208)이 형성될 수 있다. 제1 및 제2소스/드레인영역(207, 208)은 게이트트렌치(203)에 의해 서로 이격될 수 있다. 이로써, 매립워드라인(205), 제1 및 제2소스/드레인영역(207, 208)은 셀트랜지스터(T)가 될 수 있다. 셀트랜지스터(T)는 매립워드라인(205)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(209)가 형성될 수 있다. 비트라인콘택플러그(209)는 제1소스/드레인영역(207)에 접속될 수 있다. 비트라인콘택플러그(209)는 비트라인콘택홀(210) 내에 위치할 수 있다. 비트라인콘택홀(210)은 하드마스크층(211)에 형성될 수 있다. 하드마스크층(211)은 기판(201) 상에 형성될 수 있다. 비트라인콘택홀(210)은 제1소스/드레인영역(207)을 노출시킬 수 있다. 비트라인콘택플러그(209)의 하부면은 기판(201)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(209)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(209)의 일부는 비트라인콘택홀(210)의 직경보다 더 작은 선폭을 가질 수 있다. 이에 따라, 비트라인콘택플러그(209) 양측에 각각 갭(Gap; G)이 형성될 수 있다. 갭(G)은 비트라인콘택플러그(209)의 양측에 독립적으로 형성된다. 결국, 비트라인콘택홀(210) 내에는 하나의 비트라인콘택플러그(209)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(209)에 의해 분리될 수 있다. 비트라인콘택플러그(209)와 실리콘플러그(216) 사이에 갭(G)이 위치할 수 있다.
비트라인콘택플러그(209) 상에 비트라인구조물(BL)이 형성될 수 있다. 비트라인구조물(BL)은 비트라인(212)과 비트라인(212) 상의 비트라인캡층(213)을 포함한다. 비트라인구조물(BL)은 매립워드라인(205)과 교차하는 방향으로 연장된 라인 형상을 갖는다. 비트라인(212)의 일부는 비트라인콘택플러그(209)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(212)과 비트라인콘택플러그(209)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(212)은 비트라인콘택플러그(209)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(212)은 금속물질을 포함할 수 있다. 비트라인캡층(213)은 절연물질을 포함할 수 있다.
비트라인구조물(BL)의 측벽에 스페이서요소(214)가 형성될 수 있다. 스페이서요소(214)는 복수의 스페이서로 이루어질 수 있다. 스페이서요소(214)의 바텀부는 비트라인콘택플러그(209) 양측의 갭(G)에 채워질 수 있다. 스페이서요소(214)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 스페이서요소(214)는 NON(Nitride-Oxide-Nitride) 구조를 포함할 수 있다. 다른 실시예에서, 스페이서요소(214)는 에어갭을 포함할 수 있다. 예를 들어, NAN(Nitride-Air gap-Nitride) 구조를 포함할 수 있다.
이웃하는 비트라인구조물(BL) 사이에 스토리지노드콘택구조물(C1)이 형성될 수 있다. 스토리지노드콘택구조물(C1)은 스토리지노드콘택홀(215)에 형성될 수 있다. 스토리지노드콘택홀(215)은 고종횡비를 가질 수 있다. 스토리지노드콘택구조물(C1)은 제2소스/드레인영역(208)에 접속될 수 있다. 스토리지노드콘택구조물(C1)은 실리콘플러그(216)와 금속플러그(Metal plug, 218)를 포함할 수 있다. 금속플러그(218)의 상부는 비트라인구조물(BL)의 상부면과 일부 오랩되도록 연장될 수 있다. 금속플러그(218)는 비트라인(212)에 이웃할 수 있다. 실리콘플러그(216)는 비트라인콘택플러그(209)에 이웃할 수 있다. 비트라인구조물(BL)과 평행하는 방향(도 11a의 C-C' 방향)에서 볼 때, 이웃하는 스토리지노드콘택구조물(C1) 사이에 플러그분리층(219)이 형성될 수 있다. 플러그분리층(219)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 하드마스크층(211)과 함께 스토리지노드콘택홀(215)을 제공할 수 있다.
스토리지노드콘택구조물(C1)은 실리콘플러그(216)와 금속플러그(218) 사이의 계면도핑층(217) 및 금속실리사이드층(220)을 더 포함할 수 있다.
실리콘플러그(216)는 폴리실리콘 또는 에피택셜실리콘층을 포함할 수 있다. 에피택셜실리콘층은 선택적에피택셜성장에 의해 형성될 수 있다. 에피택셜실리콘층은 SEG SiP를 포함할 수 있다.
금속플러그(218)는 텅스텐을 포함할 수 있다. 금속실리사이드층(220)은 코발트실리사이드를 포함할 수 있다.
계면도핑층(217)은 보론이 도핑된 폴리실리콘 또는 보론이 도핑된 에피택셜실리콘층을 포함할 수 있다.
스토리지노드콘택구조물(C1)의 금속플러그(218)와 비트라인구조물(BL)의 상부 사이에 캡핑층(221)이 형성될 수 있다.
스토리지노드콘택구조물(C1) 상에 캐패시터 구조물(300)이 형성될 수 있다. 캐패시터구조물(300)은 전술한 실시예들에 의해 형성될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 기판 12 : 층간절연층
13 : 콘택플러그 14 : 식각정지층
15 : 몰드층 16S : 서포터
18 : 오프닝 19 : 제1하부전극
20 : 갭 21 : 제2하부전극
22 : 서포터마스크층 23 : 전극커팅부
24 : 서포터오프닝 25 : 유전층
26 : 상부전극
13 : 콘택플러그 14 : 식각정지층
15 : 몰드층 16S : 서포터
18 : 오프닝 19 : 제1하부전극
20 : 갭 21 : 제2하부전극
22 : 서포터마스크층 23 : 전극커팅부
24 : 서포터오프닝 25 : 유전층
26 : 상부전극
Claims (36)
- 기판 상부에 복수의 오프닝을 포함하고, 몰드층과 서포터층이 적층된 몰드스택패턴을 형성하는 단계;
상기 오프닝 내부를 채우고 상기 서포터층을 커버링하는 하부전극층을 형성하는 단계;
상기 하부전극층을 선택적으로 식각하여 상기 오프닝 내부에 위치하는 필러부, 상기 필러부로부터 상향 연장된 배리어부 및 상기 서포터층의 표면을 노출시키는 전극커팅부를 형성하는 단계;
상기 배리어부를 식각배리어로 하여, 상기 전극커팅부에 의해 노출된 서포터층을 식각하여 서포터를 형성하는 단계;
상기 오프닝 내에 위치하는 하이브리드 필라형 하부전극을 형성하기 위해 상기 배리어부를 선택적으로 제거하는 단계; 및
상기 몰드층을 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 전극커팅부의 저면은 상기 필러부와 비-오버랩되는 깊이를 갖도록 형성하는 반도체장치 제조 방법. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 하부전극층을 형성하는 단계는,
상기 오프닝 내에 갭이 정의되도록 상기 오프닝 및 서포터층 상에 컨포멀하게 제1하부전극층을 형성하는 단계; 및
상기 제1하부전극층 상에 상기 갭을 채우는 제2하부전극층을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 제2하부전극층은 상기 서포터층에 대해 식각선택성을 갖는 물질을 포함하는 반도체장치 제조 방법.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 제2하부전극층은 폴리실리콘을 포함하는 반도체장치 제조 방법.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 제1하부전극층은, 금속 또는 금속질화물을 포함하는 반도체장치 제조 방법.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 하이브리드 필라형 하부전극을 형성하기 위해 상기 배리어부를 선택적으로 제거하는 단계는,
상기 제1하부전극층과 제2하부전극층의 선택비를 다르게 하여 에치백하는 단계를 포함하는 반도체장치 제조 방법.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 하부전극층을 형성하는 단계는,
상기 오프닝 내에 갭이 정의되도록 상기 오프닝 및 서포터층 상에 컨포멀하게 제1하부전극층을 형성하는 단계;
상기 오프닝 내에 위치하는 실린더형 제1하부전극을 형성하기 위해 상기 서포터층의 상부면으로부터 상기 제1하부전극층을 제거하는 단계; 및
상기 실린더형 제1하부전극 상에 상기 갭을 채우는 제2하부전극층을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 필러부, 배리어 및 전극커팅부를 형성하는 단계는,
상기 하부전극층 상에 서포터마스크층을 형성하는 단계; 및
상기 서포터마스크층을 식각배리어로 하여 상기 하부전극층을 식각하는 단계를 포함하고,
상기 전극커팅부의 저면은 상기 필러부와 비-오버랩되는 깊이를 갖는
반도체장치 제조 방법.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 몰드층을 제거하는 단계 이후에,
상기 하이브리드 필라형 하부전극 및 서포터 상에 유전층을 형성하는 단계;
상기 유전층 상에 상부전극을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 몰드층을 제거하는 단계 이후에,
상기 하이브리드 필라형 하부전극의 내부를 리세스시켜 필라형 하부전극과 상기 필라형 하부전극 상의 실린더형 하부전극을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 기판 상부에 식각정지층, 제1몰드층, 제1서포터층, 제2몰드층 및 제2서포터층을 순차적으로 적층하여 몰드스택층을 형성하는 단계;
상기 몰드스택층을 식각하여 복수의 오프닝을 형성하는 단계;
상기 오프닝 내부를 채우고 상기 제2서포터층을 커버링하는 하부전극층을 형성하는 단계;
상기 하부전극층을 선택적으로 식각하여 상기 오프닝 내부에 위치하는 필러부, 상기 필러부로부터 상향 연장된 배리어부 및 상기 제2서포터층의 표면을 노출시키는 전극커팅부를 형성하는 단계;
상기 배리어부를 식각배리어로 하여, 상기 전극커팅부에 의해 노출된 제2서포터층을 식각하여 제2서포터 및 제2서포터오프닝을 형성하는 단계;
상기 제2서포터오프닝을 통해 상기 제2몰드층을 제거하는 단계;
상기 배리어부를 식각배리어로 하여, 상기 제2몰드층 제거후 노출된 상기 제1서포터층을 식각하여 제1서포터 및 제1서포터오프닝을 형성하는 단계;
상기 오프닝 내에 위치하는 하이브리드 필라형 하부전극을 형성하기 위해 상기 배리어부를 선택적으로 제거하는 단계; 및
상기 제1몰드층을 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 전극커팅부의 저면은 상기 필러부와 비-오버랩되는 깊이를 갖도록 형성하는 반도체장치 제조 방법.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 하부전극층을 형성하는 단계는,
상기 오프닝 내에 갭이 정의되도록 상기 오프닝 및 제2서포터층 상에 컨포멀하게 제1하부전극층을 형성하는 단계; 및
상기 제1하부전극층 상에 상기 갭을 채우는 제2하부전극층을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 제2하부전극층은 상기 제1,2서포터층에 대해 식각선택성을 갖는 물질을 포함하는 반도체장치 제조 방법.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 제2하부전극층은 폴리실리콘을 포함하는 반도체장치 제조 방법.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 제1하부전극층은, 금속 또는 금속질화물을 포함하는 반도체장치 제조 방법.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 하이브리드 필라형 하부전극을 형성하기 위해 상기 배리어부를 선택적으로 제거하는 단계는,
상기 제1하부전극층과 제2하부전극층의 선택비를 다르게 하여 에치백하는 단계를 포함하는 반도체장치 제조 방법.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 하부전극층을 형성하는 단계는,
상기 오프닝 내에 갭이 정의되도록 상기 오프닝 및 제2서포터층 상에 컨포멀하게 제1하부전극층을 형성하는 단계;
상기 오프닝 내에 위치하는 실린더형 제1하부전극을 형성하기 위해 상기 제2서포터층의 상부면으로부터 상기 제1하부전극층을 제거하는 단계; 및
상기 실린더형 제1하부전극 상에 상기 갭을 채우는 제2하부전극층을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 필러부, 배리어 및 전극커팅부를 형성하는 단계는,
상기 하부전극층 상에 서포터마스크층을 형성하는 단계; 및
상기 서포터마스크층을 식각배리어로 하여 상기 하부전극층을 식각하는 단계를 포함하고,
상기 전극커팅부의 저면은 상기 필러부와 비-오버랩되는 깊이를 갖는
반도체장치 제조 방법.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 제1몰드층을 제거하는 단계 이후에,
상기 하이브리드 필라형 하부전극 및 제1,2서포터 상에 유전층을 형성하는 단계;
상기 유전층 상에 상부전극을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 제1몰드층을 제거하는 단계 이후에,
상기 하이브리드 필라형 하부전극의 내부를 리세스시켜 필라형 하부전극과 상기 필라형 하부전극 상의 실린더형 하부전극을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 기판 상부에 복수의 오프닝을 포함하고, 몰드층과 서포터층이 적층된 몰드스택패턴을 형성하는 단계;
상기 오프닝 내부를 채우는 하이브리드 필라형 하부전극을 형성하는 단계;
상기 하이브리드 필라형 하부전극 및 몰드스택패턴을 덮는 하드마스크층을 형성하는 단계;
상기 하드마스크층 상에 마스크패턴을 형성하는 단계;
상기 하드마스크층을 선택적으로 식각하여 상기 하이브리드 필라형 하부전극에 오버랩되는 하드마스크패턴 및 상기 서포터층의 표면을 노출시키는 커팅부를 형성하는 단계;
상기 하드마스크패턴을 식각배리어로 하여, 상기 커팅부에 의해 노출된 서포터층을 식각하여 서포터를 형성하는 단계; 및
상기 하드마스크패턴 및 몰드층을 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제23항에 있어서,
상기 하드마스크층을 비정질카본을 포함하는 반도체장치 제조 방법.
- ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈제23항에 있어서,
상기 하이브리드 필라형 하부전극을 형성하는 단계는,
상기 오프닝 내에 갭이 정의되도록 상기 오프닝 및 서포터층 상에 컨포멀하게 제1하부전극층을 형성하는 단계;
상기 제1하부전극층 상에 상기 갭을 채우는 제2하부전극층을 형성하는 단계; 및
상기 하이브리드 필라형 하부전극을 형성하기 위해, 상기 서포터층의 표면으로부터 상기 제1하부전극층과 제2하부전극층을 선택적으로 제거하는 단계
를 포함하는 반도체장치 제조 방법. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈제25항에 있어서,
상기 제1하부전극층은 금속 또는 금속질화물을 포함하는 반도체장치 제조 방법.
- ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈제25항에 있어서,
상기 제2하부전극층은 폴리실리콘을 포함하는 반도체장치 제조 방법.
- ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈제23항에 있어서,
상기 몰드층을 제거하는 단계 이후에,
상기 하이브리드 필라형 하부전극 및 서포터 상에 유전층을 형성하는 단계;
상기 유전층 상에 상부전극을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
- ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈제23항에 있어서,
상기 몰드층을 제거하는 단계 이후에,
상기 하이브리드 필라형 하부전극의 내부를 리세스시켜 필라형 하부전극과 상기 필라형 하부전극 상의 실린더형 하부전극을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 실린더형 제1하부전극 및 상기 제1하부전극의 실린더 내부에 채워진 필라형 제2하부전극을 포함하는 하이브리드 필라형 하부전극;
상기 하이브리드 필라형 하부전극의 외벽을 지지하는 서포터;
상기 하이브리드 필라형 하부전극 및 서포터 상에 형성된 유전층; 및
상기 유전층 상의 상부전극을 포함하고,
상기 실린더형 제1하부전극은 실린더 바디; 및
상기 실린더 바디 상에 위치하고, 상기 실린더 바디에 비해 폭이 넓은 상부 표면을 갖도록 경사진 측벽을 갖는 실린더 헤드
를 포함하는 반도체장치.
- ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 필라형 제2하부전극은,
상기 제1하부전극의 실린더 바디에 채워진 필라 바디; 및
상기 제1하부전극의 실린더 헤드에 채워지며, 상기 필라 바디에 비해 폭이 넓은 상부 표면을 갖도록 경사진 측벽을 갖는 필라 헤드
를 포함하는 반도체장치.
- ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 제2하부전극은,
상기 제1하부전극의 실린더 바디에 채워진 필라 바디를 포함하고,
상기 필라 바디의 상부 표면은 상기 제1하부전극의 실린더 헤드보다 낮은 레벨에 위치하는
반도체장치.
- ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 제1하부전극은, 금속 또는 금속질화물을 포함하는 반도체장치.
- ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 제2하부전극은, 폴리실리콘을 포함하는 반도체장치.
- ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 제1하부전극의 상부 표면과 상기 서포터의 상부 표면은 동일 레벨인 반도체장치.
- ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈제30항에 있어서,
상기 서포터는 상기 하이브리드 필라형 하부전극의 외벽을 지지하는 복수의 서포터로 이루어진 다중 레벨 구조인 반도체장치.
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