KR101014855B1 - 실린더형 커패시터 형성 방법 - Google Patents

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Abstract

반도체 기판 상에 몰드(mold)층, 제1방향으로의 스트레스(stress)를 수반하는 제1부유고정층을 LP 실리콘질화물로 형성하고, 제1부유고정층 상에 제2방향으로의 스트레스를 수반하여 스트레스를 완화시키는 제2부유고정층을 PE-실리콘질화물로 형성한다. 몰드층을 관통하는 오프닝홀(opening hole)들을 형성하고, 실린더 하부 전극들을 형성한다. 제1 및 제2부유고정층의 일부를 선택적으로 제거하여 몰드층의 일부를 노출하고, 하부 전극들의 상측 단부를 고정시키는 부유고정층 패턴을 형성한다. 노출된 몰드층을 선택적으로 제거한 후, 하부 전극 상에 유전층 및 상부 전극을 형성하는 실린더형(cylinder type) 커패시터 형성 방법을 제시한다.
커패시터, 실린더 전극, 크랙, 누설 전류, 쓰러짐

Description

실린더형 커패시터 형성 방법{Method for fabricating cylinder type capacitor}
본 발명은 반도체 소자에 관한 것으로, 특히, 정전 용량을 확보할 수 있는 실린더(cylinder)형 커패시터(capacitor) 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 축소됨에 따라, 제한된 면적 내에 보다 큰 커패시턴스(capacitance)를 확보할 수 있는 커패시터 형성 방법의 개발이 요구되고 있다. 셀 트랜지스터(cell transistor) 및 셀 커패시터(cell capacitor)가 단위 메모리 셀(memory cell)을 구성하는 디램(DRAM) 소자에서, 개선된 메모리 동작을 위해 커패시턴스 값을 보다 더 크게 확보하는 것이 요구되고 있다.
제한된 면적 내에서 커패시턴스 값을 더 확보하기 위해서, 실린더 형태(cylindric type)로 하부 전극(storage node)을 형성하여 커패시터의 유효 표면적을 증가시키는 방안이 고려될 수 있다. 실린더 형태의 하부 전극 높이를 증가시키고, 실린더 하부 전극의 내벽뿐만 아니라 외벽 또한 노출시켜 유전층에 접촉하게 유도함으로써, 유전층의 유효 면적을 증가시킬 수 있다.
실린더 전극의 높이가 높아지고 실린더 전극들 사이의 간격이 협소하게 설정되고 있어, 실린더 전극의 외벽을 노출시키는 습식 식각 과정 또는 딥아웃(dip out) 과정에서 실린더 전극들이 쓰러지거나 기울어지는 현상이 유발되고 있다. 이에 따라, 실린더 전극의 높이 증가가 제한되어 정전 용량의 확보에 제약이 유발되고 있다. 실린더 형태의 커패시터가 보다 높은 정전 용량을 확보하기 위해서, 실린더 전극이 기울어지는 현상을 억제하는 방법의 개발이 우선적으로 요구되고 있다.
본 발명은 실린더 형상의 하부 전극이 기울어지는 현상을 억제하여 정전 용량을 보다 크게 확보할 수 있는 실린더형 커패시터 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상의 하부층을 관통하는 연결 콘택들을 형성하는 단계; 상기 연결 콘택을 덮는 몰드(mold)층을 형성하는 단계; 상기 몰드층 상에 제1방향으로의 스트레스(stress)를 수반하는 제1부유고정층을 형성하는 단계; 상기 제1부유고정층 상에 상기 제1방향과 반대 방향의 제2방향으로의 스트레스를 수반하여 스트레스를 완화시키는 제2부유고정층을 형성하는 단계; 상기 제1 및 제2부유고정층 및 상기 몰드층을 관통하여 상기 연결 콘택들을 각각 노출하는 오프닝홀(opening hole)들을 형성하는 단계; 상기 오프닝홀의 프로파일(profile)을 따르는 하부 전극들을 형성하는 단계; 상기 제1 및 제2부유고정층의 일부를 선택적으로 제거하여 하부의 상기 몰드층의 일부를 노출하고 상기 하부 전극들의 상측 단부를 고정시키는 부유고정층 패턴을 형성하는 단계; 상기 노출된 몰드층을 선택적으로 제거하여 상기 하부 전극들의 외측벽을 노출시키는 단계; 및 상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 포함하는 실린더형 커패시터 형성 방법을 제시한다.
상기 제1부유고정층 및 상기 제2부유고정층은 상기 몰드층과 식각선택비를 가지는 실리콘질화물(Si3N4)을 포함하여 형성될 수 있다.
상기 제1부유고정층은 저압 증착 실리콘질화물(LP-nitride)층을 포함하여 형성되고, 상기 제2부유고정층은 플라즈마 개선 실리콘질화물(PE-nitride)층을 포함하여 형성될 수 있다.
상기 몰드층은 플라즈마 개선 테오스(PE-TEOS)층을 포함하여 형성될 수 있다.
본 발명의 실시예는 실린더 형상의 하부 전극이 기울어지는 현상을 억제하여 정전 용량을 보다 크게 확보할 수 있는 실린더형 커패시터 형성 방법을 제시할 수 있다.
본 발명의 실시예는 디램과 같은 메모리 소자의 커패시터의 정전용량을 확보하기 위해서 실린더 형태의 하부 전극을 도입하고, 실린더형 하부 전극의 외측벽을 노출하여 유전층의 유효 면적의 확대를 구현한다. 실린더형 하부 전극의 외측벽을 노출시키는 딥아웃(dip out) 또는 습식 식각 과정 및 후속 건조 과정 등에서 실린더 전극이 기울어지거나 쓰러져 브리지(bridge) 현상이 유발되는 것을 억제하기 위해서, 실린더 하부 전극을 이웃하는 하부 전극들과 묶어 지지하는 부유고정층(floated - pinning layer)을 도입한다. 이러한 부유고정층의 도입에 의해서 이웃하는 여러 개의 실린더 하부 전극들이 묶인 상태로 유지되므로, 습식 과정 등에 서 실린더 하부 전극이 쓰러지는 현상을 억제할 수 있다. 실린더 하부 전극의 쓰러짐이 억제될 수 있으므로, 실린더 하부 전극의 높이 또는 종횡비(aspect ratio)를 보다 증가시킬 수 있다.
부유고정층은 실린더 하부 전극의 형상을 제공하기 위해 희생층으로 도입되는 몰드(mold)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)을 포함하여 형성될 수 있다. 이러한 실리콘 질화물층은 저압 증착에 의한 질화물(Low Pressure - nitride)로 형성될 수 있으며, 이러한 저압 증착 질화물층은 상당히 높은 인장 스트레스(tensile stress)를 수반하게 된다. LP-질화물은 대략 1E10 dyne/㎠ 정도의 인장 스트레스를 수반하는 것으로 측정되고 있다. 이러한 인장 스트레스에 의해 부유고정층과 실린더 하부 전극 사이에 크랙(crack)이 유발될 수 있으며, 이러한 크랙을 통해 하부 전극과 상부 전극이 전기적으로 누설되는 문제가 유발될 수 있다. 크랙이 유발될 경우 크랙 부위에서의 유전층의 증착이 불균일해지고, 이러한 유전층이 증착되지 않거나 또는 상대적으로 얇은 두께로 증착된 부분으로 전류 누설이 유발될 수 있다.
부유고정층의 스트레스를 완화하기 위한 방법으로 부유고정층 상에 압축 스트레스(compressive stress)를 수반하는 플라즈마 개선 테오스(Plasma Enhanced TetraEthylOrthoSilicate)층을 도입할 수 있으나, 이러한 PE-TEOS층은 몰드층을 이루는 실리콘산화물층과 유사하는 식각율을 가져 몰드층의 제거 시 함께 제거될 수 있다. PE-TEOS층이 제거될 경우 부유고정층 상측으로 실린더 하부 전극의 상측 단 부가 노출되게 되고, 이러한 상측 단부는 상당히 뾰족한 형상을 가지게 된다. 이러한 뾰족한 형상의 실린더 하부 전극의 첨점 상에 유전층이 증착될 때, 이러한 첨점 부분이 부러지는 현상이 유발될 수 있다. 이러한 첨점이 부러지는 현상은 하부 전극 간의 브리지(bridge)를 유발하게 된다.
본 발명의 실시예에서는 이러한 부유고정층에 수반되는 스트레스를 완화시키고 또한 하부 전극의 첨점이 부러지는 현상을 억제하기 위해서, 부유고정층을 서로 다른 방향의 스트레스를 수반하는 층들의 적층 스택(stack)으로 도입한다. 이때, 적층 스택을 이루는 층들은 모두 몰드층과 상호 유사한 식각 선택비를 가지는 절연 물질들로 이루어진다. 이에 따라, 몰드층을 제거하는 식각 과정에서 부유고정층의 일부가 함께 식각 제거되는 것을 억제하여, 부유고정층에 부착되는 실린더 하부 전극의 상측 단부가 부유고정층 상측으로 돌출되는 것을 억제할 수 있다. 따라서, 부유고정층 상의 하부 전극이 크게 돌출되는 것을 억제할 수 있어, 하부 전극의 첨점의 높이를 크게 낮출 수 있다. 이에 따라, 하부 전극의 첨점 부위가 부러지는 현상을 억제할 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법을 보여주는 도면들이다. 도 10은 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법의 효과를 설명하기 위해서 제시한 도면이다.
도 1을 참조하면, 본 발명의 실시예에서는 실린더 하부 전극(11)의 상측 단부에 이웃하는 하부 전극(11)들을 묶어 지지하는 부유고정층을 도입하고, 이러한 부유고정층을 패터닝하기 위한 마스크 패턴(mask pattern: 13)이 하부 전극(11)들 에 일부 걸쳐지는 형상으로 도입한다. 이때, 마스크 패턴(13)의 레이아웃(layout)은 부유고정층의 패턴 형상을 제공하기 위해 설계되며, 도 1에 제시된 바와 같은 마름모 형태가 반복되는 격자 형상 이외에 수직 또는 수평으로 선형 밴드(band)들이 직교하거나 수평이나 수직 방향으로 연장되는 선형 밴드들이 끝단 경계에서 상호 연결되는 형상 또는 사선 방향으로 선형 밴드들이 연장되는 형상 등 다양한 레이아웃 형상으로 변형될 수 있다. 이러한 마스크 패턴(13)은 부유고정층이 하부 전극(11)들을 묶어주는 형상을 가지고, 또한, 하부 전극(11)들 사이 공간의 몰드층(mold layer) 부분(12)을 노출시키는 형상을 유지하는 한 여러 레이아웃 형상으로 변형될 수 있다.
도 1의 절단선 A-A' 는 부유고정층이 유지되는 부분에서의 단면 형상을 보여주기 위해 설정된 것이고, 절단선 B-B'는 부유고정층이 선택적으로 제거되는 부분에서의 단면 형상을 보여주기 위해 설정된 것이다. 이러한 절단선 A-A' 및 B-B'를 따르는 단면을 보여주는 도 2 내지 도 9를 참조하여 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법을 설명한다.
도 2를 참조하면, 반도체 기판(100) 상에 디램 소자의 메모리 셀(memory cell)을 구성하는 셀 트랜지스터(cell transistor)를 형성하는 과정을 수행한다. 예컨대, 반도체 기판(100)에 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정을 수행하고, 활성 영역 상에 트랜지스터(도시되지 않음)를 구현한 후, 트랜지스터를 덮는 절연층(201)을 하부층으로 형성한다. 절연층(201)을 관통하는 연결 콘택(contact)을 하부 전극용 콘택(storage node contact: 203)으로 형성한다.
하부 전극용 콘택(203)을 상에 식각 정지층(etch stop layer: 313)을 형성하고, 하부 전극에 오목한 실린더(cylinder) 형상을 부여하기 위한 몰드층(mold layer: 320)을 희생층으로 형성한다. 식각 정지층(313)은 몰드층(320)의 패터닝(patterning) 식각 시 식각 종료점으로 작용하게, 몰드층(320)을 이루는 실리콘 산화물(SiO2)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)을 포함하여 형성될 수 있다. 식각 정지층(313)의 하부에 실린더 하부 전극을 지지하기 위한 하측 지지층(311)이 실리콘산화물층과 같은 절연 물질의 버퍼(buffer)층으로 형성할 수 있다.
몰드층(320)은 실린더 하부 전극의 형상을 부여할 오프닝홀(opening hole)이 보다 깊은 깊이를 가지더라도 바닥을 충분히 열 수 있게 식각율이 다른 다층의 절연층들의 적층 스택(stack)으로 형성될 수 있다. 예컨대, 상대적으로 식각율이 높은 피에스지(PSG: Phosphorous Silicate Glass)층의 제1몰드층(321) 및 상대적으로 식각율이 낮은 플라즈마 개선 테오스(PE-TEOS)층의 제2몰드층(323)을 포함하는 적층 스택(stack)으로 몰드층(320)을 형성할 수 있다. 제1몰드층(321)은 대략 3000Å 내지 5000Å 정도 두께로 증착되고, 제2몰드층(323)은 대략 10000 내지 14000Å 정도 두께로 증착될 수 있다. 이후에, 제2몰드층(323) 상에 화학기계적연마(CMP)를 이용한 평탄화 과정을 수행하여 대략 1000Å 정도를 연마한다. 이러한 평탄화 과정은 후속 포토리소그래피(photolithography) 과정에서의 공정 마진(margin)을 개선하는 효과를 유도한다.
몰드층(320)을 이루는 실리콘 산화물 계열의 절연 물질과 식각 선택비를 가지는 실리콘 질화물(Si3N4)을 포함하는 부유고정층(400)을 몰드층(320) 상에 형성한다. 부유고정층(400)은 하부 전극의 상측 외측면에 접촉하게 패터닝되어, 이웃하는 하부 전극들을 다수 개 묶어주는 역할을 하게 도입된다. 하부 전극들 다수 개가 서로 묶여 의지하게 되므로, 몰드층(320)을 선택적으로 제거하는 후속 습식 과정 또는 풀 딥아웃(full dip out) 과정에서 하부 전극이 쓰러지는 현상이 억제될 수 있다.
이때, 부유고정층(400)은 서로 다른 방향으로의 스트레스를 각각 수반하는 다중층의 적층으로 형성될 수 있다. 예컨대, 몰드층(320) 상에 제1방향으로의 스트레스(stress)를 수반하는 제1부유고정층(410)을 인장 스트레스를 수반하는 저압 증착 실리콘질화물(LP-nitride)의 층을 포함하여 형성할 수 있다. LP-실리콘질화물층은 저압 증착 방식에 기인하여 상대적으로 높은 인장 스트레스, 예컨대, 1E10 dyne/㎠ 정도의 인장 스트레스를 수반할 수 있다.
몰드층(320)을 이루는 PE-TEOS층과의 계면에서 이러한 인장 스트레스에 의한 크랙(crack)이 유발될 수 있다. 이를 억제하기 위해서, 제1부유고정층(410) 상에 반대 방향의 제2방향으로의 스트레스, 즉, 압축 스트레스를 수반하는 제2부유고정층(420)을 증착한다. 제2부유고정층(420)은 압축 스트레스를 수반하는 플라즈마 개선 실리콘질화물(PE-nitride)층으로 증착될 수 있다. 제1부유고정층(410)이 대략 750Å 내지 850Å 정도 두께로 증착되고, 스트레스 완화를 위한 제2부유고정 층(420)은 대략 1300Å 정도의 두께로 증착된다. 플라즈마 개선 실리콘질화물(PE-nitride)층은 대략 -2E9 dyne/㎠ 정도의 압축 스트레스를 수반하므로, 제1부유고정층(410)에 유발된 인장 스트레스를 완화하게 된다. 이러한 제2부유고정층(420)의 도입에 의해 스트레스에 의한 크랙 발생을 억제할 수 있어, 커패시터의 전류 누설(leakage)을 억제시킬 수 있다.
도 3을 참조하면, 부유고정층(400) 및 몰드층(320)을 관통하는 오프닝홀(opening hole: 301)을 선택적 식각 과정으로 형성한다. 이러한 오프닝홀(301)의 형성에 의해 몰드층 패턴(325)이 패터닝되고, 부유고정층 제1패턴(401)이 패터닝된다. 오프닝홀(301)의 식각은 식각 정지층(313)에 식각 종료되는 건식 식각으로 수행되고, 식각 정지층(313)을 추가 식각하여 하부의 하부 전극용 콘택(203)을 노출한다.
도 4를 참조하면, 오프닝홀(301)의 프로파일(profile)을 따라 오목한 부분을 가지는 실린더 하부 전극(510)을 형성한다. 하부 전극(510)을 위한 금속층, 예컨대, 티타늄층을 장벽 금속층으로 수반하는 티타늄 질화물(TiN)층을 형성한 후, 화학기계적연마(CMP) 과정을 이용한 전극 분리 과정을 수행하여 하부 전극(510)으로 분리한다.
도 5를 참조하면, 부유고정층 제1패턴(401)의 일부를 제거하는 선택적 식각 과정을 위한 마스크(603)를 형성한다. 마스크(603)를 형성하기 이전에 오프닝홀(301)의 입구를 메우게 캐핑층(capping layer: 601)을 실리콘 산화물(SiO2)층을 포함하여 형성한다. 이러한 캐핑층(601)은 오프닝홀(301)을 채워 하부 전극(510)이 후속 식각 과정에 노출되어 손상되는 것을 억제하는 역할을 한다. 마스크(603)는 사진 노광 및 현상 과정으로 형성되는 포토레지스트 패턴을 포함하여 형성될 수 있다. 이때, 포토레지스트 패턴을 형성하기 이전에 평탄한 하지막 구조를 얻기 위해서, 오프닝홀(301)을 메우고 부유고정층 제1패턴(401)을 덮는 캐핑층(601)을 희생층으로 형성한다.
도 6을 참조하면, 마스크(603)에 의해 노출된 캐핑층(601) 부분을 선택적으로 식각하여 부유고정층 제1패턴(401)의 제1부분(402)을 덮고 제2부분(403)을 노출시킨다. 이후에, 노출된 부유고정층 제1패턴의 제2부분(403)을 선택적으로 식각하여, 도 7에 제시된 바와 같이, 하부의 몰드층 패턴(325)을 노출시킨다. 이에 따라, 부유고정층 제1패턴의 제1부분(402)은 부유고정층 제2패턴(402)로 잔류하게 된다.
도 8을 참조하면, 몰드층 패턴(325)을 선택적으로 제거하는 습식 식각 과정을 수행한다. 습식 식각 과정은 산화물 제거를 위한 산화물 식각제, 예컨대, 희석 불산이나 버퍼 산화물 식각제(BOE: Buffer Oxide Etchant)를 이용하는 풀 딥아웃(full dip out) 과정으로 수행될 수 있다. 몰드층 패턴(325)의 제거 시 실리콘 질화물을 포함하여 형성된 부유고정층 제2패턴(402)은 식각선택비에 의해 잔류하여, 이웃하는 하부 전극(510)들을 묶어 지지하는 역할을 하게 된다. 이때, 부유고정층 제2패턴(402)을 이루는 제2부유고정층(420) 또한 잔류되므로, 제2부유고정층(420)에 접촉하는 하부 전극(510)의 상측 끝단(511)은 제2부유고정층(420) 상측으로 돌출되는 것이 억제된다.
하부 전극(510)의 상측 끝단(511)이 제2부유고정층(420) 상측으로 돌출되는 것이 억제되므로, 이러한 상측 끝단(511)이 첨점을 이뤄 후속 과정에서 부러지는 것이 억제될 수 있다. 제2부유고정층(420)이 PE-TEOS층과 같이 실리콘산화물 계열로 구성될 경우, 도 10에 제시된 바와 같이, 부유고정층(21) 상의 PE-TEOS층(23)은 몰드층 패턴(325)의 습식 식각 시 함께 제거되게 된다. 이에 따라, 하부 전극(25)인 TiN 전극의 끝단(24)은 첨점을 이루게 노출되게 된다. 이에 따라, 이러한 하부 전극(25)의 끝단(24)은 후속 과정에서 부러지는 현상이 유발되게 된다. 이와 달리, 도 8에 제시된 바와 같은 본 발명의 실시예의 하부 전극(510)의 상측 끝단(511)은 제2부유고정층(420)의 측벽에 부착된 형상으로 유지된다. 따라서, 첨점을 이루게 돌출되지 않게 되고, 이에 따라, 이러한 상측 끝단(511)이 부러지는 현상이 억제되게 된다. 따라서, 하부 전극(도 10의 25)의 상측 끝단(24)이 부러지는 현상에 의한 브리지(bridge) 현상 및 이에 따른 전류 누설 현상을 억제할 수 있다.
도 9를 참조하면, 하부 전극(510) 상에 유전층(530)을 증착하고, 유전층(530) 상에 상부 전극(550)을 증착하여 커패시터 구조를 구현한다. 유전층(530)은 지르코늄 산화물(ZrO2)과 같은 고유전 상수 k 물질을 증착하여 형성될 수 있으며, 지르코늄 산화물의 층들 사이에 알루미늄 산화물(Al2O3)의 층을 증착하여 형성될 수 도 있다. 상부 전극(550)은 폴리실리콘층, 티타늄 질화물층이나 루테늄(Ru)층 또는 루테늄 산화물(RuO2)층 등을 포함하여 형성될 수 있고, 이러한 층들이 적층된 구조로 형성될 수도 있다.
본 발명의 부유고정층의 따른 크랙(crack) 발생을 억제할 수 있으며, 이와 함께 하부 전극의 끝단이 첨점을 이뤄 부러지는 현상을 억제할 수 있다. 이에 따라, 커패시터의 누설 전류를 억제할 수 있어, 보다 안정되게 높은 정전 용량을 확보하는 커패시터를 제시할 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법을 보여주는 도면들이다.
도 10은 본 발명의 실시예에 따른 실린더형 커패시터 형성 방법의 효과를 설명하기 위해서 제시한 단면도이다.

Claims (4)

  1. 반도체 기판 상의 하부층을 관통하는 연결 콘택들을 형성하는 단계;
    상기 연결 콘택을 덮는 몰드(mold)층을 형성하는 단계;
    상기 몰드층 상에 제1방향으로의 스트레스(stress)를 수반하는 제1부유고정층을 상기 몰드층과 식각선택비를 가지는 실리콘질화물(Si3N4)을 포함하여 형성하는 단계;
    상기 제1부유고정층 상에 상기 제1방향과 반대 방향의 제2방향으로의 스트레스를 수반하여 스트레스를 완화시키는 제2부유고정층을 상기 몰드층과 식각선택비를 가지는 실리콘질화물(Si3N4)을 포함하여 형성하는 단계;
    상기 제1 및 제2부유고정층 및 상기 몰드층을 관통하여 상기 연결 콘택들을 각각 노출하는 오프닝홀(opening hole)들을 형성하는 단계;
    상기 오프닝홀의 프로파일(profile)을 따르는 하부 전극들을 형성하는 단계;
    상기 제1 및 제2부유고정층의 일부를 선택적으로 제거하여 하부의 상기 몰드층의 일부를 노출하고 상기 하부 전극들의 상측 단부를 고정시키는 부유고정층 패턴을 형성하는 단계;
    상기 노출된 몰드층을 선택적으로 제거하여 상기 하부 전극들의 외측벽을 노출시키는 단계; 및
    상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 포함하는 실린더형 커패시터 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1부유고정층은 저압 증착 실리콘질화물(LP-nitride)층을 포함하여 형성되고,
    상기 제2부유고정층은 플라즈마 개선 실리콘질화물(PE-nitride)층을 포함하여 형성되는 실린더형 커패시터 형성 방법.
  4. 제1항에 있어서,
    상기 몰드층은 플라즈마 개선 테오스(PE-TEOS)층을 포함하여 형성되는 실린더형 커패시터 형성 방법.
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