KR20140074655A - 반도체 장치의 캐패시터 제조 방법 - Google Patents
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Abstract
본 기술은 캐패시터의 수직 프로파일을 확보할 수 있고, 딥 아웃 공정시 하부 전극의 구부러짐 또는 기울어짐 현상을 방지하는 반도체 장치의 캐패시터 제조 방법을 제공하기 위해, 기판 상부에 제1희생막, 제1지지막, 제2희생막 및 제2지지막을 적층하는 단계; 상기 제1지지막이 노출되는 타겟으로 상기 제2지지막 및 제2희생막을 식각하는 단계; 상기 제1지지막을 식각하면서 식각된 상기 제2희생막의 식각면을 수직프로파일로 바꾸는 단계; 상기 제1희생막을 식각하여 수직프로파일을 갖는 오픈부를 형성하는 단계; 상기 오픈부의 측벽 및 하부면을 따라 하부전극을 형성하는 단계; 및 상기 제1 및 제2희생막을 제거하는 단계를 포함하고, 본 기술은 복수의 지지막을 적용하여 딥 아웃 공정시 하부전극의 구부러짐 또는 기울어짐 현상을 방지하는 효과, 지지막 식각시 희생막의 수직 프로파일을 확보하여 결과적으로 수직 프로파일을 갖는 캐패시터를 형성하는 효과가 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 복수의 지지막을 갖는 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법 및 하부 전극의 유효 면적을 증가시키는 방법 등이 있다.
이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.
하부 전극의 유효 면적을 증가시키는 방법으로는 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법 및 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
그러나, 종래 기술은 하부 전극 형성시 종횡비가 높아질수록 수직프로파일 확보가 어렵고, 후속 공정에서 딥 아웃(Dip Out) 공정 시 하부 전극의 구부러짐(Bending) 현상과 기울어짐(Leaning) 현상이 발생하는 문제점이 있다.
본 실시예는 캐패시터의 수직 프로파일을 확보할 수 있는 반도체 장치의 캐패시터 제조 방법을 제공한다.
본 실시예는 딥 아웃 공정시 하부 전극의 구부러짐 또는 기울어짐 현상을 방지하는 반도체 장치의 캐패시터 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치의 캐패시터 제조 방법은 기판 상부에 제1희생막, 제1지지막, 제2희생막 및 제2지지막을 적층하는 단계; 상기 제1지지막이 노출되는 타겟으로 상기 제2지지막 및 제2희생막을 식각하는 단계; 상기 제1지지막을 식각하면서 식각된 상기 제2희생막의 식각면을 수직프로파일로 바꾸는 단계; 상기 제1희생막을 식각하여 수직프로파일을 갖는 오픈부를 형성하는 단계; 상기 오픈부의 측벽 및 하부면을 따라 하부전극을 형성하는 단계; 및 상기 제1 및 제2희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1희생막 및 제2희생막은 산화물질을 포함하고, 상기 제1지지막 및 제2지지막은 질화물질을 포함하되, 상기 제1지지막 및 제2지지막은 PE(Plasma Enhanced) 질화막을 포함하는 것을 특징으로 한다.
또한, 상기 제2지지막은 상기 제1지지막보다 두껍게 형성하고, 상기 제1지지막은 제2지지막보다 식각속도가 느린 물질막으로 형성하며, 상기 제1지지막은 제2지지막보다 밀도가 높은 물질막으로 형성하는 것을 특징으로 한다.
또한, 상기 제1지지막을 식각하는 단계는, 이온 스캐터링이 발생하는 조건으로 진행하는 것을 특징으로 한다.
또한, 제1 및 제2희생막을 제거하는 단계는 딥아웃(Dip out) 공정으로 진행하고, 상기 제1 및 제2희생막을 제거하는 단계 후, 상기 하부전극을 포함하는 전체면을 따라 유전막 및 상부전극을 적층하는 단계를 더 포함하는 것을 특징으로 한다.
본 기술은 복수의 지지막을 적용하여 딥 아웃 공정시 하부전극의 구부러짐 또는 기울어짐 현상을 방지하는 효과가 있다.
또한, 본 기술은 지지막 식각시 희생막의 수직 프로파일을 확보하여 결과적으로 수직 프로파일을 갖는 캐패시터를 형성하는 효과가 있다.
도 1a 내지 도 1h는 본 실시예예 따른 반도체 장치의 캐패시터 제조 방법의 일예를 설명하기 위한 공정 단면도.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 본 실시예예 따른 반도체 장치의 캐패시터 제조 방법의 일예를 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 층간절연막(11)을 형성한다. 반도체 기판(10)은 실리콘함유재료를 포함하며, 예를 들어, 실리콘 기판 또는 실리콘저마늄기판 등을 포함할 수 있다. 층간절연막(11)은 BPSG(Boron Phosphorus Silicate Glass)막 등의 실리콘산화물을 포함할 수 있다. 도시하지 않았으나, 층간절연막(11) 형성 전에 반도체 기판(10) 상에는 트랜지스터 및 배선을 형성하는 공정이 더 수행될 수도 있다.
이어서, 층간절연막(11)을 관통하는 복수의 콘택플러그(12)를 형성한다. 콘택플러그(12)는 층간절연막(11)에 형성된 콘택홀(도시생략)을 통해 반도체 기판(10)에 형성된 불순물영역(도시생략)에 연결될 수 있다. 콘택플러그(12)는 콘택홀 내부에 도전막을 형성한 후 층간절연막(11)의 상부면이 노출되도록 평탄화하여 형성할 수 있다. 콘택플러그(12)는 금속막, 금속질화막, 귀금속막, 내열금속막 및 폴리실리콘 등으로 이루어진 그룹 중에서 선택된 어느 하나의 단층 또는 둘 이상의 적층구조를 포함할 수 있다.
이어서, 콘택플러그(12)를 포함한 층간절연막(11) 상에 식각정지막(13)을 형성한다. 식각정지막(13)은 절연물질을 포함할 수 있으며, 일예로 식각정지막(13)은 실리콘질화물 등의 질화물을 포함할 수 있다.
이어서, 식각정지막(13) 상에 제1희생막(14), 제1지지막(15), 제2희생막(16), 제2지지막(17) 및 제3희생막(18)을 적층한다. 희생막(14, 16, 18)은 하부전극(또는 스토리지노드)을 위한 오픈부를 정의하기 위해 제공되는 물질이다. 희생막(14, 16, 18)은 식각정지막(13)과의 식각선택비가 높은 물질을 포함한다. 또한, 희생막(14, 16, 18)은 습식식각을 통해 용이하게 제거될 수 있는 물질을 포함한다. 일예로, 희생막(14, 16, 18)은 산화물질을 포함할 수 있다.
특히, 제1희생막(14)은 단층구조 또는 적층구조로 형성할 수 있다. 예컨대, 제1희생막(14)은 TEOS(Tetra Ethyle Ortho Silicate)막 및 PSG(Phosphorus Silicate Glass)막의 적층구조를 포함할 수 있고, PSG막을 대신하여 BPSG막, HARP(High Aspect Ratio Process, O3와 TEOS로 구성)막 등을 적용하거나, 혹은 이들의 적층구조를 적용할 수 있다. 제2희생막(16)은 제1희생막(14)보다 밀도가 높은 산화막으로 형성할 수 있다. 예컨대, 제2희생막(16)은 HDP(High Density Plasma)산화막 또는 HD TEOS(예컨대, BPSG막, LTO막, SiOx막, TEOS막, MTO막 또는 HTO막 등과 같은 CVD 산화물)막을 포함할 수 있다.
지지막(15, 17)은 후속 딥아웃 공정시 하부전극의 쓰러짐을 방지하기 위한 것으로, 희생막(14, 16, 18)에 대해 식각선택비가 높은 물질을 포함할 수 있다. 지지막(15, 17)은 예컨대 질화물질을 포함할 수 있으며, 특히 밀도 조절이 용이한 PE(Plasma Enhanced) 질화막을 포함할 수 있다.
특히, 제1지지막(15)과 제2지지막(17)은 밀도가 서로 다른 질화막을 형성할 수 있으며, 이때 제1지지막(15)은 제2지지막(17)보다 밀도가 더 큰 질화막으로 형성할 수 있다. 즉, 제1지지막(15)은 제2지지막(17)보다 식각속도가 느린 질화막으로 형성할 수 있다. 또한, 제2지지막(17)은 제1지지막(15)보다 두껍게 형성할 수 있다.
제2지지막(17)은 후속 딥아웃 공정에서 하부전극의 쓰러짐 방지 외에 후속 오픈부 형성을 위한 식각공정에서 제2희생막(16) 식각시 보잉(bowing)을 방지하는 역할을 할 수 있다. 이를 위해, 제2지지막(17)은 제1지지막(15)보다 두껍게 형성하되 두께에 의해 식각마진이 감소하지 않도록, 제1지지막(15)보다 밀도가 작은 질화막으로 형성할 수 있다.
제1지지막(15)은 오픈부 형성시 경사 프로파일을 완화시켜 수직 프로파일을 확보하기 위해 식각을 나누어 진행할 때, 1차 식각의 식각정지막으로 사용된다. 이를 위해, 이온 스캐터링(Ion scattering)을 이용하여 제2희생막(16)의 경사 프로파일의 완화가 가능하도록 제2지지막(17)보다 밀도가 큰 질화막으로 형성하되, 제1지지막(15)을 식각하는 공정에서 제2희생막(16)의 과한 스캐터링으로 인한 보잉(bowing)이 발생하지 않도록 두께를 조절할 수 있다. 예컨대, 제1지지막(15)은 제2지지막(17)보다 낮은 두께로 형성할 수 있다.
이어서, 제3희생막(18) 상에 하드마스크패턴(19)을 형성한다. 하드마스크패턴(19)은 하부전극 형성을 위한 오픈부 영역이 정의되도록 패터닝하여 형성할 수 있다. 하드마스크패턴(19)은 희생막(14, 16, 18) 및 지지막(15, 17)을 식각할 수 있는 충분한 두께로 형성하고, 희생막(14, 16, 18) 및 지지막(15, 17)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 예컨대, 하드마스크패턴(19)은 실리콘함유 물질을 포함할 수 있고, 실리콘함유물질은 폴리실리콘막을 포함할 수 있다.
도 1b에 도시된 바와 같이, 하드마스크패턴(19)을 식각마스크로 제3희생막(18, 도 1a 참조), 제2지지막(17, 도 1a 참조) 및 제2희생막(16, 도 1a 참조)을 식각하여 1차 오픈부(20A)를 형성한다. 이하, 식각된 제3희생막(18), 제2지지막(17) 및 제2희생막(16)을 '제3희생막패턴(18A)', 제2지지막패턴(17A), 제2희생막패턴(16A)'이라고 한다.
1차 오픈부(20A)을 형성하기 위한 공정은 건식식각으로 진행할 수 있다. 또한, 1차 오픈부(20A)을 형성하기 위한 공정은 각각 식각선택비가 다른 제3희생막패턴(18A)을 형성하는 공정, 제2지지막패턴(17A)을 형성하는 공정 및 제2희생막패턴(16A)을 형성하는 공정에 따라 식각조건을 달리하여 진행할 수 있다. 즉, 제3 및 제2희생막패턴(18A, 16A)을 형성하기 위하여는 산화막을 식각하는 공정조건으로 진행하고, 제2지지막패턴(17A)을 형성하기 위하여는 질화막을 식각하는 공정조건으로 진행할 수 있다.
1차 오픈부(20A)는 제1지지막(15)이 노출되는 타겟으로 형성한다. 이때, 제1지지막(15)은 1차 오픈부(20A)를 형성하기 위한 식각정지막 역할을 한다.
한편, 1차 오픈부(20A) 형성을 위해 제2지지막패턴(17A)을 식각하는 공정에서 질화막 식각시 발생되는 폴리머(Polymer) 등에 의해 경사 프로파일('S')이 발생하며, 이러한 경사 프로파일은 하부층 즉, 제2희생막패턴(16A)을 식각하는 공정에서도 그대로 전사되어 결과적으로 1차 오픈부(20A)의 측면이 경사 프로파일을 갖는다. 더욱이, 이러한 경사 프로파일은 제2지지막패턴(17A)의 두께가 두꺼울수록 발생되는 폴리머의 양이 많아 짐에 따라 더욱 심화될 수 있다.
따라서, 후속 스토리지 노드 콘택홀의 바닥 선폭(Bottom Critical Dimension)을 확보하기 위해 1차 오픈부(20A)의 측면에 형성된 경사 프로파일('s')을 수직 프로파일(Vertical profile)로 바꿀 필요성이 있다.
이를 위해, 1차 오픈부(20A)을 형성한 후, 제1지지막(15)을 식각하는 공정에서 식각선택비 및 이온 스캐터링을 이용하여 1차 오픈부(20A) 하부 측면을 수직 프로파일로 변경하며, 이에 대하여는 도 1c 및 도 1d에서 자세히 설명하기로 한다.
도 1c에 도시된 바와 같이, 제1지지막(15A)을 식각한다. 이때, 제2희생막패턴(16A)의 측벽 즉, 식각면이 수직 프로파일('V')을 가질 수 있도록 이온 스캐터링(Ion Scattering)이 발생하는 조건으로 식각을 진행할 수 있다. 예컨대, 제1지지막(15A)은 반응성 이온 식각(RIE, Reflective Ion beam Etching) 방식으로 식각할 수 있다.
제1지지막(15A)을 식각하는 공정에서도 일정량의 폴리머가 발생할 수는 있으나, RIE 방식으로 식각을 진행하기 때문에 이온 스캐터링에 의해 폴리머가 제거되어 쌓이지 않으므로, 수직 프로파일의 형성이 가능하다. 더욱이, 제1지지막(15A)을 식각하는 과정에서 발생하는 폴리머는 제2희생막패턴(16B)의 측면이 과도식각되는 것을 방지하는 역할을 하여 보잉(Bowing)을 방지하는 역할을 할 수 있다.
계속해서, 도 1d에 도시된 바와 같이, 이온 스캐터링이 발생되는 조건으로 제1지지막(15A)을 모두 식각하면, 수직 프로파일을 갖는 제2희생막패턴(16B) 및 제1지지막패턴(15B)이 형성된다. 또한, 제1지지막패턴(15B) 상부 즉, 제2희생막패턴(16B) 역시 수직 프로파일을 갖는다.
도 1e에 도시된 바와 같이, 제1오픈부(20A) 하부의 제1희생막(14, 도 1d 참조) 및 식각정지막(13, 도 1d 참조)을 식각하여 오픈부(20)를 형성한다. 오픈부(20)는 하부전극이 형성되는 영역 즉, 스토리지 노드 콘택홀(20)이 된다. 식각된 제1희생막(14) 및 식각정지막(13)을 이하, '제1희생막패턴(14A)', 식각정지막패턴(13A)'이라고 한다. 스토리지 노드 콘택홀(20)을 형성하기 전에 제1오픈부(20A)의 하부 측면을 수직 프로파일로 변경함에 따라 제1희생막패턴(14A) 역시 수직 프로파일로 식각이 가능하다.
제1희생막(14, 도 1d 참조)을 식각하는 공정에서 제2지지막패턴(17A)이 식각배리어 역할을 할 수 있다. 또한, 식각공정에서 제2지지막패턴(17A)의 측벽이 일정부분 손실되어 경사가 완화될 수 있고, 제2희생막패턴(16B) 및 제1지지막패턴(15B)은 여전히 수직프로파일을 유지하므로, 수직프로파일을 갖는 스토리지 노드 콘택홀(20)이 형성될 수 있다.
도 1f에 도시된 바와 같이, 스토리지 노드 콘택홀(20)의 측벽 및 바닥부에 하부전극(21)을 형성한다. 하부전극(21)을 형성하는 공정은 스토리지 노드 콘택홀(20)을 포함하는 전면에 도전막을 형성하고, 스토리지 노드 콘택홀(20)에 의해 분리되도록 식각하는 공정으로 진행할 수 있다. 이때, 도전막의 식각은 화학적기계적연마(CMP) 공정을 포함할 수 있다. 하부전극(21)은 금속 혹은 금속 질화물을 사용하여 형성할 수 있다. 예를 들어, 상기 하부 전극막은 티타늄, 탄탈륨, 루테늄, 텅스텐, 알루미늄, 구리 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다.
도 1g에 도시된 바와 같이, 희생막패턴(14A, 16A, 18A)을 제거하여 실린더형 하부전극(21)을 형성한다. 희생막패턴(14A, 16A, 18A)을 제거하기 위해 습식식각 공정을 진행할 수 있다. 습식식각은 딥아웃(Dip out) 공정으로 진행할 수 있다. 딥아웃 공정은 HF 또는 BOE 용액을 사용하여 진행할 수 있다. 이때, 제1 및 제2지지막패턴(15B, 17A)가 존재하여 하부전극(21)의 중간부 및 상부를 잡아주기 때문에 하부전극(21)의 구부러짐 또는 기울어짐 현상을 방지할 수 있다.
희생막패턴(14A, 16A, 18A)이 제거됨에 따라 하부전극(21) 사이는 빈공간(22)이 형성된다. 희생막패턴(14A, 16A, 18A)을 제거하기 전에 원활한 공정 진행을 위해 일부 지지막패턴(17A, 15B)을 제거하는 공정을 진행할 수 있다.
도 1h에 도시된 바와 같이, 실린더형 하부전극(21)을 포함하는 전면에 유전막(23) 및 상부전극(24)을 형성하여 실린더형 캐패시터를 형성한다.
유전막(23)은 실리콘 산화물, 실리콘 질화물 또는 높은 유전 상수를 갖는 금속 산화물을 사용하여 형성할 수 있다. 상기 금속 산화물로는 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등이 사용될 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 유전막(23)은 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 통해 형성할 수 있다.
상부 전극(24)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 수행함으로써 형성할 수 있다. 한편, 상부 전극(24)은 도시된 것과는 달리, 유전막(23) 상에 박막의 형태로 형성될 수도 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 반도체 기판 11 : 층간절연막
12 : 콘택플러그 13 : 식각정지막
14 : 제1희생막 15 : 제1지지막
16B : 제2희생막패턴 17A : 제2지지막패턴
18A : 제3희생막패턴 19 : 하드마스크패턴
12 : 콘택플러그 13 : 식각정지막
14 : 제1희생막 15 : 제1지지막
16B : 제2희생막패턴 17A : 제2지지막패턴
18A : 제3희생막패턴 19 : 하드마스크패턴
Claims (13)
- 기판 상부에 제1희생막, 제1지지막, 제2희생막 및 제2지지막을 적층하는 단계;
상기 제1지지막이 노출되는 타겟으로 상기 제2지지막 및 제2희생막을 식각하는 단계;
상기 제1지지막을 식각하면서 상기 제2희생막의 식각면을 수직프로파일로 바꾸는 단계;
상기 제1희생막을 식각하여 수직프로파일을 갖는 오픈부를 형성하는 단계;
상기 오픈부의 측벽 및 하부면을 따라 하부전극을 형성하는 단계; 및
상기 제1 및 제2희생막을 제거하는 단계
를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제1희생막 및 제2희생막은 산화물질을 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제1지지막 및 제2지지막은 질화물질을 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제1지지막 및 제2지지막은 PE(Plasma Enhanced) 질화막을 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제2지지막은 상기 제1지지막보다 두껍게 형성하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제1지지막은 제2지지막보다 식각속도가 느린 물질막으로 형성하는 반도체 장치 제조 방법.
- 제1항에 있어서,
상기 제1지지막은 제2지지막보다 밀도가 높은 물질막으로 형성하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제1지지막을 식각하는 단계는,
이온 스캐터링이 발생하는 조건으로 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제1희생막 및 제2희생막은 밀도가 다른 물질막을 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제1희생막은 단층산화막 또는 다층산화막을 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제1 및 제2희생막을 제거하는 단계는,
딥아웃(Dip out) 공정으로 진행하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제2지지막을 적층하는 단계 후,
상기 제2지지막 상에 제3희생막을 형성하는 단계를 더 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제1항에 있어서,
상기 제1 및 제2희생막을 제거하는 단계 후,
상기 하부전극을 포함하는 전체면을 따라 유전막 및 상부전극을 적층하는 단계
를 더 포함하는 반도체 장치의 캐패시터 제조 방법.
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