KR20080088921A - 커패시터 제조 방법 - Google Patents

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Abstract

본 발명은 커패시터 제조 방법에 관한 것으로, 구체적으로는 저장 전극용 콘택 플러그를 구비한 하부 절연층 상부에 완충 산화막, 식각 배리어막, 커패시터 산화막, 제1 질화막 및 제1 산화막을 증착하는 단계; 상기 저장 전극용 콘택 플러그가 노출될 때까지 상기 적층 구조물을 식각하여 저장 전극 영역을 형성하는 단계; 상기 저장 전극 영역 표면에 하부 전극을 형성하는 단계; 상기 결과 구조물 표면에 제2 산화막을 증착하는 단계; 상기 제2 산화막을 블랭킷 식각하여, 패턴 밀도가 소한 영역의 커패시터 산화막을 노출시키고, 패턴 밀도가 밀한 영역의 제1 산화막을 노출시키는 단계; 상기 제1 산화막을 딥 아웃 공정으로 제거하는 단계; 및 상기 결과물에 대한 건식 식각 공정을 수행하여 적층 구조물을 모두 제거하는 단계를 포함하는 커패시터 제조 방법에 관한 것이다.

Description

커패시터 제조 방법{Method for Manufacturing Capacitor}
도 1a 및 도 1b는 종래 방법에 따라 제조된 커패시터의 하부 전극 단면도이다.
도 2는 종래 방법에 따른 커패시터 제조 공정 시에 하부전극 간에 발생한 리닝 현상이 관찰된 SEM 사진이다.
도 3a 내지 도 3g는 본 발명의 방법에 따른 커패시터 제조 방법을 도시한 공정 개략도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1, 21: 절연층 3, 23: 콘택 플러그
5, 25: 완충 산화막 7, 27: 식각 배리어막
9, 29: 제1 커패시터 산화막 11. 31: 제2 커패시터 산화막
13, 37: 하부 전극 19: 리닝 현상
33: 제1 질화막 35: 제1 산화막
39: 제2 산화막
A: 하부 전극 간 선폭이 좁은 영역
B: 하부 전극 간 선폭이 좁은 영역
본 발명은 커패시터 제조 방법에 관한 것이다.
근래 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가져야 한다. 이러한 요구에 부응하기 위하여 제조 원자는 낮으면서 집적도, 신뢰도 및 데이터를 액세스(access)하는 전기적 특성은 향상된 반도체 소자를 제조하기 위한 공정 설비나 공정 기술의 개발이 절실히 요구된다.
한편, 반도체 소자가 점차 고집적화되면서, 트랜지스터를 구성하는 게이트 라인의 길이(length)와 선폭(width), 게이트 라인의 유전막 두께 및 소오스/드레인의 접합 깊이(junction depth) 크기 등이 감소 되었고, 이에 따라, 주변 회로(peripheral)의 채널 영역의 면적도 감소 되었다.
특히, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 점점 어려워졌다. 이에, 커패시턴스 값을 증가시키기 위하여 유전 상수가 높은 물질을 사용하거나, 저장 전극의 높이를 높이거나, 커패시터의 표면적을 증가시키는 등 저장 전극의 구조를 개선하려는 연구가 꾸준히 이루어지고 있다. 그 해결책으로, 최근에는 커패시터의 내부 면적만 노드 면적으로 사용하는 컨케이브형(concave type)형 커패시터 구조에서 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더 형(cylinder type) 커패시터 구조를 보다 선호하고 있다.
이하, 첨부 도면을 참고로 종래 반도체 소자의 커패시터 제조 방법을 설명한다.
즉, 도 1a 및 도 1b는 3차원 실린더형 커패시터를 제조하기 위한 하부 전극 구조의 단면도를 나타낸 도면이다.
우선, 도 1a을 참조하면, 반도체 기판 상부에 하부 전극용 콘택 플러그(3)를 구비한 하부 절연층(1)을 형성하고, 그 상부 전면에 완충 산화막(5), 식각 배리어막(7) 및 저장 전극의 높이를 결정짓는 제1 및 제2 커패시터 산화막(9, 11)을 순차적으로 증착한다.
도 1b를 참조하면, 상기 제1 및 제2 커패시터 산화막(9, 11)을 건식 식각하여 하부 전극용 트렌치(미도시)를 형성한 다음, 상기 트렌치 내부에 하부 전극(13)을 형성한다.
이어서, 상기 제2 커패시터 산화막(11) 상부에 형성된 하부 전극(13)을 제거하여, 커패시터 산화막(11)을 노출한 다음, 결과물에 대해 습식 케미컬(wet chemical)을 이용한 습식-딥 아웃(wet-dip out) 공정을 수행하여 노출된 제1 및 제2 커패시터 산화막(9, 11)을 모두 제거한다.
상기 하부 전극을 포함하는 결과물 전면에 고온 조건 하에서 커패시터 유전체층을 증착하여 커패시터를 제조한다.
하지만, 종래 방법의 경우 상기 습식-딥 아웃 공정 중에 하부전극 사이로 스며들었던 수분이 상기 고온의 커패시터 유전체 증착 시에 건조되면서 하부 전극 간 표면 장력을 발생시킨다. 그 결과, 하부 전극이 붕괴하는 리닝(leaning) 현상(19)이 유발되어 브리지가 발생한다(도 2 참조).
이를 개선하기 위하여, 하부 전극 간 선폭을 증가시키는 경우 오히려 커패시턴스가 감소하게 되고, 커패시턴스를 향상시키기 위하여 하부 전극의 높이를 증가시키는 경우 하부 전극의 에스펙스비가 증가하여 저장 전극 리닝 현상이 다시 유발된다. 즉, 상기 리닝 현상은 소자의 크기 축소에 따른 커패시터 간 선폭 축소, 커패시터 바닥 선폭 축소 또는 커패시터 높이 증가 등에 의해 더욱 심화하며, 소자의 특성 및 신뢰성을 저하한다.
본 발명은 상기와 같은 문제점을 개선하기 위하여 제공된 발명으로서, 하부 전극 상부를 질화막 및 산화막으로 연결한 다음, 후속 공정을 수행함으로써, 커패시터 유전체층을 증착 시에 하부 전극의 리닝 현상을 개선할 수 있는 커패시터 제조 방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여, 본 발명에서는
저장 전극용 콘택 플러그를 구비한 하부 절연층 상부에 완충 산화막, 식각 배리어막, 커패시터 산화막, 제1 질화막 및 제1 산화막을 증착하는 단계;
상기 저장 전극용 콘택 플러그가 노출될 때까지 상기 적층 구조물을 식각하여 저장 전극 영역을 형성하는 단계;
상기 저장 전극 영역 표면에 하부 전극을 형성하는 단계;
상기 결과 구조물 표면에 제2 산화막을 증착하는 단계;
상기 제2 산화막을 블랭킷 식각하여, 패턴 밀도가 소한 영역의 커패시터 산화막을 노출시키고, 패턴 밀도가 밀한 영역의 제1 산화막을 노출시키는 단계;
상기 제1 산화막을 딥 아웃 공정으로 제거하는 단계; 및
상기 결과물에 대한 건식 식각 공정을 수행하여 적층 구조물을 모두 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명하기로 한다. 그러나 본 실시예가 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위하여 과장되게 표현된 부분이 있을 수 있으며, 도면상에서 동일 부호로 표시된 요소는 동일 요소를 의미한다.
도 3a 내지 도 3f는 본 발명의 커패시터 제조 방법을 이용하는 실시 형태에 따른 반도체 소자의 3차원 실린더형 커패시터 제조 공정을 나타낸 공정 개략도이다.
도 3a를 참조하면, 트랜지스터(미도시) 및 비트라인(미도시) 등의 반도체 회로가 형성된 반도체 기판 상부에 저장 전극용 콘택 플러그(23)를 구비한 하부 절연층(21)을 형성한다.
상기 하부 절연층(21) 상부에 완충 산화막(25), 식각 배리어인 질화막(27)과 하부 전극의 높이를 결정짓는 제1 커패시터 산화막(29) 및 제2 커패시터 산화막(31)을 증착한다.
이때, 상기 커패시터 산화막은 포스포 실리카 글라스(phosphosilica glass; PSG), 플라즈마 강화 테트라 에틸옥시실리케이트 글라스(plasma enhanced tetra ethyl oxysilicate glass; PE-TEOS), 및 이들의 적층 구조로 형성할 수 있다.
상기 제2 커패시터 산화막(31) 상부에 제1 질화막(33) 및 제1 산화막(35)을 증착하여 적층 구조물을 형성한다.
이때, 상기 제1 질화막은 화학기상증착(chemical vapor deposition; CVD)법을 이용한 LP(low pressure)-질화막을 이용하여 형성하며, 상기 제2 커패시터 산화막 상부로부터 200∼500Å 두께로 증착한다.
또한, 상기 제1 산화막은 PSG 또는 PE-TEOS를 이용하여, 제1 질화막 상부로부터 500∼1500Å 두께로 증착한다.
도 3b를 참조하면, 상기 저장 전극용 콘택 플러그(23)가 노출될 때까지 상기 적층 구조물을 식각하여 커패시터용 트렌치(미도시)를 형성한 다음, 상기 트랜치 내부에 Ti/TiN 증착하여 하부 전극(37)을 형성한다.
도 3c는 상기 하부 전극이 형성된 결과물 전면에 대해 에치백 식각 공정을 수행한 결과물을 도시한다.
즉, 상기 식각 공정은 제1 질화막(33)이 노출될 때까지 제1 산화막(35)과 하부 전극의 상부면을 식각하여 분리된 하부 전극(37)을 형성한다.
상기 에치백 식각 공정 후, 식각 잔여물을 제거하기 위하여 결과물 전면에 세정 공정을 수행한다. 이때, 상기 식각 공정 및 세정 공정에 의해 상기 제1 산화막(35)은 총 두께에서 약 500∼600Å정도 손실된다.
도 3d는 상기 결과물 표면을 따라 제2 산화막(39)을 증착하는 공정 단면도를 도시한다.
이때, 상기 제2 산화막은 언도프드 실리콘 글라스(Undoped Sicon Glass)막, 언도프드 실리콘 글라스(Undoped Sicon Glass) 막, BPSG (borophosphosilicate glass), PSG (phosphosilicate glass), FSG (fluorosilicate glass) 또는 이들의 적층막을 이용하여 증착한다.
이때, 아스펙트비가 높은 패턴 밀도가 밀한 영역에서는 제2 산화막이 균일하게 매립되지 못하여 제1 질화막 상부에서부터 300∼500Å 두께로 두껍게 과도 증착된다. 반면, 아스펙트비가 낮은 패턴 밀도가 소한 저장 전극 선폭이 넓은 영역에서는 제2 산화막이 100∼150Å 두께로 균일하게 매립된다.
도 3e를 참조하면, 상기 결과물에 대한 블랑킷 식각 공정을 수행한다.
상기 식각 공정은 500∼1000mT 의 고압력 하에서, 500∼1000Watt의 낮은 파워로 수행된다.
그 결과, 패턴 밀도가 밀한 영역에 두껍게 증착된 제2 산화막을 제거하는 동안, 패터 밀도가 소한 영역에 얇게 증착된 제2 산화막뿐만 아니라, 그 하부에 위치한 제1 질화막까지 모두 제거되어 선폭이 좁은 영역의 제2 커패시터 산화막(31)이 노출된다. 또한, 상기 블랑킷 식각 공정 조건을 적절히 조절하여 트랜치 내부 하측에 형성된 하부 전극은 손상되지 않도록 한다.
도 3f를 참조하면, 상기 결과물에 대한 습식 케미컬을 이용한 습식-딥 아웃 공정 수행하여 패턴 밀도가 소한 영역에서 노출된 제2 커패시터 산화막(31), 제1 커패시터 산화막(29), 식각 배리어 질화막(27) 및 완충막을 모두 제거한다.
이때, 상기 습식 딥 아웃 공정 시에 패턴 밀도가 밀한 영역에서는 하부 전극 상부에 남아있던 제1 질화막(33)이 배리어막으로 작용하여 습식 딥 아웃 공정을 수행하는 동안 커패시터 산화막(31) 등이 제거되는 것을 방지한다.
상기 습식-딥 아웃 공정은 5% HF 수용액(HF:DI 수용액 = 1:20)과 같은 BOE(Buffered Oxide Etchant) 용액을 이용하여 수행된다. 바람직하게, 상기 습식-딥 아웃 공정은 상기 BOE 수용액 내에 기판을 20분~1시간 동안 침지하는 습식 식각 공정과, 증류수와 알코올을 이용해 린스하는 공정과, 건조시키는 공정을 포함한다.
이어서, 상기 결과물에 대한 에치백 식각 공정을 수행하여, 상기 패턴 밀도가 소한 영역에 노출된 제1 질화막을 제거하여 커패시터 산화막을 노출시킨다.
이때, 상기 에치백 식각 공정은 불소 가스를 베이스로 산소(O2) 및 아르곤(Ar)를 가스를 포함한 식각 가스를 이용하여 수행된다.
도 3g를 참조하면, 상기 결과물에 대하여 O2가스를 이용한 건식 식각 공정을 수행하여 상기 제1 질화막과 남아 있던 커패시터 산화막을 모두 제거함으로써, 리닝 현상이 발생하지 않은 수직의 하부 전극을 형성한다.
종래 실린더형 커패시터 형성 방법의 경우, 커패시터 산화막이 형성된 하부 전극에 대해 습식-딥 아웃 공정을 수행하기 때문에, 습식 식각 용액의 표면 장력에 의해 선폭이 좁은 부분에서 하부전극이 쓰러지는 리닝 현상이 발생한다.
하지만, 전술한 바와 같이 본원 발명에서는 간단한 공정에 의해 형성된 질화막이 하부 전극 상층부를 서로 연결하는 지지대 역할을 수행하기 때문에 후속 공정 수행 시에도 선폭이 좁은 부분의 하부전극 간에 표면 장력이 발생하는 것을 막는다. 더욱이, 상기 질화막은 표면 장력이 존재하지 않는 가스를 사용하는 후속 건식 식각 공정으로 제거가 용이한다. 따라서, 본원 발명의 방법을 이용한 커패시터 제조 공정 시에는 하부전극의 리닝 현상은 발생하지 않는다. 그 결과, 본 발명의 방법에 의해 반도체 공정 안정화와 원하는 정전용량을 확보할 수 있는 커패시터를 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 방법은, 선폭이 좁은 영역에 형성된 하부 전극의 상부를 질화막으로 연결한 후, 후속 공정을 수행함으로써 하부 전극의 리닝 현상을 방지할 수 있고, 이에 따라 신뢰성 있는 반도체 소자를 제조할 수 있다.

Claims (7)

  1. 저장 전극용 콘택 플러그를 구비한 하부 절연층 상부에 완충 산화막, 식각 배리어막, 커패시터 산화막, 제1 질화막 및 제1 산화막을 증착하는 단계;
    상기 저장 전극용 콘택 플러그가 노출될 때까지 상기 적층 구조물을 식각하여 저장 전극 영역을 형성하는 단계;
    상기 저장 전극 영역 표면에 하부 전극을 형성하는 단계;
    상기 결과 구조물 표면에 제2 산화막을 증착하는 단계;
    상기 제2 산화막을 블랭킷 식각하여, 패턴 밀도가 소한 영역의 커패시터 산화막을 노출시키고, 패턴 밀도가 밀한 영역의 제1 산화막을 노출시키는 단계;
    상기 제1 산화막을 딥 아웃 공정으로 제거하는 단계; 및
    상기 결과물에 대한 건식 식각 공정을 수행하여 적층 구조물을 모두 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 커패시터 산화막은 포스포 실리카 글라스(PSG) 또는 플라즈마 강화 테트라 에틸 옥시 실리케이트 글라스(PE-TEOS)인 것을 특징으로 하는 커패시터 제조 방법.
  3. 제1항에 있어서,
    상기 제1 질화막은 화학기상증착(chemical vapor deposition; CVD)법을 이용한 LP(low pressure)-질화막인 것을 특징으로 하는 커패시터 제조 방법.
  4. 제1항에 있어서,
    상기 제1 질화막은 제2 커패시터 산화막 상부로부터 200∼500Å 두께인 것을 특징으로 하는 커패시터 제조 방법.
  5. 제1항에 있어서,
    상기 제1 산화막은 포스포 실리카 글라스(PSG) 또는 플라즈마 강화 테트라 에틸 옥시 실리케이트 글라스인 것을 특징으로 하는 커패시터 제조 방법.
  6. 제1항에 있어서,
    상기 제1 산화막은 제1 질화막 상부로부터 500∼1500Å 두께인 것을 특징으로 하는 커패시터 제조 방법.
  7. 제1항에 있어서,
    상기 제2 산화막은 USG(Undoped Sicon Glass), BPSG(borophosphosilicate glass), PSG(phosphosilicate glass), FSG(fluorosilicate glass) 및 이들의 적층막으로 이루어진 군으로부터 선택된 것을 특징으로 하는 커패시터 제조 방법.
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* Cited by examiner, † Cited by third party
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