JP2011249583A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】D−RAMのキャパシタを形成するシリンダのドライエッチ加工において、従来技術の製造方法ではアスペクト比が高いシリンダやコンタクトの形状がボーイング形状となり隣接するホール間ショートの問題やホール内に形成する電極成膜のカバレッジ異常などの問題が発生する。
【解決手段】本発明ではシリコン酸化膜4aにコンタクトホールを形成する際にボーイングが発生する部分にLow−k膜の炭化シリコン酸化膜5を挿入して積層構造とし、ドライエッチでシリコン酸化膜4aのエッチング速度に対し、炭化シリコン酸化膜5のエッチング速度が1/5〜1/10と遅い条件にすることでボーイング形状の抑制を可能にした。
【選択図】図1
【解決手段】本発明ではシリコン酸化膜4aにコンタクトホールを形成する際にボーイングが発生する部分にLow−k膜の炭化シリコン酸化膜5を挿入して積層構造とし、ドライエッチでシリコン酸化膜4aのエッチング速度に対し、炭化シリコン酸化膜5のエッチング速度が1/5〜1/10と遅い条件にすることでボーイング形状の抑制を可能にした。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、詳しくは高アスペクト比のホール形成に係わる半導体装置の製造方法に関する。
半導体装置では、上層と下層間を配線するためコンタクトホール形成などにはHARC(High Aspect Ratio Contact)ドライエッチング技術が用いられる。
近年、DRAM(Dynamic Random Access Memory)などの半導体記憶装置では、キャパシタの容量を増やすため下部電極を3次元構造のシリンダ状とし、このシリンダの高さを高くして表面積を増やす手法が用いられる。このシリンダの形成には、型材となる絶縁膜、通常はシリコン酸化膜に、HARC加工のドライエッチングで深孔を形成し、深孔内に導電膜を成膜することで形成されるが、装置の微細化に伴いアスペクト比(ホール開口径と深さの比)が大きくなると、深孔の加工形状はボーイングと呼ばれる形状異常となる問題がある。アスペクト比は15以上に大きくなると急激にボーイング形状が悪化することが知られている。
このボーイングの問題について図7を用いて説明する。
(a):半導体基板上の第二層間絶縁膜201の接続孔内にプラグ202を形成した後、エッチングストッパとなるシリコン窒化膜203、及び厚さ3μmのシリコン酸化膜からなる第三層間絶縁膜204を形成する。次に、厚さ0.5μmのアモルファスシリコンをCVD法により形成した後、リソグラフィとドライエッチング法により、開口の直径0.2μmのハードマスク205を形成する。
(a):半導体基板上の第二層間絶縁膜201の接続孔内にプラグ202を形成した後、エッチングストッパとなるシリコン窒化膜203、及び厚さ3μmのシリコン酸化膜からなる第三層間絶縁膜204を形成する。次に、厚さ0.5μmのアモルファスシリコンをCVD法により形成した後、リソグラフィとドライエッチング法により、開口の直径0.2μmのハードマスク205を形成する。
(b):例えば、C5F8とO2を主たるガスとし(ArやCHF3などのガスを添加する場合もある)、圧力13.3Pa(100mTorr)、プラズマパワー1200Wの条件で、第三層間絶縁膜204を1μm程度エッチングした状態を示している。ハードマスク205の肩の部分が削れて傾斜がつき始める。この段階では孔はほぼ垂直でボーイングは発生していない。
(c):さらにエッチングを進めて、深さ2μm程度までエッチングした状態を示している。ハードマスク205の肩はさらに削れ、傾斜面が拡大し、ボーイング206が発生し始める。シリコン酸化膜のドライエッチングは、プラズマ中に生成されるイオンでシリコン酸化膜のSiとOの結合を切断し、FとSiを反応させることにより揮発性を有するSiF4として除去することにより進行する。エッチングに寄与する主なエッチャントはFイオンである。Fイオンは、プラズマのセルフバイアス若しくは意図的に印加されたバイアスでプラズマと基板の間に生じる電位差によって加速され、基本的には基板に垂直に入射するが、エッチングの進行と共にハードマスク205の肩に生じる傾斜で反跳され、斜め入射するFイオンも増加する。この反跳Fイオンが開口部近傍のシリコン酸化膜側壁をエッチングしてしまうためにボーイングが生じると考えられる。この現象は、従来の比較的浅い孔(例えば、(b)に示す程度の深さ)では問題にならなかったが、より微細化するために開口部の径が小さくなり、またキャパシタとしての容量を確保するために孔を深くするほど顕著に現れるようになってきた。
(d):深孔のエッチングが完了し、プラグ202が露出した状態を示している。ボーイングのために孔内部で隣接する各々の孔の最少隔壁L2は、マスク寸法(設計寸法)L1よりも短くなっている。
(e):下部電極となる厚さ40nmの多結晶シリコン207をCVD法により形成した状態を示している。
(f):深孔内部を、例えばホトレジスト等の充填材208で充填した後、孔部以外の表面に露出している多結晶シリコン207を除去した状態を示している。この除去にはCMP法(Chemical Mechanical Polishing)やドライエッチング法を用いることができる。後者のドライエッチングには、例えばCl2(塩素)とO2を主たるガスとし(HBrなどのガスを添加する場合もある)、圧力1.3Pa(10mTorr)、プラズマパワー100Wの条件などを用いる。
(g):酸素プラズマ等の方法により深孔内の充填材208を除去した状態を示している。この段階でHSG(Hemispherical Grain)を形成し、誘電体及び上部電極を形成してキャパシタとすることもある。HSGを設ける場合には、多結晶状態ではなく、非晶質状態でシリコンを成膜する必要がある。
(h):電極面積を拡大するために、フッ酸を含む溶液により深孔外側の第三層間絶縁膜204をエッチング除去した状態を示している。
(i):CVD法により、誘電体209を形成した状態を示している。
(j):窒化チタンからなる上部電極210をCVD法により形成し、キャパシタを構成した状態を示している。深孔形成時のボーイング形状を反映して、孔の内外部に多数の空隙が生じる。
(i):CVD法により、誘電体209を形成した状態を示している。
(j):窒化チタンからなる上部電極210をCVD法により形成し、キャパシタを構成した状態を示している。深孔形成時のボーイング形状を反映して、孔の内外部に多数の空隙が生じる。
上記従来技術においては、異方性ドライエッチングで形成する孔が深くなることによって必然的に発生するボーイング形状により、孔の内部の最少隔壁幅L2が設計寸法L1より小さくなってしまうため、余裕を大きくとらなければならず、微細化が困難となる場合がある。
また、より大きなキャパシタ容量を得るために下部電極の周囲の層間絶縁膜を除去すると、ボーイング形状を反映して下部電極が基板表面に対して垂直にならないため、その後の工程で、下部電極の上部開口が塞がるまで上部電極を形成しても、下部電極の内外部の至るところに空隙が発生してしまい、機械的応力に対して極めて脆弱な構造になってしまう(図6(j)参照)。具体的には、キャパシタを構成する上部電極自身の応力、キャパシタ形成後の配線形成工程における絶縁膜の応力、パッケージに組み込む場合のモールド樹脂による応力などの影響を受けやすくなる。このため、キャパシタ形成後の品質テストでは満足されるキャパシタ特性が得られても、パッケージに組んだ後の製品出荷前段階のテストでは歩留りが著しく低下する問題が発生する。
ボーイング形状を解決する方法として、特許文献1(特開2002−110647号公報)のようにHARCドライエッチの条件にてボーイング形状を抑制する手段があり、ボーイングが発生する部分はデポジションの弱いエッチング条件(酸素を含むエッチャントガス)を用い、ホールの深い部分はデポジションの強い条件を用いた、エッチング条件をマルチステップ化してボーイングを抑制するものである。また、特許文献2(特開2004−335526号公報)のように、HARCの加工方法について、シリコン酸化膜のドライエッチングでボーイングが発生しない深さで一旦止めて、シリコン酸化膜よりエッチング速度の遅い膜(例えば、シリコン窒化膜)を側壁保護膜と使用して、深いコンタクトホールを形成する方法などがある。
一方、特許文献3(特開2002−43437号公報)では、相対的に下層をなす下層シリコン酸化膜のエッチング速度が上層をなす上層シリコン酸化膜のエッチング速度に比べて相対的に速いように上下層シリコン酸化膜、特に上層に通常のプラズマ酸化膜を用い、下層にBPSG膜を用いることで、2.6μm又は3.6μm厚みのシリコン酸化膜には上部幅と下部幅の変化がほぼないストレージノードホールが形成されるとされている。
特許文献1に開示されているように、深孔を形成するドライエッチング条件を細かく調整することにより、プラズマの状態を変化させ、プラズマが有するエッチング性と有機物の堆積性を利用し、それらの状態を条件制御で交互に繰り返し、ボーイングを抑える方法では、実際には、深孔の内部でこれらの状態を制御するのは極めて困難で、深孔形成という本来の目的を達成できなくなる問題の発生が懸念される。特に、高アスペクト比の深孔ではエッチング深さが所望の深さまで達しない、いわゆるエッチストップという現象が発生する。また、特許文献3の方法は、スロップエッチというデポ物の堆積によりホール形状が先細りとなるのを解決するもので、反跳Fイオンなどの影響によるボーイング形状には十分に対応できない場合がある。
このように、従来技術の製造方法でアスペクト比の高いシリンダホールやコンタクトホール等の深孔をドライエッチで形成するとボーイング形状となり、隣接するホール間ショートの問題やホール内に形成する電極成膜のカバレッジ異常などの問題が発生する。そのため、本発明では高アスペクト比のホール形成においてボーイング形状を抑制することが可能な半導体装置の製造方法を提供する。
本発明ではシリコン酸化膜に深孔を形成する際に、ボーイングが発生する部分にLow−k膜と呼ばれる低誘電率絶縁膜を挿入して積層構造とする。
すなわち、本発明の一実施形態によれば、
半導体基板上の絶縁層に深孔をドライエッチング法で形成する工程を含む半導体装置の製造方法であって、
前記絶縁層がシリコン酸化膜中に、該シリコン酸化膜とエッチング特性が異なる低誘電率膜が挿入された積層構造を有し、
前記低誘電率膜は、前記シリコン酸化膜を単独で前記深孔を所定条件のドライエッチング法で形成した際にボーイングが形成される領域に挿入されており、
前記所定条件による前記シリコン酸化膜のエッチングの際に、前記低誘電率膜のエッチング速度は、前記シリコン酸化膜のエッチング速度より遅いことを特徴とする半導体装置の製造方法が提供される。
半導体基板上の絶縁層に深孔をドライエッチング法で形成する工程を含む半導体装置の製造方法であって、
前記絶縁層がシリコン酸化膜中に、該シリコン酸化膜とエッチング特性が異なる低誘電率膜が挿入された積層構造を有し、
前記低誘電率膜は、前記シリコン酸化膜を単独で前記深孔を所定条件のドライエッチング法で形成した際にボーイングが形成される領域に挿入されており、
前記所定条件による前記シリコン酸化膜のエッチングの際に、前記低誘電率膜のエッチング速度は、前記シリコン酸化膜のエッチング速度より遅いことを特徴とする半導体装置の製造方法が提供される。
シリンダ形成に代表されるHARCドライエッチでのボーイング形状を抑制することで、隣接するシリンダ間のショート防止やシリンダ内に形成する電極の成膜異常などの問題を防止することができる。
本発明は高アスペクトのホール(深孔)の形成において、ボーイング形状を抑制するものである。具体的な適用例としては、D−RAMの記憶素子となるシリンダの形成やキャパシタ形成後に下層の配線と上層の配線の導通をとるコンタクトホールの形成に利用できる。
低誘電率(Low−k)の絶縁膜とは、通常のシリコン酸化膜の比誘電率3.8〜4.3程度と比較して、低い比誘電率を有する絶縁膜であり、具体的には有機シリカガラス系や有機ポリマー系、SiOF系、ポーラス有機ポリマー系などが挙げられる。特に、本発明では有機シリカガラス系の比誘電率が3.0〜3.2の炭化シリコン酸化膜(SiOC)をCVD法で形成し、シリコン酸化膜を単独で形成し、所定条件でドライエッチングした際にボーイングが発生する部分に挿入した構造とした。低誘電率絶縁膜下のシリコン酸化膜の上記所定条件のドライエッチングでは低誘電率膜のエッチング速度がシリコン酸化膜のエッチング速度に対し、遅くなるものを選択することで、ボーイング形状の抑制を可能にした。特に、炭化シリコン酸化膜のエッチング速度は、上記所定条件のドライエッチングではシリコン酸化膜のエッチング速度の1/5〜1/10に遅くすることができる。
発明の実施形態例について図1を参照して詳細を説明する。
まず、図1(a)に示すように絶縁層1にプラグ2形成後にシリコン窒化膜3を成膜する。シリコン窒化膜3はシリンダホールを形成するドライエッチングのストッパー膜となる。さらにシリンダホールの形成膜となるシリコン酸化膜4a、Low−k膜である炭化シリコン酸化膜(SiOC)5及びシリコン酸化膜4bの積層膜を成膜する。上層のシリコン酸化膜4bはシリンダ酸化膜ドライエッチングのマスクとなるアモルファスカーボン膜6の加工をO2系エッチングガスで行うが、炭化シリコン酸化膜(SiOC)5が露出していると膜質変化などの問題があるため、Low−k膜のダメージ防止の目的がある。また、炭化シリコン酸化膜5は、シリコン酸化膜のみの構造の場合に所定条件でドライエッチングを行うとボーイングが発生する領域に挿入する。
まず、図1(a)に示すように絶縁層1にプラグ2形成後にシリコン窒化膜3を成膜する。シリコン窒化膜3はシリンダホールを形成するドライエッチングのストッパー膜となる。さらにシリンダホールの形成膜となるシリコン酸化膜4a、Low−k膜である炭化シリコン酸化膜(SiOC)5及びシリコン酸化膜4bの積層膜を成膜する。上層のシリコン酸化膜4bはシリンダ酸化膜ドライエッチングのマスクとなるアモルファスカーボン膜6の加工をO2系エッチングガスで行うが、炭化シリコン酸化膜(SiOC)5が露出していると膜質変化などの問題があるため、Low−k膜のダメージ防止の目的がある。また、炭化シリコン酸化膜5は、シリコン酸化膜のみの構造の場合に所定条件でドライエッチングを行うとボーイングが発生する領域に挿入する。
ボーイングが発生する領域は予備的なドライエッチングを試みることにより容易に把握することができる。例えば、図2に示すように、シリコン窒化膜3上にシリコン酸化膜4を単独で形成し、エッチングするとボーイング形状のホールが形成される。この時、最大径Dmaxとなる部分は、ホール深さH1の1/2(H2)よりも上の部分に形成される。低誘電率膜の挿入位置は、Dmaxとなる部分を含み、H2よりも上の部分であるH3の領域に形成される。H3の領域の厚みは、十分なボーイング防止が可能となるようにすればよいが、Dmaxとなる部分を中心として、ホール深さH1の1/5以上1/2未満の範囲であることが好ましい。図1に示す例では、100nm厚のシリコン窒化膜3上に1μm厚のシリコン酸化膜4a、700nmの炭化シリコン酸化膜5及び100nm厚のシリコン酸化膜4bを積層した構造を示している(ホール深さは1.9μm)。
アモルファスカーボン膜5及びリソグラフィの反射防止膜であるARL(Anti Reflection Layer)7を成膜後、リソグラフィを行ってレジストパターン8を形成する。ここでは、開口径80nmのホールパターンを形成した。
次に、図1(b)に示すようにレジストパターン8をマスクにARL(SiO2/SiON)7のエッチング及びARL(SiO2/SiON)7をマスクにアモルファスカーボン膜6をエッチングすることで、シリンダホールのドライエッチング用のマスクが形成される。
シリンダホールの形成方法は、図1(c)に示す炭化シリコン酸化膜5のドライエッチングと図1(d)に示すシリコン酸化膜4aのドライエッチングの2ステップで行う。
炭化シリコン酸化膜5のドライエッチングは、一般的なシリコン酸化膜のコンタクトホールのドライエッチング条件にN2、CHF3及びCH2F2ガスから選択される少なくとも1種を添加することで、シリコン酸化膜と同等のエッチング速度が得られる。
例えば、エッチング条件は
圧力:約6.7Pa(50mTorr)、
RF電力:1000W(60MHz)/2000W(2MHz)、
エッチングガス:C4F8/CH2F2/N2/Ar=10/20/50/500sccm
などを使用する。
圧力:約6.7Pa(50mTorr)、
RF電力:1000W(60MHz)/2000W(2MHz)、
エッチングガス:C4F8/CH2F2/N2/Ar=10/20/50/500sccm
などを使用する。
次に図1(d)に示したように、下層のシリコン酸化膜4aのドライエッチングを行うが、エッチング条件は、上記所定条件で実施する。上記所定条件では、炭化シリコン酸化膜5はシリコン酸化膜4に対して選択比が高くなる。例えば、エッチング条件を
圧力:約13.3Pa(100mTorr)、
RF電力:2000W(60MHz)/2500W(2MHz)、
エッチングガス:C4F6/O2/Ar=20/10/800sccm
とすると、炭化シリコン酸化膜5のエッチング速度はシリコン酸化膜4aに対して1/5〜1/10程度に抑えられる。
圧力:約13.3Pa(100mTorr)、
RF電力:2000W(60MHz)/2500W(2MHz)、
エッチングガス:C4F6/O2/Ar=20/10/800sccm
とすると、炭化シリコン酸化膜5のエッチング速度はシリコン酸化膜4aに対して1/5〜1/10程度に抑えられる。
次にシリコン窒化膜3のエッチングとアモルファスカーボン膜6の除去を行って、図1(e)に示したようにボーイングのないシリンダホール9が形成される。
上記の実施形態例によれば、シリンダホールのボーイングが発生する深さの領域にドライエッチング速度の遅い炭化シリコン酸化膜(SiOC膜)を設けているので、横方向のエッチングを抑制してボーイングのないほぼ垂直な側壁を有するシリンダホールを設けることができる。これにより、隣接するシリンダ間のショート防止やシリンダ内に形成する電極の成膜異常などの問題を防止することができる。
コンタクトホール(スルーホール)の場合には、図1のプラグ2の代わりに、配線層など導体層を配置してコンタクトホール(スルーホール)を形成する。
(適用例1)
次に、本発明に係わるDRAMの全体構成の概略について図3の断面模式図を用いて説明する。本実施例では、深孔内に形成した下部電極の内面のみをキャパシタとして用いるシリンダ型のキャパシタについて説明する。
次に、本発明に係わるDRAMの全体構成の概略について図3の断面模式図を用いて説明する。本実施例では、深孔内に形成した下部電極の内面のみをキャパシタとして用いるシリンダ型のキャパシタについて説明する。
p型シリコン基板101にnウエル102が形成され、その内部に第一のpウエル103が形成されている。また、nウエル102以外の領域に第二のpウエル104が形成され、素子分離領域105で分離されている。第一のpウエル103は複数のメモリセルが配置されるメモリアレイ領域を、第二のpウエル104は周辺回路領域を各々便宜的に示している。
第一のpウエル103には個々のメモリセルの構成要素でワード線となるゲートを備えたスイッチングトランジスタ106及び107が形成されている。トランジスタ106は、ドレイン108、ソース109とゲート絶縁膜110を介してゲート電極111で構成されている。ゲート電極111は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ107は、ソース109を共通としドレイン112、ゲート絶縁膜110を介してゲート電極111で各々構成されている。トランジスタはシリコン酸化膜からなる第一の層間絶縁膜113で被覆されている。
ソース109に接続するように第一の層間絶縁膜113の所定の領域にコンタクト孔を設け、多結晶シリコン114で孔を充填した後、チタン若しくはコバルトなどからなる金属シリサイド及び窒化チタンからなるバリヤ層115を形成し、バリヤ層115に接続するように窒化タングステン及びタングステンからなるビット線116が形成されている。ビット線116はシリコン酸化膜からなる第二の層間絶縁膜119で被覆されている。
トランジスタのドレイン108及び112に接続するように第一の層間絶縁膜113及び第二の層間絶縁膜119の所定の領域にコンタクト孔を設けた後シリコンで充填し、容量コンタクトプラグとなるシリコンプラグ120が形成され、その上面にチタン若しくはコバルトなどからなる金属シリサイド層121が形成されている。
金属シリサイド層121に接続するようにキャパシタが形成される。まず、第二の層間絶縁膜119の上面に、エッチングストッパー膜として機能するシリコン窒化膜からなる第三の層間絶縁膜122、シリコン酸化膜からなる第四の層間絶縁膜123、ボーイング防止膜として機能する炭化シリコン酸化膜(SiOC膜)からなる第五の層間絶縁膜124、炭化シリコン酸化膜124の保護膜として機能するシリコン酸化膜からなる第六の層間絶縁膜125が順次に形成される。上記、第六の層間絶縁膜125、第五の層間絶縁膜124、第四の層間絶縁膜123、第三の層間絶縁膜122を順次にドライエッチングすることにより、容量コンタクトプラグのバリヤ層121の上面を露出させるシリンダホール125aが形成される。バリヤ層121の上面に接続するようにシリンダホール125aの内面に下部電極126が形成されている。下部電極126の表面を含むメモリセル領域全面に容量絶縁膜127が形成されている。さらに、容量絶縁膜127の表面を覆ってメモリセル領域全体に上部電極128が形成されている。上記、下部電極126、容量絶縁膜127、上部電極128により個々のメモリセルに対応するキャパシタが構成されている。
下部電極126にはルテニウム(Ru)や窒化チタン(TiN)などの金属若しくは金属化合物を用いる。容量絶縁膜127には酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜、ストロンチウムチタン酸化膜(STO膜)などの単層若しくは積層膜を用いる。上部電極にはルテニウム、窒化チタン、タングステンなどからなる金属若しくは金属化合物の積層膜を用いる。キャパシタは、第七の層間絶縁膜129で被覆されている。
一方、第二のpウエル104には周辺回路を構成するトランジスタがソース109、ドレイン112、ゲート絶縁膜110、ゲート電極111からなって設けられている。ドレイン112に接続するように、第一の層間絶縁膜113の所定の領域にコンタクト孔が形成され、コンタクト孔の底部に露出したソース109およびドレイン112の表面にチタンもしくはコバルトからなる金属シリサイド116を形成した後、コンタクト孔を窒化チタン及びタングステンで充填しコンタクトプラグ117が形成されている。さらに、窒化タングステン及びタングステンからなる第一の配線層118が形成されている。該第一の配線層118の一部は、第二の層間絶縁膜119、第三の層間絶縁膜122、第四の層間絶縁膜123、第五の層間絶縁膜124、第六の層間絶縁膜125及び第七の層間絶縁膜129を貫通してスルーホールが形成される。さらに、スルーホールを充填した窒化チタン及びタングステンからなるビアプラグ130に接続して窒化チタン、アルミニウム、窒化チタンからなる第二の配線層131が形成されている。また、メモリセル領域に設けられたキャパシタの上部電極128は、一部の領域で周辺回路領域に引き出し配線132として引き出され、第七の層間絶縁膜129の所定の領域に形成されたスルーホールを充填した窒化チタン及びタングステンからなるビアプラグ133を介して、同じく第二の配線層134に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、DRAMが構成される。
キャパシタの形成方法として、図1に続く工程を図4に示す。
まず、図1(e)において形成したシリンダホール9内に下部電極となる厚さ20nmのTiN膜10をCVD法により形成する(図4(a))。
まず、図1(e)において形成したシリンダホール9内に下部電極となる厚さ20nmのTiN膜10をCVD法により形成する(図4(a))。
シリンダホール9内に例えばホトレジスト等の充填材(不図示)で充填し、孔部以外の表面に露出しているTiN膜10を除去した後(図4(b))、CVD法により、容量絶縁膜11を形成する(図4(c))。
最後にTiNからなる上部電極12をCVD法により形成し、キャパシタを構成する(図4(d))。
(適用例2)
本適用例では、下部電極の内面及び外側面をキャパシタとして用いるクラウン型のキャパシタ構造について図5を用いて説明する。適用例1の半導体装置と異なる点はキャパシタの構造だけであるので、キャパシタ構造についてのみ説明する。
本適用例では、下部電極の内面及び外側面をキャパシタとして用いるクラウン型のキャパシタ構造について図5を用いて説明する。適用例1の半導体装置と異なる点はキャパシタの構造だけであるので、キャパシタ構造についてのみ説明する。
図5に示すように、適用例1と同様に、上面に金属シリサイド層121を有する容量コンタクトプラグ120を形成する。その後、第二の層間絶縁膜119の上面に、エッチングストッパー膜として機能するシリコン窒化膜からなる第三の層間絶縁膜122、シリコン酸化膜からなる第四の層間絶縁膜123、ボーイング防止膜として機能する炭化シリコン酸化膜(SiOC膜)からなる第五の層間絶縁膜124、炭化シリコン酸化膜からなる第五の層間絶縁膜124の保護膜として機能するシリコン酸化膜からなる第六の層間絶縁膜125を順次に形成する。上記、第六の層間絶縁膜125、第五の層間絶縁膜124、第四の層間絶縁膜123、第三の層間絶縁膜122を順次にドライエッチングすることにより、容量コンタクトプラグのバリヤ層121の上面を露出させるシリンダホール125aが形成される。バリヤ層121の上面に接続するようにシリンダホール125aの内面に下部電極126が形成される。その後、下部電極126の周囲に形成されている第六の層間絶縁膜125、第五の層間絶縁膜124、第四の層間絶縁膜123はフッ化水素酸(HF)含有液を用いてウエットエッチングにより順次に除去する。この時、周辺回路領域を構成している第六の層間絶縁膜125、第五の層間絶縁膜124、第四の層間絶縁膜123がエッチングされないように、メモリセル領域を囲むように形成されているガードリング溝125c内を含む周辺回路領域を覆うようにホトレジスト等の保護膜を形成しておく。このウエットエッチングにより、下部電極126の周囲に形成されていた第六の層間絶縁膜125、第五の層間絶縁膜124、第四の層間絶縁膜123が除去され凹部125bが形成される。層間絶縁膜122はエッチングストッパーとして残存する。
この後、下部電極126の表面を含むメモリセル領域全面に容量絶縁膜127が形成される。さらに、容量絶縁膜127の表面を覆ってメモリセル領域全体に上部電極128が形成されている。上記、下部電極126、容量絶縁膜127、上部電極128により個々のメモリセルに対応するキャパシタが構成されている。
キャパシタの形成方法として、図1に続く工程を図6に示す。
まず、図1(e)において形成したシリンダホール9内に下部電極となる厚さ20nmのTiN膜10をCVD法により形成する(図6(a))。
まず、図1(e)において形成したシリンダホール9内に下部電極となる厚さ20nmのTiN膜10をCVD法により形成する(図6(a))。
次に、シリコン酸化膜4b、炭化シリコン酸化膜5、シリコン酸化膜4aは、フッ化水素酸(HF)含有液を用いてウエットエッチングにより順次に除去する(図6(b))。
CVD法により、容量絶縁膜11を形成する(図6(c))。
最後にTiNからなる上部電極12をCVD法により形成し、キャパシタを構成する(図6(d))。
CVD法により、容量絶縁膜11を形成する(図6(c))。
最後にTiNからなる上部電極12をCVD法により形成し、キャパシタを構成する(図6(d))。
本実施形態によれば、ボーイングの発生を抑制してシリンダホールを形成できるので、下部電極の内面及び外側壁をキャパシタとして用いるクラウン型のキャパシタ構造を構成しても下部電極の内外にボイドが発生することがなく、機械的強度を維持したまま、適用例1に比べて約2倍大きな容量を得ることができる。また、周辺回路領域には、低誘電率膜を含む絶縁膜積層構造が層間絶縁膜として残ることで、キャパシタ形成後に周辺回路の下層配線(ゲート配線など)と上層配線(アルミ配線など)を接続する深いコンタクトホール形成でもボーイングを抑制することが可能である。
1・・・層間絶縁膜
2・・・コンタクトプラグ
3・・・シリコン窒化膜
4a・・第1シリコン酸化膜
4b・・第2シリコン酸化膜
5・・・炭化シリコン酸化膜(SiOC)
6・・・アモルファスカーボン膜
7・・・ARL(SiO2/SiON)
8・・・レジストパターン
9・・・シリンダホール
10・・・下部電極
11・・・容量絶縁膜
12・・・上部電極
2・・・コンタクトプラグ
3・・・シリコン窒化膜
4a・・第1シリコン酸化膜
4b・・第2シリコン酸化膜
5・・・炭化シリコン酸化膜(SiOC)
6・・・アモルファスカーボン膜
7・・・ARL(SiO2/SiON)
8・・・レジストパターン
9・・・シリンダホール
10・・・下部電極
11・・・容量絶縁膜
12・・・上部電極
Claims (13)
- 半導体基板上の絶縁層に深孔をドライエッチング法で形成する工程を含む半導体装置の製造方法であって、
前記絶縁層がシリコン酸化膜中に、該シリコン酸化膜とエッチング特性が異なる低誘電率膜が挿入された積層構造を有し、
前記低誘電率膜は、前記シリコン酸化膜を単独で前記深孔を所定条件のドライエッチング法で形成した際にボーイングが形成される領域に挿入されており、
前記所定条件による前記シリコン酸化膜のエッチングの際に、前記低誘電率膜のエッチング速度は、前記シリコン酸化膜のエッチング速度より遅いことを特徴とする半導体装置の製造方法。 - 前記所定条件における低誘電率膜のエッチング速度は、前記シリコン酸化膜のエッチング速度の1/5〜1/10である請求項1に記載の半導体装置の製造方法。
- 前記低誘電率膜は炭化シリコン酸化膜である請求項1又は2に記載の半導体装置の製造方法。
- 前記炭化シリコン酸化膜のドライエッチングは、前記所定条件での前記シリコン酸化膜のエッチング速度と同等のエッチング速度となる条件で実施される請求項3に記載の半導体装置の製造方法。
- 前記炭化シリコン酸化膜のドライエッチングは、N2、CHF3及びCH2F2ガスから選択される少なくとも1種を含む条件で実施される請求項4に記載の半導体装置の製造方法。
- 前記絶縁層上にアモルファスカーボン膜及び反射防止膜の積層構造からなるハードマスク層を形成する工程を有し、
前記炭化シリコン酸化膜は、前記アモルファスカーボン膜と隔離されている請求項3乃至5のいずれかに記載の半導体装置の製造方法。 - 前記深孔は、キャパシタ下部電極を形成するシリンダホールである請求項1乃至6のいずれかに記載の半導体装置の製造方法。
- 前記シリンダホール内に、キャパシタ下部電極となるシリンダ状電極を形成した後、前記絶縁膜上及びシリンダ状電極内壁に容量絶縁膜及び上部電極の形成工程を有する請求項7に記載の半導体装置の製造方法。
- 前記シリンダホール内に、キャパシタ下部電極となるシリンダ状電極を形成した後、前記絶縁膜を除去する工程と、
露出するシリンダ状電極の内壁及び外壁に容量絶縁膜及び上部電極を形成する工程とを有する請求項7に記載の半導体装置の製造方法。 - 前記半導体装置は、キャパシタの形成されるメモリアレイ領域と、周辺回路の形成される周辺回路領域とを有し、
少なくとも、周辺回路領域において、前記シリコン酸化膜と低誘電率膜の積層構造が層間絶縁膜として残存することを特徴とする請求項9に記載の半導体装置の製造方法。 - 半導体基板上に、
キャパシタの形成されたメモリアレイ領域と、
周辺回路の形成された周辺回路領域とを有する半導体装置であって、
少なくとも周辺回路領域において、キャパシタと同高さの層間絶縁膜として、シリコン酸化膜中に、該シリコン酸化膜とエッチング特性が異なる低誘電率膜が挿入された積層構造を有する半導体装置。 - 前記メモリアレイ領域のキャパシタ周囲に、前記積層構造の層間絶縁膜を有する請求項11に記載の半導体装置。
- 前記低誘電率膜は、炭化シリコン酸化膜である請求項11又は12に記載の半導体装置。
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